CN100517658C - 具有岛状分布结构的半导体芯片及其制造方法 - Google Patents

具有岛状分布结构的半导体芯片及其制造方法 Download PDF

Info

Publication number
CN100517658C
CN100517658C CNB2006101631336A CN200610163133A CN100517658C CN 100517658 C CN100517658 C CN 100517658C CN B2006101631336 A CNB2006101631336 A CN B2006101631336A CN 200610163133 A CN200610163133 A CN 200610163133A CN 100517658 C CN100517658 C CN 100517658C
Authority
CN
China
Prior art keywords
semiconductor
porous silicon
layer
semiconductor chip
back side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101631336A
Other languages
English (en)
Other versions
CN1976012A (zh
Inventor
大汤静宪
青木茂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Hitachi Ltd
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Elpida Memory Inc filed Critical Hitachi Ltd
Publication of CN1976012A publication Critical patent/CN1976012A/zh
Application granted granted Critical
Publication of CN100517658C publication Critical patent/CN100517658C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/26—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device including materials for absorbing or reacting with moisture or other undesired substances, e.g. getters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Weting (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明目的是提供一种具有低破损风险的高可靠性的半导体芯片。具体而言，本发明提供一种具有半导体硅衬底的半导体芯片，该半导体硅衬底包含半导体器件层、多孔硅域层，在所述半导体硅衬底的一个表面上的主表面区内形成所述半导体器件层，在背面即该半导体硅衬底的另一表面上的主表面区内形成所述多孔硅域层，并且所述多孔硅域层具有在该半导体硅衬底的背面上以岛状分布的多孔硅域。

Description

具有岛状分布结构的半导体芯片及其制造方法
技术领域
本发明涉及一种在半导体硅衬底的背面具有岛状分布结构的半导体芯片，及其制造方法。
背景技术
当制造或者加工半导体硅晶片时，在该半导体硅晶片上有时会淀积多孔硅层。
由于在从半导体硅晶片得来的半导体芯片中建立栓塞时，所述多孔硅层可能妨碍栓塞的接合，所以在对半导体硅晶片进行制造和加工时需去除所述多孔硅层。有鉴于此，半导体芯片通常没有多孔单晶层(参见日本专利特开No.H10-335632)。
但是，对于极少数应用的半导体芯片，例如，光电二极管，提出一种具有多孔硅层的半导体芯片。该多孔硅层具备将短波长光转化为可见光的特性。为了更有效地利用该特性，作为一种必要构造，在所述半导体芯片的同侧提供该多孔硅层作为半导体器件层(参见日本专利特开No.2004-214598)。
发明内容
鉴于在降低电子电气器件的尺寸和重量方面已取得突出进步，所以同时，也需要对半导体器件进行进一步地微型化。有鉴于此，需要降低装配在所述半导体器件上的每个半导体芯片的厚度。
然而，如果降低半导体芯片厚度，很有可能在半导体的封装时或者封装后使该半导体芯片破损，以及在半导体封装后经常出现该半导体器件故障的情况。
因此，本发明的目的是提供一种具备高可靠性和低破损风险的半导体芯片及其制造方法。
本发明的发明者为克服上述问题进行了精密测试，结果发现：通过制备具有多孔硅域的半导体芯片，可以克服上述问题，其中在与形成半导体器件的主表面区相对的背面的主表面区内以岛状形成所述多孔硅区域。
本发明者还发现，具有以岛状形成的凹陷的半导体芯片可以克服上述问题，并进而完成了本发明。
具体而言，本发明具有：
[1]一种包含硅衬底的半导体芯片，所述衬底具有半导体器件层和多孔硅域层，
在所述半导体硅衬底的一个表面上的主表面区内设置所述半导体器件层，
在背面即所述半导体硅衬底的另一面上的主表面区内设置所述多孔硅域层，
所述多孔硅域层具有在所述半导体硅衬底背面以岛状分布的多孔硅域。
本发明还具有：
[2]根据上述条目[1]所述的半导体芯片，其中，假设每个所述多孔硅域的形状可以以同等面积的圆替换，则在所述多孔硅域层内的半导体硅衬底的背面上出现的多孔硅域具有的平均直径范围为0.2至800μm。
本发明还具有：
[3]根据上述条目[1]或者[2]所述的半导体芯片，其中在所述多孔硅域层内的半导体硅衬底的背面区上出现的多孔硅域的总面积是该背面面积的10％至90％。
本发明还具有：
[4]一种包含半导体硅衬底的半导体芯片，其具有半导体器件层和凹陷层，
在所述半导体硅衬底的一个表面上的主表面区内设置所述半导体器件层，
在背面即所述半导体硅衬底的另一面上的主表面区内设置所述凹陷层，以及
所述凹陷层具有在所述半导体硅衬底的背面以岛状分布的凹陷。
本发明还具有：
[5]根据上述条目[4]所述的半导体芯片，其中，
假设每个所述凹陷的形状可以以同等面积的圆替换，则出现的凹陷具有的平均直径范围为0.2至800μm。
本发明还具有：
[6]根据上述条目[4]或[5]所述的半导体芯片，其中，所述凹陷的总面积是该背面面积的10％至90％。
本发明还具有：
[7]根据上述条目[1]至[6]之任一所述的半导体芯片，还包括背面上的多孔硅层。
本发明还具有：
[8]一种用于制造半导体芯片的方法，包含以下步骤：
(1)在半导体硅晶片的一个表面上的主表面区内形成半导体器件层；
(2)研磨背面即该半导体硅晶片的另一面直至预定厚度；
(3)在该半导体硅晶片的背面内形成具有岛状分布的多孔硅域的多孔硅域层；以及
(4)对经过所述步骤(1)至(3)而得的加工后半导体晶片进行划片，以及
所述步骤(3)包括将氢氟酸和硝酸的混合蒸汽与该半导体硅晶片的背面进行接触。
本发明还具有；
[9]根据上述条目[8]所述的方法，在步骤(3)和步骤(4)之间，还包括：步骤(5)，用于从所述多孔硅域层去除多孔硅域。
本发明还具有：
[10]根据上述条目[8]所述的方法，在步骤(3)和步骤(4)之间，还包括：在所述半导体硅晶片的背面上形成多孔硅层的步骤。
本发明还具有：
[11]根据上述条目[9]所述的方法，在步骤(5)和步骤(4)之间，还包括：在所述半导体硅晶片的背面上形成多孔硅层的步骤。
本发明还具有：
[12]一种用于制造半导体芯片的方法，包括：
(i)在半导体硅晶片的一个表面上的主表面区内形成半导体器件层；
(ii)研磨背面即该半导体硅晶片的另一面直至预定厚度；
(iii)在该半导体硅晶片的背面内形成具有岛状分布的凹陷的凹陷层；以及
(iv)对经过所述步骤(i)至(iii)而得的加工后的半导体芯片进行划片，以及
所述步骤(iii)包括在该半导体硅晶片的背面进行湿法刻蚀和/或干法刻蚀。
本发明还具有：
[13]根据上述条目[12]所述的方法，在步骤(iii)和(iv)之间，还包括：在该半导体硅晶片的背面形成多孔硅层的步骤。
本发明还具有：
[14]一种半导体芯片，其通过上述条目[8]至[13]之任一的所述方法而获得。
本发明还具有：
[15]一种半导体器件，其包含根据上述条目[1]、[2]、[3]、[4]、[5]、[6]、[7]和[14]之任一的所述半导体芯片。
可以利用本发明提供一种具有高可靠性和低破损风险的半导体芯片及其制造方法。
附图说明
下文通过参考结合附图的说明可以使得本发明的上述和其他目的以及特征得到更全面的体现，其中在结合附图的说明中是以通过举例的方法对每一个示例进行图例说明。
图1是示出根据本发明实施例对半导体芯片的要部剖面图；
图2是示出放大后的半导体硅衬底的背面的要部视图；
图3是示出从半导体硅衬底的背面观察的多孔硅域的要部视图；
图4是示出从半导体硅衬底的背面观察的多孔硅域的要部视图；
图5是示出从半导体硅衬底的背面观察的多孔硅域的要部视图；
图6是示出放大后的半导体芯片的多孔硅域层的剖面的要部剖面图；
图7是示出根据本发明另一实施例的半导体芯片的要部剖面图；
图8是示出放大后的多孔硅域层内的硅域的要部剖面图；
图9是示出根据本发明的还一实施例的半导体芯片的要部剖面图；
图10是示出放大后的凹陷层的要部剖面图；
图11是示出从半导体硅衬底的背面观察的凹陷形状的要部图；
图12是示出从半导体硅衬底的背面观察的凹陷的形状的要部图；
图13是示出从半导体硅衬底的背面观察的凹陷的形状的要部图；
图14是示出从半导体硅衬底的背面观察的对所述凹陷的形状进行示意性图例的要部图；
图15是示出根据本发明的还一实施例的半导体芯片的要部剖面图；
图16是示出半导体硅晶片13的要部剖面图；
图17是示出半导体硅晶片14的要部剖面图；
图18是半导体硅晶片的要部剖面图，用于说明所述湿法刻蚀步骤；
图19是半导体硅晶片的要部剖面图，用于说明所述等离子刻蚀步骤；
图20是示出放大后的加工后半导体硅晶片的凹陷层的要部剖面图；
图21是示出放大后的多孔硅层的要部剖面图，所述多孔硅层形成于加工后半导体硅晶片上；
图22是示出放大后的多孔硅层的要部剖面图，所述多孔硅层形成于加工后半导体硅晶片上；
图23是放大后的多孔硅层9的要部剖面图；
图24是说明示例1的步骤的流程图；
图25是示出由示例1所得的加工后硅晶片的要部剖面图；
图26是示出μBGA半导体器件的剖面图，所述μBGA半导体器件具有在其上装配的半导体芯片；
图27是显示氢氟酸和硝酸的混合蒸汽的接触时间与多孔硅域的总面积占该半导体硅衬底的背面的比率这两者之间的关系的曲线图；
图28是曲线图，横轴所示为该半导体硅晶片的温度和氢氟酸和硝酸的混合蒸汽的温度这两者之间的温差，纵轴所示为该多孔硅域的平均直径；
图29是曲线图，显示了该多孔硅的总面积占该半导体硅衬底的背面的比率和该半导体芯片的破损缺陷这两者之间的关系；
图30是曲线图，显示了该半导体硅衬底的背面上出现的多孔硅域的平均直径和该半导体芯片的破损缺陷这两者之间的关系；
图31是通过电子显微镜(TEM)拍摄的、在p+半导体硅衬底上所形成的多孔硅层的剖面的照片；
图32是通过电子显微镜(SEM)拍摄的、在p-半导体硅衬底上所形成的多孔硅层的剖面的照片；以及
图33是通过电子显微镜(TEM)拍摄的、在p+半导体硅衬底上所形成的多孔硅层的剖面的照片。
具体实施方式
以下将参考附图，对用于实现本发明的优选实施例进行具体详细的说明。
首先对半导体芯片进行相关说明。
图1是示出根据本发明的实施例的半导体芯片的要部剖面图。
如图1所示，本发明的半导体芯片100包括半导体硅衬底1，其通常通过对加工后的半导体硅晶片进行划片而得。
对用作所述加工后半导体硅晶片100的原料的半导体硅晶片不作限制，通常被用作半导体硅晶片的任意半导体晶片均可以被用于本发明。
本发明中所用的半导体硅晶片是市售的半导体晶片。
本发明的半导体芯片100需要具有在主表面区2上形成的半导体器件层3，所述主表面区2是该半导体硅衬底1的一个表面。
只要该半导体器件层3能够用于使该半导体芯片100行使半导体器件的功能，则不需要对该半导体器件层3进行任何特殊限制。例如，该半导体器件层3可以已经在该半导体芯片100的半导体硅衬底1的主表面区2上形成了杂质元素的杂质层，所述杂质元素是诸如硼、镓、或铟的三族元素或者是诸如磷、砷、或锑的五族元素。此外，根据理想的半导体芯片100的性能，该半导体器件层3可以适当地包括一个或者多个外延层、绝缘膜、电极、层间绝缘膜、栓塞结构、阻挡层、金属连线层、抗反射层、以及钝化层。
上述杂质层等可以组合以在该半导体芯片100的主表面区2上形成双极结构，n沟道、p沟道等的单沟道MOS结构，p阱、n阱、双阱等的CMOS结构。可以将所述结构中的一个或者多个进行适当组合以使得该半导体芯片行使半导体器件的功能，所述半导体器件诸如存储器器件或者逻辑器件。
这里，图1中的主表面区2是包含所述半导体器件层3的区域，该区域是指相对于该半导体芯片100的表面的法线方向，从该半导体芯片100的表面至该半导体芯片100的厚度的50％的区域。该区域优选地是从该半导体芯片100的表面至该半导体芯片100的厚度的20％，或者更优选地是至该半导体芯片100的厚度的10％。
本发明的半导体芯片100可以包括所述半导体硅衬底1的区域4上的杂质元素，如图1所示。
所述区域4的具体示例包括p+区，p-区，n+区，n-区等。
包含在P+区和/或p-区内的杂质元素包括诸如硼、镓、铟的三族元素。
包含在n+区和/或n-区内的杂质元素包括诸如磷、砷、锑的五族元素。
p+区的杂质浓度范围通常在1×1017/cm3至5×1020/cm3，而p-区的杂质浓度通常小于1×1017/cm3。
n+区的杂质浓度范围通常在1×1017/cm3至5×1020/cm3，而n-区的杂质浓度通常小于1×1017/cm3。
p-区和n-区这两者的杂质浓度范围优选地是在1×1013/cm3至1×1017/cm3。
主表面区2优选地是p+区。更优选地，包含在该p+区内的杂质元素是硼。在该主表面区2内的硼浓度优选地是1×1018/cm3或更多。
然后，本发明的半导体芯片100需要在背面上的主表面区5内具有多孔硅域层6，所述背面即该半导体硅衬底1的另一面。
图2是示出放大后的图1所示的半导体硅衬底1的背面的要部视图。如图2所示，该多孔硅域层6内的多孔硅域7是在该半导体硅衬底1的背面上以岛状分布的多孔硅。
如图2所示，在该多孔硅域层6内，围绕该多孔硅域7存在半导体硅衬底的硅单晶8。
如图2所示，从该半导体硅衬底1的背面观察的该多孔硅域7大约是圆形，然而，多孔硅域7的形状并不都限制为完整的圆。例如，如图3所示，一个多孔硅域7可以是合并的圆形或者是椭圆型。如图4所示，一个多孔硅域7的形状可以是从一定高度滴落至该半导体硅衬底1的背面的液体所形成的液滴形，或者如图5所示，一个多孔硅域7的形状可以是在倾斜的半导体硅衬底1的背面上流动的液体所形成的液滴形。
另外，所述硅单晶8可以包括杂质元素。该杂质元素与上述相同，但优选是硼。该硼浓度优选地是1×1018/cm3或更多。
图6是示出放大后的该半导体芯片100的多孔硅域的剖面的要部剖面图。
在该多孔硅域层6内的多孔硅域7中，假设每个多孔硅域7的形状可以以相同面积的圆替换的话，则在该半导体硅衬底1的背面上出现的多孔硅域7的平均直径范围优选地是从0.2至800μm。
如果该平均直径范围小于0.2μm或者大于800μm，则很可能会降低该半导体芯片100上的多孔硅域层6的应力驰豫效应，从而降低该所得半导体芯片100的可靠性。
这里，对于该半导体芯片100，参照该半导体硅衬底1的背面内的硅单晶8得最外表面，对所述平均直径进行计算。
例如，可以通过对该半导体硅衬底1的背面进行拍照，然后使用计算机执行点图像的图像处理，来执行所述替换，即以相同面积的圆替换多孔硅域7的形状。
该半导体硅衬底1的背面上的多孔硅域层6内出现的多孔硅域7的总面积优选地占该半导体硅衬底1的背面的总面积的10％至90％。
当该多孔硅域7的总面积小于该背面的10％或者大于该背面的90％时，很有可能使得该半导体芯片100上的多孔硅域层6的应力驰豫效应降低，从而降低了所得的半导体芯片100的可靠性。
相对于该半导体芯片100的法线方向，每个多孔硅域7的厚度优选地等于或小于该多孔硅域7的平均直径的一半。如上所述，此处所用的平均直径是将同等面积的圆替换该多孔硅域7后所得的圆的直径。
这里，参考图6进行说明。如果该半导体硅衬底1的背面上的多孔硅域层6内出现的每个多孔硅域7的形状是圆形，则该多孔硅域7的直径表示为点划线a-a和点划线b-b之间的距离，其中所述两条点划线显示了该半导体芯片100的表面的法线方向。点划线c-c是穿过该多孔硅域7的最深部分的线，并显示了该半导体芯片100的表面的法线方向。该多孔硅域7的厚度表示为点划线c-c在该多孔硅域7内的距离。该多孔硅域7的厚度优选地等于或者小于该多孔硅域7的直径的一半。
图7是示出根据本发明的另一实施例的半导体芯片的要部剖面图。
换句话说，图7是示出放大后的本发明的半导体芯片101的多孔硅域层6的要部剖面图，并且除了多孔硅域层6以外的构造和所述半导体芯片100的相同。
如图7所示，每个多孔硅域700从上述半导体硅衬底1的背面上升至外面成为凸起形状。
此外，除了该多孔硅域700，还在该半导体硅衬底1的背面上形成多孔硅层9。
图8是示出放大后的图7中的多孔硅域层6的多孔硅域700的要部剖面图。
相对于该多孔硅层9的最外表面而言，该半导体硅衬底的背面上的多孔硅域层6上出现的每个多孔硅域700的平均直径优选地是从0.2至800μm，其是该多孔硅域700切割后的最外表面的长度。
如果该平均直径小于0.2μm或者大于800μm，则很有可能降低该半导体芯片101上的多孔硅域层6的应力驰豫效应，并进而降低该所得半导体芯片101的可靠性。
这里，参考图8说明该多孔硅域700的平均直径。当该半导体硅衬底1的背面上的多孔硅域层6内出现的每个多孔硅域700是圆时，该多孔硅域700的直径描述为点划线d-d和点划线e-e之间的距离，所述两条点划线显示了该半导体芯片101的表面的法线方向。这里，图8中的该直径10用虚线表示。
点划线f-f是穿通该多孔硅域700的最深部分的直线，并且显示了该半导体芯片101的表面的法线方向。该多孔硅域700的厚度通过点划线f-f在该多孔硅域700内的一段距离予以表示。
如图8所示，当该多孔硅域700隆起成为至该多孔硅层9的外侧的凸起形状时，该多孔硅域700的厚度优选地等于或者小于该多孔硅域7的直径的四分之一。
该半导体硅衬底1的背面上的多孔硅域层6内出现的多孔硅域7的总面积占该半导体硅衬底1的背面的总面积的比例优选地是从10％至90％。
当该多孔硅域7的总面积小于该背面的总面积的10％或者大于其的90％时，很有可能降低该半导体芯片101上的多孔硅域层6的应力驰豫效应，并进而降低所得半导体芯片101的可靠性。
如图8所示该多孔硅层9的厚度范围通常从0.01μm至0.2μm，并优选地是在0.05至0.1μm的范围。
当该多孔硅层9的厚度小于0.01μm时，经常产生故障。如果该多孔硅层9的厚度大于0.2μm，则该厚度会变得接近该多孔硅域层6的厚度，使得很有可能降低该多孔硅域层6的应力驰豫效应。
图9是示出根据本发明的另一实施例的半导体芯片的要部剖面图。
如图9所示，除了在背面上的主表面区5中形成的是凹陷层11而非所述多孔硅域层6以外，该半导体芯片102的构造与图1所示的半导体芯片100的构造相同，其中所述背面是该半导体硅衬底1的另一面。
图10是图9中的凹陷层11的要部剖面图，其中凹陷层11是放大显示的。
如图10所示，该凹陷层11具有在其上形成的凹陷12。
图11是示出凹陷12的形状的要部示意图。
如图11所示，在该半导体硅衬底1的背面上以岛状分布凹陷12。凹陷12是该硅单晶8中形成的凹进部分。
正如上述图2至图5中的多孔硅域7的情况，图11至图14中示出了每个凹陷12的各种形状。
平均直径、深度等与上述图6中的多孔硅域7中的情况相同。
这里，参考图10进行说明。当该半导体硅衬底1的背面上出现的每个凹陷12是圆形时，该凹陷12的直径表示为点划线g-g和点划线h-h之间的距离，所示两条点划线显示了该半导体芯片102的表面的法线方向。
点划线i-i是穿通该凹陷12的最深部分的直线，并显示了该半导体芯片102的表面的法线方向。该凹陷12的厚度表示为点划线i-i在凹陷12内的的距离。
图15是示出根据本发明的另一实施例的半导体芯片的要部剖面图。
在图15的要部剖面图中，该半导体芯片103中的半导体硅衬底1的背面是放大显示的，并且除了背面上形成的多孔硅层9以外，其构造与图10所示的半导体芯片102中的构造相同。
图15所示的多孔硅层9的厚度范围通常是从0.01至0.5μm，并且优选地是从0.05至0.2μm。
当多孔硅层9的厚度小于0.01μm时，经常产生故障。另一方面，当该厚度超过0.5μm时，该多孔硅层9的机械强度会变差，容易在封装过程中导致该多孔硅层9的破损以及引起故障。
以下将对具有如上所述的多孔硅域层的本发明的制造方法进行说明。
图16是半导体硅晶片13的要部剖面图。
为制造本发明的半导体芯片，如图16所示，例如，首先需要在半导体硅晶片的表面上、或者说是一个表面上的主表面区2上形成半导体器件层3。
只要该半导体器件层3可以配置为能够行使半导体器件诸如存储器件或者逻辑器件的功能，则对形成该半导体器件层3的形成方法不作限制，并且可以根据任意常规制造方法形成该半导体器件层3。
例如，利用淀积设备、推阱设备等通过热扩散方法，或者利用离子注入设备、退火设备等通过离子注入方法，在该半导体硅晶片13的主表面区2上形成杂质层。在这些方法之外，也可以进行或者组合进行外延层形成、绝缘膜形成、电极形成、层间绝缘膜形成、栓塞结构形成、阻挡层形成、金属连线层形成、抗反射层形成、以及钝化层形成等，进而在该半导体硅晶片13的主表面区2上形成该半导体器件层3。
对执行所述方法的条件、执行所述方法等的制版条件均不作具体限制，在制造半导体芯片中所通常采用的任意条件均可以适当选用。
接下来，为制造本发明的半导体芯片，需要研磨该半导体硅晶片13的背面或者说另一面，直至预定厚度。
该预定厚度通常范围是从30至1500μm，优选地从50至300μm，更优选地从60至150μm，再优选地是从70至120μm。
对研磨该半导体硅晶片13的背面的方法不作任何限制，任何常用方法均可以采用以执行该研磨。
为制造本发明的半导体芯片，除了该研磨外，可以执行该半导体硅晶片13的背面剖光。
对该剖光不作任何限制，可以通过任意常用方法执行该剖光。例如，通过CMP等执行该剖光。
接下来，为制造本发明的半导体芯片，需要在前述半导体硅晶片13的背面上形成多孔硅域层6。
即使在剖光被省略时或者剖光之后也可以进行该多孔硅域层6的形成。
例如，可以通过下述方法形成该多孔硅域层6，即，使氢氟酸和硝酸的混合蒸汽与该半导体硅晶片13的背面进行接触。
用于该方法的氢氟酸和硝酸的混合蒸汽可以例如是，浓度是49％的氢氟酸溶液和浓硝酸这两者的混合液体所产生的蒸汽。
在制备该混合蒸汽时，根据混合前的体积，49％氢氟酸溶液和浓硝酸的混合比优选地是从1∶1至1∶100，更优选地时从1∶5至1∶10。
当生成硝酸和氢氟酸的混合蒸汽时，该混合液体的温度优选地是30至60℃，更优选地是40至55℃。此外，该混合蒸汽的温度优选地是40至45℃。
此外，当使氢氟酸和硝酸的混合蒸汽与该半导体硅晶片13的背面进行接触时，该半导体硅晶片13的温度优选地是从0至40℃，更优选地是从10至35℃。该温度更优选地是从20至30℃。
进一步地，当使得该半导体硅晶片13的背面与氢氟酸和硝酸的混合蒸汽相接触时，该半导体硅晶片13的背面和该氢氟酸和硝酸的混合蒸汽可以用光辐照。
光的光源可以是例如，汞灯，卤钨灯，弧光灯，荧光灯等。优选地，光源采用荧光灯。
如果对该半导体硅晶片13与该氢氟酸和硝酸的混合蒸汽进行接触的时间进行控制，则可以控制如图7所示的在该多孔硅域层6上显示的多孔硅域700的数目。
具体而言，可以将在该多孔硅域层内的半导体硅衬底的背面上的多孔硅域的总面积控制在该背面面积的10％至90％。
图27是显示氢氟酸和硝酸的混合蒸汽与该半导体硅晶片13的背面的接触时间与多孔硅域的总面积占该半导体硅衬底的背面的比率这两者之间的关系的曲线图。
如该曲线图所示，当氢氟酸和硝酸的混合蒸汽的接触时间更久时，很有可能增加该多孔硅域的总面积的比率。
另一方面，通过该半导体硅晶片13的温度和该氢氟酸和硝酸的混合蒸汽的温度这两者之间的温差，可以控制每个多孔硅域700的直径的大小。
具体而言，通过将控制该温差使其减小，可以缩小该半导体硅晶片13的混合蒸汽的滴露凝结，进而可以降低每个多孔硅域700的直径。
另一方面，通过控制温差使其增大，可以放大该半导体硅晶片13上的混合蒸汽的滴露凝结，进而增加每个多孔硅域700的直径。
图28是曲线图，横轴所示为该半导体硅晶片13的温度和氢氟酸和硝酸的混合蒸汽的温度这两者之间的温差，纵轴所示为该多孔硅域的平均直径。该图对前述趋势予以支持。
用该方法，可以形成图7所示的多孔硅域层6。
如图7所示，在显示有该氢氟酸和硝酸的混合蒸汽的滴露凝结的部分，形成厚的呈岛状的多孔硅域700，而在其他部分，形成较薄的多孔硅层9。
当对图7所示的多孔硅域层进行剖光时，例如可以形成图6所示的多孔硅域层6。
例如，通过在将该半导体硅晶片13的背面与氢氟酸和硝酸的混合蒸汽进行接触时，保持该半导体硅晶片13的稳定，可以获得如图2所示的圆形的多孔硅域7。
另外，例如，通过在将该半导体硅晶片13的背面与该氢氟酸和硝酸的混合蒸汽进行接触时，对该半导体硅晶片13进行适当的旋摆，则可以获得图3所示的多孔硅域7的合并圆的形状。
进一步地，例如，通过在将该半导体硅晶片13的背面与该氢氟酸和硝酸的混合蒸汽进行接触时，对该半导体硅晶片13进行轻微地旋摆，则可以获得如图4所示的将液体从一定高度滴落在背面所形成的该多孔硅域7的形状。
更进一步地，例如，通过在将该半导体硅晶片13的背面与该氢氟酸和硝酸的混合蒸汽进行接触时，将该半导体硅晶片13进行适当地倾斜，则可以获得如图5所示的将液滴在倾斜表面上流动所形成的该多孔硅域7的形状。
接下来，为制造本发明的半导体芯片，需要对经过以下步骤所获得的加工后半导体晶片进行划片，所述步骤包括：形成半导体器件层的步骤，研磨的步骤，形成多孔硅域层的步骤等。
对加工后半导体硅晶片所进行的划片不作限制，可以通过利用任何市售划片设备进行该划片。
在这些步骤之后，可以得到本发明的半导体芯片。
以下对制造具有如上所述的凹陷层的本发明的半导体芯片的方法进行说明。
图17是示出半导体硅晶片14的要部剖面图。
该半导体硅晶片14不同于图16所示的半导体硅晶片13，在于该半导体硅晶片14具有凹陷层11而非半导体硅晶片13的多孔硅域层6。
凹陷层11的形成包括：从通过上述步骤所得的半导体硅晶片的背面上形成的多孔硅域层去除多孔硅域，在其上形成多孔硅域层之前在该半导体硅晶片14的背面进行湿法刻蚀，在其上形成多孔硅域层之前在该半导体硅晶片14的背面进行干法刻蚀等。
例如通过研磨、剖光、刷洗等中的一种或多种工艺执行从该多孔硅域层对该多孔硅域的去除。
这些步骤可以一起进行，或者用以下方法代替，即通过利用氢氟酸以无电湿法化学刻蚀，从而去除该多孔硅域。
执行这些步骤，从而从形成在该半导体硅晶片13的背面上的多孔硅域层6去除多孔硅域，并因此形成凹陷层11。
另外，在其上形成多孔硅域层之前，在该半导体硅晶片的背面上进行湿法刻蚀，例如，通过如图18所示将氢氟酸和硝酸的混合蒸汽与该半导体硅晶片的背面进行接触。
这里，图18是示出该半导体硅晶片16的要部剖面图，用于说明所述湿法刻蚀的步骤。
在该半导体硅晶片16的背面通过公知光刻方法采用抗蚀剂形成抗蚀层5。这里，以以下样式形成该抗蚀层5：在该半导体硅晶片16的背面使该半导体硅晶片16看似岛形。然后，将该抗蚀层5用作掩模并使该半导体硅晶片16的背面与氢氟酸和硝酸的混合蒸汽进行接触，从而形成如图11至14所示的具有凹陷的凹陷层。
用于上述方法中的氢氟酸溶液和浓硝酸的混合液体可以是，例如，49％浓度的氢氟酸和浓硝酸的混合液。根据混合前的体积，该49％的氢氟酸溶液和浓硝酸的混合比优选地是从1∶1至1∶500的范围，更优选地是从1∶10至1∶100的范围。
在将氢氟酸和硝酸的混合液体与半导体硅晶片16的背面进行接触时的该半导体硅晶片16的温度是从0至40℃。
如果该温度小于0℃，则很有可能较低湿法刻蚀的速度，而如果该温度超过40℃，则很有可能减弱湿法刻蚀的可塑造性。
更优选地，该温度从20至30℃。
在其上形成多孔硅域层之前，在该半导体硅晶片的背面上进行干法刻蚀，例如，正如湿法刻蚀的情况，通过在图18所示的半导体硅晶片16的背面进行等离子刻蚀。
可以例如在六氟化硫、氧、氩等的混合气体中以及低压条件下进行该等离子刻蚀。
六氟化硫/氧/氩的混合气体的混合比优选地是1-5/0.1-2/10-3，根据每单位时间内的体积流量。该比率优选地是2-4/0.5-1.5/15-25。
进行等离子刻蚀的压力优选地是从200知800帕(Pa)，更优选地是从400至600帕。
在进行等离子刻蚀后，在氧气环境下进行用以执行等离子刻蚀的灰化，用于去除抗蚀层5。
经过前述步骤，能够形成如图11至14所示的具有凹陷12的凹陷层。
在执行该等离子刻蚀时，可以以树脂掩模18代替图18所示的抗蚀层5。具体而言，如图19所示，可以在具有树脂掩模18的半导体硅晶片17的背面上进行等离子刻蚀。
优选地，当在半导体硅衬底19的方向压按该树脂掩模18时，执行该等离子刻蚀。
该树脂掩模18由一种或者多种包含聚乙烯、聚丙烯等的热塑树脂组成。该树脂掩模更优选地由聚乙烯组成。
另外，该树脂掩模18设有圆形突起。通过合适地选择该突起的形状，可以形成如图11至14所示地具有凹陷12的凹陷层。
图20是示出放大后的该加工后的半导体硅晶片19的凹陷层11的要部剖面图。
通过执行以下步骤所得的加工后的半导体硅晶片19具有如图20所示的凹陷120，所述步骤包括：在该半导体硅晶片14的背面上进行湿法刻蚀的步骤，在该半导体硅晶片14的背面上进行干法刻蚀的步骤等等。
这里，在等离子刻蚀步骤之外，可以在该凹陷层上利用氧执行等离子刻蚀步骤、利用氮执行等离子刻蚀步骤等等以形成一个或多个氧化膜、氮化膜等等(未示出)。
在形成凹陷层后，可以就在该凹陷层上形成多孔硅层。
图21所示是通过从该半导体硅晶片的背面所形成的多孔硅域层上去除该多孔硅域所得到具有凹陷12的加工后半导体硅20的要部剖面图，在该图中，在加工后半导体硅20上形成的多孔硅层9是放大显示的。
图22是通过在该半导体硅晶片的背面上进行湿法刻蚀、以及干法刻蚀等所得到的加工后半导体硅21的要部剖面图，在该图中，在该半导体硅21上所形成的多孔硅层9是放大显示的。
可以以诸如染色刻蚀法和阳极氧化刻蚀法的方法形成该多孔硅层9。
考虑到所得的半导体芯片的性能，优选地，该多孔硅层9通过染色刻蚀法形成。
优选地，通过在该半导体硅晶片的背面运用氢氟酸溶液和浓硝酸的混合液体等进行该染色刻蚀法。
该氢氟酸溶液和浓硝酸的混合液体可以例如是，49％浓度的氢氟酸溶液和浓硝酸的混合液。在这种情况下，优选地，在混合前的浓硝酸的体积小于该49％浓度的氢氟酸溶液。
该49％浓度的氢氟酸溶液和浓硝酸的体积比根据混合前的体积优选地是从10∶1至5000∶1。
氢氟酸的比率越大，染色刻蚀耗时越多，并因此，优选地，该49％浓度的氢氟酸和浓硝酸的体积比根据混合前的体积是从100∶1至1000∶1。
更进一步地，该氢氟酸溶液和浓硝酸的混合液可以添加洗涤剂诸如NaNO2。该洗涤剂的用量范围通常是每1升氢氟酸溶液和浓硝酸的混合液中添加0.1至1g。
作用在该半导体硅晶片的背面的氢氟酸溶液和浓硝酸的混合液的温度通常是在0至80℃。
如果该温度小于0℃，则染色刻蚀的速度很可能变慢，而如果该温度超过80℃，则很可能降低染色刻蚀的可操作性。
随着该温度越高，染色刻蚀的速度可能越快。但是，根据染色刻蚀的可操作性，该温度优选地是从40至60℃。
进一步地，当使氢氟酸溶液和浓硝酸的混合液作用于该半导体硅晶片的背面时，可以对该半导体硅晶片的背面和氢氟酸溶液与浓硝酸的混合液进行光辐照。
光的光源包括汞灯，卤钨灯，弧光灯，荧光灯等。优选地，光源采用荧光灯。
例如，当在温度为30℃或更低的条件下使用半导体硅晶片时，以荧光灯的光进行光辐照，根据混合前的体积以500∶1的体积比使用49％浓度的氢氟酸溶液和浓硝酸的混合液，染色刻蚀的速度范围在具有p+区的半导体硅晶片的情况下是从1000至1500nm/m，在具有p-区的半导体硅晶片的情况下是从100至200nm/m，在具有n+区的半导体硅晶片的情况下是从200至300nm/m，在具有n-区的半导体硅晶片的情况下是从200至300nm/m。
执行前述染色刻蚀法，从而在指向该半导体硅晶片内部的方向连续形成侵蚀孔。该结构例如与图6所示的多孔硅域7、图7所示的多孔硅域700等的结构相同。
图23是示出放大后的图21或22中的多孔硅层9的要部剖面图。
如图23所示，在每个侵蚀孔22的内表面，当进行染色刻蚀时形成氧化膜(未示出)。以该方式，可以形成多孔硅层9，如图21或22所示。
在使氢氟酸溶液和硝酸溶液的混合液作用于该半导体硅晶片的背面后，用纯净水清洗该半导体硅晶片的背面，并且通过加热法、通过旋转的离心力法、吹气法等等可以烘干该加工后硅晶片。
以该方式，可以得到该加工后的半导体硅晶片。
然后，为制造本发明的半导体芯片，正如上述情况，通过形成半导体器件层、进行研磨、形成凹陷层等后所得到的加工后半导体硅晶片需要被进行划片。
对该加工后硅晶片的划片法不作限制，可以通过利用任何市售划片设备进行该划片。
执行这些步骤后进而可以得到本发明的半导体芯片。
由此获得的本发明的半导体芯片可以被用于制造各种半导体器件，包括BGA，TCP，TSOP以及TQFP。
例如，对于BGA，通过胶带等将该半导体芯片粘接在BGA衬底上，然后，将焊锡球淀积在该BGA衬底上。对该半导体芯片、焊锡球等进行必要的键合操作，在该半导体芯片上淀积钝化膜，通过半导体密封树脂对该半导体芯片进行密封，然后，如果需要则放置焊锡球，从而得到其上具有本发明的半导体芯片的BGA。
对于其他半导体器件同理于该BGA，运用上述常规方法均可得到。
以该方式得到的半导体芯片可以有效地特别是运用于DRAM(动态随机存取存储器)等。
[操作]
正如本发明的半导体芯片具有如图10等所示的本多孔硅域700和凹陷层11，即使在该半导体器件上施加应力，通过所述多孔硅域700、凹陷层11等可以削弱该应力，从而使得避免该半导体芯片受到损伤。
另外，如图7、15、21、22等所示，该多孔硅域700和多孔硅层9可以有效地作为吸除层。即便有金属附着在该半导体芯片的背面，这些金属也会被阻止散布进该半导体芯片并被融化以到达在该半导体芯片的主表面区的半导体器件层3。
以所述构造，即便在将半导体芯片嵌入半导体器件时，也可以形成能够防止半导体器件内产生故障的并具有高可靠性的半导体芯片。
以下将参考示例对本发明的具体实施例进行说明。然而，本发明不限于这些示例。
[示例1]
图24是显示该示例各步骤的流程图。利用该流程完成该实验。
在包含3-7×1018/cm3的硼的母硅晶片上淀积5μm的包含1×1015/cm3的硼的外延生长层，以制备半导体硅晶片23。然后，如图25，在该半导体硅晶片23的外延生长层侧面的主表面区上，制备半导体器件层3以作为DRAM。勿庸置疑，提供了具有基本构造的半导体器件层3以用作包含存储器单元部分和外围电路在内的DRAM。
在制备了用作DRAM的半导体器件层3后，利用具有#400目(mesh)的颗粒尺度的磨石的半导体晶片研磨设备对该半导体硅晶片的背面进行粗研磨，并将该半导体硅晶片研磨至160μm的厚度。
然后，利用具有#2000目颗粒尺度的磨石的半导体晶片研磨设备对该半导体硅晶片的背面进行精研磨，并将该半导体硅晶片研磨至140μm的厚度。
在随后步骤里，利用由49％浓度的氢氟酸溶液和浓硝酸的混合液体所组成的刻蚀剂以40μm/m的刻蚀速度对该半导体硅晶片的背面进行旋转刻蚀，持续一分钟。然后，利用由49％浓度的氢氟酸溶液和浓硝酸的混合液体所组成的刻蚀剂以10μm/m的刻蚀速度对该半导体硅晶片的背面进行旋转刻蚀，持续10秒钟。随后利用纯净水清洗和去除该刻蚀剂。此时该半导体硅晶片的厚度是100μm。
接下来，将该半导体硅晶片保持在室温下(23℃)，水平放置该半导体硅衬底的背面，并以染色刻蚀剂的蒸汽进行溅射，该染色刻蚀剂通过将49％浓度的氢氟酸和浓硝酸根据混合前的体积以1至10的比率进行混合而得。
该染色刻蚀剂的温度是80℃，且该染色刻蚀剂的蒸汽温度是从60至70℃。此外，蒸汽溅射时间是一分钟。
然后，通过纯净水清洗并去除该刻蚀剂，从而得到加工后硅晶片23。
如此获得的加工后硅晶片包含如图7所示的具有多孔硅域700的多孔硅域层。该多孔硅域层的厚度是大约200nm。
如图2所示，该多孔硅域层内的多孔硅域在该半导体硅衬底的背面以岛状分布。每个多孔硅域的形状近似是圆形，且其平均直径是数十微米。
另外，对应于图7中多孔硅域层9的部分的厚度是几个纳米。
然后，将该加工后硅晶片划片成预定形状，从而得到本发明的半导体芯片104。
以下对其上置有上述半导体芯片的半导体器件进行说明。
图26是示出具有在其上配置了半导体芯片的μBGA半导体器件的剖面图。
首先，利用胶带24将该半导体芯片104粘附于TAB带25，并键合内部引线。在将半导体芯片104粘附于TAB带25后，在175℃烘焙数十分钟。然后，利用半导体密封热固树胶28密封该半导体芯片104和TAB带25的周围，随后以175℃进行后固化5小时。
进一步地，固定焊锡球27至该TAB带25以制造该μBGA半导体器件。
这里，图26中，该半导体芯片104的多孔硅域层淀积在该TAB带25的反侧上。
然后对如此获得的μBGA半导体器件进行破损缺陷测试以及对置于其上的半导体芯片的信息保持特性缺陷测试。
结果参见表1。
[示例2]
除了如图24形成多孔硅域层的步骤被改为以下所述情况以外，该示例2中所执行的步骤同于示例1中。
具体而言，形成多孔硅域层的步骤中，以染色刻蚀剂溅射的条件进行如下修改：染色刻蚀剂的温度是50℃，染色刻蚀剂的蒸汽温度范围从40至45℃，蒸汽溅射时间是3分钟。
由此步骤所得的多孔硅域层然后进行刷洗以去除多孔硅域层上的多孔硅域。
该步骤后，得到具有凹陷12的加工后硅晶片，如图10所示，所述凹陷在该半导体硅晶片的背面以岛状分布。
这里，该凹陷12是以相对于该半导体硅晶片的背面凹进大约100nm。此外，所得凹陷12具有近似圆形，且平均直径是数个微米。
对该加工后硅晶片施加和示例1中相同的处理，从而得到半导体芯片，和其上置有该半导体芯片的μBGA半导体器件。
然后对如此获得的μBGA半导体器件进行破损缺陷测试以及对置于其上的半导体芯片的信息保持特性缺陷测试。
结果参见表1。
[示例3]
对在示例2中所得的所述加工后半导体硅晶片随后进行染色刻蚀，所述半导体硅晶片具有在该半导体硅晶片的背面以岛状分布的凹陷12。结果导致得到具有在该硅晶片的背面进一步形成的多孔硅层9的加工后硅晶片，如图15所示。
在以荧光灯光进行辐照的同时，对示例2中所得的加工后硅晶片的凹陷形成面通过利用氢氟酸溶液和硝酸基染色刻蚀剂进行旋转刻蚀，持续一分钟。这样导致在该凹陷层上形成多孔硅层。该多孔硅层的厚度是100μm。
然后对该加工后硅晶片进行与示例1中相同的处理，从而得到半导体芯片以及其上置有该半导体芯片的μBGA半导体器件。
然后对如此获得的μBGA半导体器件进行破损缺陷测试以及对置于其上的半导体芯片的信息保持特性缺陷测试。
结果参见表1。
[示例4]
在示例1中，改变该多孔硅域的总面积占该半导体芯片104的背面的比率，以测量该总面积和所得半导体芯片104的破损缺陷这两者之间的关系。
[示例5]
在示例1中，改变该多孔硅域的平均直径与该半导体芯片104的背面的比率，以测量该总面积和所得半导体芯片104的破损缺陷这两者之间的关系。
结果参见图30。
[对比示例1]
除了忽略形成多孔硅域层的该步骤以外，如示例1中所述执行大部分同样的处理，从而得到半导体芯片和其上置有该半导体芯片的μBGA半导体器件。
然后对如此获得的μBGA半导体器件进行破损缺陷测试以及对置于其上的半导体芯片的信息保持特性缺陷测试。
结果参见表1。
[对比示例2]
除了将形成多孔硅域层的步骤替换为在厚度为100μm的前述半导体硅晶片的背面形成多孔硅层以外，执行如示例1所述的几乎相同的步骤，从而得到半导体芯片和其上置有该半导体芯片的μBGA半导体器件。
具体而言，在以荧光灯光进行辐照的同时，对该凹陷形成面通过利用氢氟酸溶液和硝酸基染色刻蚀剂进行旋转刻蚀，持续一分钟。这样导致在前述厚度为100μm的半导体硅晶片的整个背面上形成多孔硅层。
然后对如此获得的μBGA半导体器件进行破损缺陷测试以及对置于其上的半导体芯片的信息保持特性缺陷测试。
结果参见表1。
[表1]
  芯片破损缺陷   信息保持特性缺陷
  示例1   0.4   0.5
  示例2   0.2   1.0
  示例3   0.2   0.5
  对比示例1   1.0   1.0
  对比示例2   0.8   0.5
本发明不限于上述实施例，在不偏离本发明的范围的前提下可以作出各种修改和变化。
本申请基于2005年11月30日提交的日本专利申请No.2005-345056，在此引用其全部内容作为参考。

Claims (16)

1.一种包含半导体硅衬底的半导体芯片，所述半导体硅衬底具有半导体器件层和多孔硅域层，
在所述半导体硅衬底的一个表面上的主表面区内设置所述半导体器件层，
在背面即所述半导体硅衬底的另一面上的主表面区内设置所述多孔硅域层，
所述多孔硅域层具有在所述半导体硅衬底背面内以岛状分布的多孔硅域。
2.根据权利要求1所述的半导体芯片，其中，假设每个所述多孔硅域的形状可以以同等面积的圆替换，则在所述多孔硅域层内的半导体硅衬底的背面上出现的多孔硅域具有的平均直径范围为0.2至800μm。
3.根据权利要求1所述的半导体芯片，其中在所述多孔硅域层内的半导体硅衬底的背面区上出现的多孔硅域的总面积是该背面面积的10％至90％。
4.根据权利要求1所述的半导体芯片，还包括背面上的多孔硅层。
5.一种用于制造半导体芯片的方法，包含以下步骤：
(1)在半导体硅晶片的一个表面上的主表面区内形成半导体器件层；
(2)研磨背面即该半导体硅晶片的另一面直至预定厚度；
(3)在该半导体硅晶片的背面内形成具有岛状分布的多孔硅域的多孔硅域层；以及
(4)对经过所述步骤(1)至(3)而得的加工后半导体硅晶片进行划片，以及
所述步骤(3)包括将氢氟酸和硝酸的混合蒸汽与该半导体硅晶片的背面进行接触。
6.根据权利要求5所述的方法，在步骤(3)和步骤(4)之间，还包括：步骤(5)，用于从所述多孔硅域层去除多孔硅域。
7.根据权利要求5所述的方法，在步骤(3)和步骤(4)之间，还包括：在所述半导体硅晶片的背面上形成多孔硅层的步骤。
8.根据权利要求6所述的方法，在步骤(5)和步骤(4)之间，还包括：在所述半导体硅晶片的背面上形成多孔硅层的步骤。
9.一种半导体芯片，其根据权利要求5的所述方法而得。
10.一种半导体器件，其包含根据权利要求1所述的半导体芯片。
11.一种半导体器件，其包含根据权利要求4所述的半导体芯片。
12.一种半导体器件，其包含根据权利要求9所述的半导体芯片。
13.一种半导体芯片，其根据权利要求7的所述方法而得。
14.一种半导体芯片，其根据权利要求8的所述方法而得。
15.一种半导体器件，其包含根据权利要求13所述的半导体芯片。
16.一种半导体器件，其包含根据权利要求14所述的半导体芯片。
CNB2006101631336A 2005-11-30 2006-11-30 具有岛状分布结构的半导体芯片及其制造方法 Expired - Fee Related CN100517658C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005345056A JP4677331B2 (ja) 2005-11-30 2005-11-30 島状の分散構造を備えた半導体チップおよびその製造方法
JP2005345056 2005-11-30

Publications (2)

Publication Number Publication Date
CN1976012A CN1976012A (zh) 2007-06-06
CN100517658C true CN100517658C (zh) 2009-07-22

Family

ID=38086649

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101631336A Expired - Fee Related CN100517658C (zh) 2005-11-30 2006-11-30 具有岛状分布结构的半导体芯片及其制造方法

Country Status (5)

Country Link
US (2) US7911058B2 (zh)
JP (1) JP4677331B2 (zh)
KR (1) KR100899905B1 (zh)
CN (1) CN100517658C (zh)
TW (1) TW200729347A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6098323B2 (ja) * 2013-04-17 2017-03-22 富士電機株式会社 半導体装置の製造方法
US10700012B2 (en) 2017-04-14 2020-06-30 Qualcomm Incorporated Porous silicon dicing
CN107132472B (zh) * 2017-05-23 2020-06-09 北京智芯微电子科技有限公司 一种用于分析深亚微米级soi工艺芯片的腐蚀溶液及方法
US10586751B2 (en) * 2017-08-03 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
CN111699551B (zh) * 2019-01-15 2023-10-17 深圳市汇顶科技股份有限公司 芯片及芯片的制造方法
GB201917988D0 (en) * 2019-12-09 2020-01-22 Spts Technologies Ltd A semiconductor wafer dicing process

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60148128A (ja) * 1984-01-13 1985-08-05 Nec Corp 半導体基板
JPH03250721A (ja) 1990-02-28 1991-11-08 Elna Co Ltd 電解コンデンサ装置
JPH071908B2 (ja) 1991-01-28 1995-01-11 富士ゼロックス株式会社 データ通信装置
JPH04290038A (ja) 1991-03-19 1992-10-14 Oki Electric Ind Co Ltd Ｉｓｄｎ一次群レイトインタフェースにおけるｓ点延長装置
JPH0743101B2 (ja) 1991-06-19 1995-05-15 株式会社タクマ ごみ焼却炉のストーカクリンカ防止装置
JPH08213292A (ja) 1995-02-02 1996-08-20 Hitachi Ltd 半導体基板及びその製造方法
JP3250721B2 (ja) 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法
TW420827B (en) 1996-12-05 2001-02-01 Canon Kk Fabrication process of SOI substrate
US6248664B1 (en) 1997-05-19 2001-06-19 Semiconductor Components Industries Llc Method of forming a contact
JP2000353797A (ja) * 1999-06-11 2000-12-19 Mitsubishi Electric Corp 半導体ウエハおよびその製造方法
JP4347960B2 (ja) 1999-09-14 2009-10-21 株式会社ディスコ ダイシング方法
JP2001358154A (ja) * 2000-06-16 2001-12-26 Toshiba Corp 半導体装置の製造方法
KR100405194B1 (ko) 2000-11-30 2003-11-10 텔레포스 주식회사 다공성 산화 실리콘층의 선택적 형성 방법, 이를 이용한 멀티칩 패키지 및 반도체 기판
AU2001248861A1 (en) 2000-11-30 2002-06-11 Telephus, Inc. Fabrication method of selectively oxidized porous silicon (sops) layer and multi-chip package using the same
JP2002344012A (ja) * 2001-05-17 2002-11-29 Matsushita Electric Ind Co Ltd 多孔性シリコン基板及びそれを用いた発光素子並びに多孔性シリコン基板の製造方法
US20020197836A1 (en) * 2001-06-11 2002-12-26 International Business Machines Corporation Method of forming variable oxide thicknesses across semiconductor chips
JPWO2003046993A1 (ja) * 2001-11-29 2005-04-14 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP4337353B2 (ja) 2002-03-25 2009-09-30 セイコーエプソン株式会社 フリッカ検出装置、フリッカ補正装置、撮像装置、フリッカ検出プログラムおよびフリッカ補正プログラム
KR100476901B1 (ko) 2002-05-22 2005-03-17 삼성전자주식회사 소이 반도체기판의 형성방법
KR20040057238A (ko) 2002-12-26 2004-07-02 삼성전기주식회사 포토다이오드, 이를 구비한 광전자 집적회로장치 및 그제조방법
JP2004266070A (ja) 2003-02-28 2004-09-24 Canon Inc 貼り合わせシステム
FR2851846A1 (fr) 2003-02-28 2004-09-03 Canon Kk Systeme de liaison et procede de fabrication d'un substrat semi-conducteur
JP2004266071A (ja) 2003-02-28 2004-09-24 Canon Inc 貼り合わせシステム
JP4290038B2 (ja) 2004-03-03 2009-07-01 キヤノン株式会社 半導体装置及びトランジスタ並びに半導体装置の製造方法
JP4371710B2 (ja) 2003-06-09 2009-11-25 キヤノン株式会社 半導体基体、半導体装置及びこれらの製造方法
TWI242232B (en) 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US20050181572A1 (en) * 2004-02-13 2005-08-18 Verhoeven Tracy B. Method for acoustically isolating an acoustic resonator from a substrate
US8920625B2 (en) * 2007-04-27 2014-12-30 Board Of Regents Of The University Of Texas System Electrochemical method of making porous particles using a constant current density

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
背面多孔硅对SIMOX中铜杂质的吸除作用. 竺士炀，黄宜平，包宗明.固体电子学研究与进展，第18卷第4期. 1998
背面多孔硅对SIMOX中铜杂质的吸除作用. 竺士炀，黄宜平，包宗明.固体电子学研究与进展，第18卷第4期. 1998 *

Also Published As

Publication number Publication date
KR100899905B1 (ko) 2009-05-28
US8088673B2 (en) 2012-01-03
TW200729347A (en) 2007-08-01
JP2007150129A (ja) 2007-06-14
CN1976012A (zh) 2007-06-06
US20070120255A1 (en) 2007-05-31
KR20070057052A (ko) 2007-06-04
JP4677331B2 (ja) 2011-04-27
US20110086493A1 (en) 2011-04-14
US7911058B2 (en) 2011-03-22

Similar Documents

Publication Publication Date Title
CN100517658C (zh) 具有岛状分布结构的半导体芯片及其制造方法
US8187983B2 (en) Methods for fabricating semiconductor components using thinning and back side laser processing
US7781309B2 (en) Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
US6580128B2 (en) Semiconductor substrate, semiconductor device, and processes of production of same
JP3900741B2 (ja) Ｓｏｉウェーハの製造方法
JP2008521214A (ja) 半導体ウエハの薄型化
CN1819215B (zh) 元件形成用衬底及其制造方法和半导体装置
US8420550B2 (en) Method for cleaning backside etch during manufacture of integrated circuits
US20080217651A1 (en) Photodetector
US7749864B2 (en) Semiconductor device with a thinned semiconductor chip and method for producing the thinned semiconductor chip
JPH04355959A (ja) 半導体装置およびその製造方法
JP5292810B2 (ja) Ｓｏｉ基板の製造方法
JP2010153488A (ja) Ｓｏｉウエハの製造方法およびｓｏｉウエハ
JP2930194B2 (ja) Ｓｏｉウェーハ及びその製造方法
JP2001135805A (ja) 半導体部材及び半導体装置の製造方法
CN102522424A (zh) 一种减小电荷共享效应的cmos器件及其制备方法
CN100401470C (zh) 控制和消除硅气相外延层雾状微缺陷的方法
US7632696B2 (en) Semiconductor chip with a porous single crystal layer and manufacturing method of the same
CN114496737A (zh) 半导体器件及其制造方法
KR100286772B1 (ko) 실리콘 온 인슐레이터 웨이퍼의 제조방법
TW202217915A (zh) 用於ｓｏｉ結構之載體基板及相關製造方法
KR20010016659A (ko) 퍼펙트 풀리 디플레션 본디드 웨이퍼의 제조방법
KR20080062354A (ko) 에스오아이 웨이퍼에 대한 열처리 방법
KR20000040424A (ko) 실리콘 온 인슐레이터 웨이퍼의 제조방법
JP2004014627A (ja) Ｓｏｉ基板およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Free format text: FORMER OWNER: HITACHI CO., LTD.

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20100423

Address after: Tokyo, Japan

Patentee after: Nihitatsu Memory Co., Ltd.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

Patentee before: Hitachi Ltd.

ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130828

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130828

Address after: Luxemburg Luxemburg

Patentee after: ELPIDA MEMORY INC.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090722

Termination date: 20151130

EXPY Termination of patent right or utility model