JPH09116245A - 電子部品、電子部品製造用基板および電子部品の製造方法 - Google Patents
電子部品、電子部品製造用基板および電子部品の製造方法Info
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- JPH09116245A JPH09116245A JP27577695A JP27577695A JPH09116245A JP H09116245 A JPH09116245 A JP H09116245A JP 27577695 A JP27577695 A JP 27577695A JP 27577695 A JP27577695 A JP 27577695A JP H09116245 A JPH09116245 A JP H09116245A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 チップを基板上に直接搭載し、チップ上の端
子パッドのうちのいくつかを基板上で共通接続して電子
部品を構成する場合であっても、その電子部品の製造過
程において、チップの機能チェックを適正に行えるよう
にする。 【解決手段】 素子チップの各端子パッドに導通させら
れる複数の配線がパターン形成された基板10とを有する
電子部品であって、基板の適部に、外部接続するべき配
線24a 〜24f のうち、共通接続するべき複数の配線24a,
24e,24f に各々導通する複数の共通接続用補助パッド27
a,27e,27f 、および、共通接続チェック用補助パッド27
h が互いに近接して配置されているとともに、共通接続
するべき複数の配線のうちの選択されたもの27e,27f に
各々導通する検査用パッド181,182 と、共通接続チェッ
ク用補助パッド27h に導通する共通接続チェック用パッ
ド184 とが配置されている。
子パッドのうちのいくつかを基板上で共通接続して電子
部品を構成する場合であっても、その電子部品の製造過
程において、チップの機能チェックを適正に行えるよう
にする。 【解決手段】 素子チップの各端子パッドに導通させら
れる複数の配線がパターン形成された基板10とを有する
電子部品であって、基板の適部に、外部接続するべき配
線24a 〜24f のうち、共通接続するべき複数の配線24a,
24e,24f に各々導通する複数の共通接続用補助パッド27
a,27e,27f 、および、共通接続チェック用補助パッド27
h が互いに近接して配置されているとともに、共通接続
するべき複数の配線のうちの選択されたもの27e,27f に
各々導通する検査用パッド181,182 と、共通接続チェッ
ク用補助パッド27h に導通する共通接続チェック用パッ
ド184 とが配置されている。
Description
【０００１】
【発明の属する分野】本願発明は、外部接続用端子が形
成された基板上に素子が搭載された形態をもつ電子部
品、その製造用基板および製造方法に関する。
成された基板上に素子が搭載された形態をもつ電子部
品、その製造用基板および製造方法に関する。
【０００２】
【従来の技術】たとえば、簡易な情報記憶用デバイスと
して、Ｉ2 Ｃバス方式の汎用Ｅ2 ＰＲＯＭチップを基板
に直接搭載して構成する場合がある。一般的にＥ2 ＰＲ
ＯＭチップには、グランド(GND) 用端子パッドと、ロジ
ック電源(VDD) 用端子パッドと、クロック信号(CLK) 用
端子パッドと、データイン・アウト(DIN,OUT) 用端子パ
ッドと、複数のアドレス(A0,A1) 用端子パッドと、テス
ト(TEST)用端子パッドとが設けられる。しかしながら、
デバイスとしての簡略化を図るために、上記のすべての
端子パッドに各々導通する配線を基板に設けた外部接続
用端子に導くのではなく、基板に設ける外部接続用端子
数を減らす場合がある。
して、Ｉ2 Ｃバス方式の汎用Ｅ2 ＰＲＯＭチップを基板
に直接搭載して構成する場合がある。一般的にＥ2 ＰＲ
ＯＭチップには、グランド(GND) 用端子パッドと、ロジ
ック電源(VDD) 用端子パッドと、クロック信号(CLK) 用
端子パッドと、データイン・アウト(DIN,OUT) 用端子パ
ッドと、複数のアドレス(A0,A1) 用端子パッドと、テス
ト(TEST)用端子パッドとが設けられる。しかしながら、
デバイスとしての簡略化を図るために、上記のすべての
端子パッドに各々導通する配線を基板に設けた外部接続
用端子に導くのではなく、基板に設ける外部接続用端子
数を減らす場合がある。
【０００３】たとえば、図８に示すように、アドレス(A
0,A1) 用端子パッドおよびグランド(GND) 用端子パッド
にそれぞれ導通する配線を同一の外部接続用端子に接続
して使用する場合がある。なお、図８に示す例において
は、テスト(TEST)用端子パッドに導通する配線もまた、
上記グランド用の外部接続用端子に共通接続している。
この場合、たとえば、データの格納アドレスは、データ
列の先頭または途中に挿入されるコマンドおよびこれに
続くデータによって規定することができる。
0,A1) 用端子パッドおよびグランド(GND) 用端子パッド
にそれぞれ導通する配線を同一の外部接続用端子に接続
して使用する場合がある。なお、図８に示す例において
は、テスト(TEST)用端子パッドに導通する配線もまた、
上記グランド用の外部接続用端子に共通接続している。
この場合、たとえば、データの格納アドレスは、データ
列の先頭または途中に挿入されるコマンドおよびこれに
続くデータによって規定することができる。
【０００４】従来、上記のように基板上に搭載したＥ2
ＰＲＯＭチップの端子パッドを外部接続用端子に共通接
続する場合、図８にも表れているように、基板に設けた
配線パターンに共通接続部を設けているにすぎなかっ
た。
ＰＲＯＭチップの端子パッドを外部接続用端子に共通接
続する場合、図８にも表れているように、基板に設けた
配線パターンに共通接続部を設けているにすぎなかっ
た。
【０００５】
【発明が解決しようとする課題】そうすると、上記情報
記憶デバイスの製造過程において、各基板に搭載された
チップ、すなわち、図８に示す例においてはＥ2 ＰＲＯ
Ｍチップが正常に機能するかどうかのチェックを適正に
行うことが困難となっていた。図８に示す例において
は、２つのアドレス端子(A0,A1) を介した機能チェック
を簡便に行うことが困難であった。
記憶デバイスの製造過程において、各基板に搭載された
チップ、すなわち、図８に示す例においてはＥ2 ＰＲＯ
Ｍチップが正常に機能するかどうかのチェックを適正に
行うことが困難となっていた。図８に示す例において
は、２つのアドレス端子(A0,A1) を介した機能チェック
を簡便に行うことが困難であった。
【０００６】本願発明は、上記のような事情のもとで考
え出されたものであって、チップを基板上に直接搭載
し、チップ上の端子パッドのうちのいくつかを基板上で
共通接続して電子部品を構成する場合であっても、その
電子部品の製造過程において、チップの機能チェックを
適正に行えるようにすることをその課題としている。
え出されたものであって、チップを基板上に直接搭載
し、チップ上の端子パッドのうちのいくつかを基板上で
共通接続して電子部品を構成する場合であっても、その
電子部品の製造過程において、チップの機能チェックを
適正に行えるようにすることをその課題としている。
【０００７】
【発明の開示】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００８】すなわち、本願発明の第１の側面によって
提供される電子部品は、複数の端子パッドを有する素子
チップと、この素子チップが直接搭載され、かつこの素
子チップの各端子パッドに導通させられる複数の配線が
パターン形成された基板とを有する電子部品であって、
上記基板の適部に、外部接続するべき配線のうち、共通
接続するべき複数の配線に各々導通する複数の共通接続
用補助パッド、および、共通接続チェック用補助パッド
が互いに近接して配置されているとともに、上記共通接
続するべき複数の配線のうちの選択されたものに各々導
通する検査用パッドと、上記共通接続チェック用補助パ
ッドに導通する共通接続チェック用パッドとが配置され
ており、さらに、上記外部接続するべき配線のうち、上
記共通接続するべき配線以外の配線に各々導通する外部
接続用端子と、上記共通接続するべき配線のうちの少な
くとも１つに導通する外部接続用端子とが上記基板に設
けられていることを特徴としている。
提供される電子部品は、複数の端子パッドを有する素子
チップと、この素子チップが直接搭載され、かつこの素
子チップの各端子パッドに導通させられる複数の配線が
パターン形成された基板とを有する電子部品であって、
上記基板の適部に、外部接続するべき配線のうち、共通
接続するべき複数の配線に各々導通する複数の共通接続
用補助パッド、および、共通接続チェック用補助パッド
が互いに近接して配置されているとともに、上記共通接
続するべき複数の配線のうちの選択されたものに各々導
通する検査用パッドと、上記共通接続チェック用補助パ
ッドに導通する共通接続チェック用パッドとが配置され
ており、さらに、上記外部接続するべき配線のうち、上
記共通接続するべき配線以外の配線に各々導通する外部
接続用端子と、上記共通接続するべき配線のうちの少な
くとも１つに導通する外部接続用端子とが上記基板に設
けられていることを特徴としている。
【０００９】好ましい実施形態においては、上記素子チ
ップは、グランド(GND) 用端子パッドと、ロジック電源
(VDD) 用端子パッドと、クロック信号(CLK) 用端子パッ
ドと、データイン・アウト(DIN,OUT) 用端子パッドと、
複数のアドレス(A0,A1) 用端子パッドと、テスト(TEST)
用端子パッドとを備えるＥ2 ＰＲＯＭチップであり、上
記外部接続するべき配線のうち共通接続するべき複数の
配線は、グランド(GND) 用の配線、および、複数のアド
レス(A0,A1) 用の配線であり、上記外部接続するべき配
線のうち共通接続するべき配線以外の配線は、ロジック
電源(VDD) 用配線と、クロック信号(CLK) 用配線と、デ
ータイン・アウト(DIN,OUT) 用配線である。
ップは、グランド(GND) 用端子パッドと、ロジック電源
(VDD) 用端子パッドと、クロック信号(CLK) 用端子パッ
ドと、データイン・アウト(DIN,OUT) 用端子パッドと、
複数のアドレス(A0,A1) 用端子パッドと、テスト(TEST)
用端子パッドとを備えるＥ2 ＰＲＯＭチップであり、上
記外部接続するべき配線のうち共通接続するべき複数の
配線は、グランド(GND) 用の配線、および、複数のアド
レス(A0,A1) 用の配線であり、上記外部接続するべき配
線のうち共通接続するべき配線以外の配線は、ロジック
電源(VDD) 用配線と、クロック信号(CLK) 用配線と、デ
ータイン・アウト(DIN,OUT) 用配線である。
【００１０】好ましい実施形態についていえば、ロジッ
ク電源(VDD) 用配線と、クロック信号(CLK) 用配線と、
データイン・アウト(DIN,OUT) 用配線は、それぞれ独立
して、対応する外部接続用端子に至る。一方、複数のア
ドレス(A0,A1) 用配線およびグランド(GND) 用配線に
は、それぞれ互いに近接して配置される共通接続用補助
パッドが形成される。上記複数のアドレス(A0,A1) 用配
線にはさらに、それぞれ検査用パッドが形成される。グ
ランド(GND) 用配線は、対応する外部接続用端子に至
る。テスト(TEST)用配線については、たとえば検査用パ
ッドが形成される。さらに、共通接続用補助パッドは互
いに近接して配置されるが、本願発明では、共通接続チ
ェック用補助パッドもまた、上記各補助パッドとともに
互いに近接配置されるとともに、この共通接続チェック
用補助パッドは、独立して、基板の適部に配された共通
接続チェック用パッドに至らせられる。そうすると、上
記実施形態の場合、基板に設けられる外部接続用端子
は、グランド(GND) 用端子と、ロジック電源(VDD) 用端
子と、クロック信号(CLK) 用端子と、データイン・アウ
ト(DIN,OUT) 用端子の４つの端子のみとなる。一方、複
数のアドレス(A0,A1) 用配線には、それぞれ検査用パッ
ドが設けられており、テスト(TEST)用配線にも検査用パ
ッドが設けられているので、上記４つの外部接続用端子
と、各検査用パッドを用いて、上記Ｅ2 ＰＲＯＭチップ
に設けられているすべてのパッドを通じた動作検査を適
正に行うことができる。
ク電源(VDD) 用配線と、クロック信号(CLK) 用配線と、
データイン・アウト(DIN,OUT) 用配線は、それぞれ独立
して、対応する外部接続用端子に至る。一方、複数のア
ドレス(A0,A1) 用配線およびグランド(GND) 用配線に
は、それぞれ互いに近接して配置される共通接続用補助
パッドが形成される。上記複数のアドレス(A0,A1) 用配
線にはさらに、それぞれ検査用パッドが形成される。グ
ランド(GND) 用配線は、対応する外部接続用端子に至
る。テスト(TEST)用配線については、たとえば検査用パ
ッドが形成される。さらに、共通接続用補助パッドは互
いに近接して配置されるが、本願発明では、共通接続チ
ェック用補助パッドもまた、上記各補助パッドとともに
互いに近接配置されるとともに、この共通接続チェック
用補助パッドは、独立して、基板の適部に配された共通
接続チェック用パッドに至らせられる。そうすると、上
記実施形態の場合、基板に設けられる外部接続用端子
は、グランド(GND) 用端子と、ロジック電源(VDD) 用端
子と、クロック信号(CLK) 用端子と、データイン・アウ
ト(DIN,OUT) 用端子の４つの端子のみとなる。一方、複
数のアドレス(A0,A1) 用配線には、それぞれ検査用パッ
ドが設けられており、テスト(TEST)用配線にも検査用パ
ッドが設けられているので、上記４つの外部接続用端子
と、各検査用パッドを用いて、上記Ｅ2 ＰＲＯＭチップ
に設けられているすべてのパッドを通じた動作検査を適
正に行うことができる。
【００１１】上記複数のアドレス(A0,A1) 用配線は、最
終的にグランド(GND) 用配線に共通接続されるが、その
操作は、各アドレス用配線およびグランド用配線にそれ
ぞれ互いに近接して設けておいた共通接続用補助パッド
上にハンダ等の導電材を塗布するだけでよい。
終的にグランド(GND) 用配線に共通接続されるが、その
操作は、各アドレス用配線およびグランド用配線にそれ
ぞれ互いに近接して設けておいた共通接続用補助パッド
上にハンダ等の導電材を塗布するだけでよい。
【００１２】そうして、各共通接続用補助パッドととも
に、共通接続チェック用補助パッドもまた、互いに近接
して配置されているので、上記のようにハンダ等の導電
材を塗布することによる各共通接続用補助パッドの共通
接続が適正に行われている場合には、共通接続チェック
用補助パッドもまた、上記各共通接続用補助パッドに対
して導通させられる。したがって、たとえば、上記共通
接続チェック用補助パッドと導通するように基板の適部
に形成される共通接続チェック用パッドと、グランド(G
ND) 用外部接続端子との間の導通チェックを行うことに
より、上記各共通接続用補助パッド間が適正に共通接続
されているかどうかを簡易にチェックすることができ
る。
に、共通接続チェック用補助パッドもまた、互いに近接
して配置されているので、上記のようにハンダ等の導電
材を塗布することによる各共通接続用補助パッドの共通
接続が適正に行われている場合には、共通接続チェック
用補助パッドもまた、上記各共通接続用補助パッドに対
して導通させられる。したがって、たとえば、上記共通
接続チェック用補助パッドと導通するように基板の適部
に形成される共通接続チェック用パッドと、グランド(G
ND) 用外部接続端子との間の導通チェックを行うことに
より、上記各共通接続用補助パッド間が適正に共通接続
されているかどうかを簡易にチェックすることができ
る。
【００１３】本願発明の第２の側面によれば、電子部品
製造用基板が提供され、これは、上記第１の側面の構成
の端子電子部品が橋絡部を介して複数接続されたもので
ある。
製造用基板が提供され、これは、上記第１の側面の構成
の端子電子部品が橋絡部を介して複数接続されたもので
ある。
【００１４】このようにすれば、複数の電子部品の製造
を一括して効率的に行うことができる。とくに、各単位
基板上に搭載されたＥ2 ＰＲＯＭチップなどの素子の上
述したような動作検査および基板上の配線の共通接続操
作を、順次的または一括して、効率的に行うことができ
る。
を一括して効率的に行うことができる。とくに、各単位
基板上に搭載されたＥ2 ＰＲＯＭチップなどの素子の上
述したような動作検査および基板上の配線の共通接続操
作を、順次的または一括して、効率的に行うことができ
る。
【００１５】本願発明の第３の側面によれば、上記第２
の側面によって提供される電子部品製造用基板を用いた
電子部品の製造方法が提供され、この方法は、上記外部
接続用端子および／または検査用パッドを利用して上記
素子チップの検査を行った後、導電材によって上記各共
通接続用補助パッドおよび上記共通接続チェック用補助
パッド間を導通させる工程、および、上記共通接続チェ
ック用パッドを用いて上記各共通接続用補助パッドおよ
び上記共通接続チェック用補助パッド間が正しく導通さ
せられているかをチェックする工程を含むものである。
の側面によって提供される電子部品製造用基板を用いた
電子部品の製造方法が提供され、この方法は、上記外部
接続用端子および／または検査用パッドを利用して上記
素子チップの検査を行った後、導電材によって上記各共
通接続用補助パッドおよび上記共通接続チェック用補助
パッド間を導通させる工程、および、上記共通接続チェ
ック用パッドを用いて上記各共通接続用補助パッドおよ
び上記共通接続チェック用補助パッド間が正しく導通さ
せられているかをチェックする工程を含むものである。
【００１６】第１の側面の電子部品についてすでに述べ
たことから明らかなように、この方法によれば、素子チ
ップを基板に直接搭載し、かつ素子チップ上のパッドの
選択したものを基板上で共通接続して電子部品を構成す
る場合であっても、上記素子チップの機能チェック、動
作チェック等を適正に行うことができ、しかも、これら
の機能チェック、動作チェック後の共通接続部の信頼性
を高度に担保することができる。
たことから明らかなように、この方法によれば、素子チ
ップを基板に直接搭載し、かつ素子チップ上のパッドの
選択したものを基板上で共通接続して電子部品を構成す
る場合であっても、上記素子チップの機能チェック、動
作チェック等を適正に行うことができ、しかも、これら
の機能チェック、動作チェック後の共通接続部の信頼性
を高度に担保することができる。
【００１７】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細の説明によって明らか
となろう。
付図面を参照して以下に行う詳細の説明によって明らか
となろう。
【００１８】
【発明の実施の形態】図１は、本願発明の電子部品製造
用基板１の一実施形態の一面側を示しており、図２は他
面側を示している。この製造用基板１は、所定形状をし
た単位基板１０が橋絡部２を介して複数連結されたよう
な形態をもっており、ガラスエポキシ等の基板材料の一
面側および他面側にそれぞれ所定の配線、端子ないし各
種のパッドを形成した後、各単位基板１０を区画するた
めのスリット３を橋絡部２を残して打ち抜くことによっ
て得られる。上記配線、端子ないしパッドは、基板材料
の表面にたとえば銅などの金属導体層を蒸着等によって
形成した後、不要部分をエッチングによって除去すると
いう手法によって形成することができる。
用基板１の一実施形態の一面側を示しており、図２は他
面側を示している。この製造用基板１は、所定形状をし
た単位基板１０が橋絡部２を介して複数連結されたよう
な形態をもっており、ガラスエポキシ等の基板材料の一
面側および他面側にそれぞれ所定の配線、端子ないし各
種のパッドを形成した後、各単位基板１０を区画するた
めのスリット３を橋絡部２を残して打ち抜くことによっ
て得られる。上記配線、端子ないしパッドは、基板材料
の表面にたとえば銅などの金属導体層を蒸着等によって
形成した後、不要部分をエッチングによって除去すると
いう手法によって形成することができる。
【００１９】以下、単位基板１０に注目する。各単位基
板１０は、矩形状本体部１１から細状延長部１２が延出
させたような平面形状をもっている。上記矩形状本体部
１１は、後述する素子チップ１５を搭載するに必要十分
な大きさでよく、たとえば数ｍｍないし十数ｍｍ角の大
きさとされる。
板１０は、矩形状本体部１１から細状延長部１２が延出
させたような平面形状をもっている。上記矩形状本体部
１１は、後述する素子チップ１５を搭載するに必要十分
な大きさでよく、たとえば数ｍｍないし十数ｍｍ角の大
きさとされる。
【００２０】上記単位基板１０の一面側延長部１２ａに
は、４つの外部接続用端子１６１，１６２，１６３，１
６４が形成されている。各端子１６１，１６２，１６
３，１６４は、スルーホール１７１，１７２，１７３，
１７４により、基板他面側にパターン形成された所定の
配線に導通させられる。さらに、上記単位基板１０の矩
形状本体部１１の上辺部近傍には、３つの検査用パッド
１８１，１８２，１８３および共通接続チェック用パッ
ド１８４が形成されており、各パッド１８１，１８２，
１８３，１８４につながる配線１８１ａ，１８２ａ，１
８３ａ，１８４ａは、スルーホール１９１，１９２，１
９３，１９４により、基板他面側にパターン形成された
所定の配線２６ｅ，２６ｆ，２６ｇ，２６ｈに導通させ
られる。本実施形態においては、上記単位基板１０の矩
形状本体部１１の一面側中央部に、上記外部接続用端子
１６１〜１６４および各検査用パッド１８１〜１８３な
らびに共通接続チェック用パッド１８４の形成と同時に
形成された金属導体層による捨てパターン２０が形成さ
れている。そうして、この単位基板１０の一面側は、上
記各外部接続用端子１６１〜１６４、各検査用パッド１
８１〜１８３、ならびに共通接続チェック用パッド１８
４を残して、グリーンレジスト等の絶縁層２１で覆われ
る。
は、４つの外部接続用端子１６１，１６２，１６３，１
６４が形成されている。各端子１６１，１６２，１６
３，１６４は、スルーホール１７１，１７２，１７３，
１７４により、基板他面側にパターン形成された所定の
配線に導通させられる。さらに、上記単位基板１０の矩
形状本体部１１の上辺部近傍には、３つの検査用パッド
１８１，１８２，１８３および共通接続チェック用パッ
ド１８４が形成されており、各パッド１８１，１８２，
１８３，１８４につながる配線１８１ａ，１８２ａ，１
８３ａ，１８４ａは、スルーホール１９１，１９２，１
９３，１９４により、基板他面側にパターン形成された
所定の配線２６ｅ，２６ｆ，２６ｇ，２６ｈに導通させ
られる。本実施形態においては、上記単位基板１０の矩
形状本体部１１の一面側中央部に、上記外部接続用端子
１６１〜１６４および各検査用パッド１８１〜１８３な
らびに共通接続チェック用パッド１８４の形成と同時に
形成された金属導体層による捨てパターン２０が形成さ
れている。そうして、この単位基板１０の一面側は、上
記各外部接続用端子１６１〜１６４、各検査用パッド１
８１〜１８３、ならびに共通接続チェック用パッド１８
４を残して、グリーンレジスト等の絶縁層２１で覆われ
る。
【００２１】一方、図２に表れているように、上記単位
基板１０の他面側には、所定の配線２６ａ〜２６ｈない
しパッド２５ａ〜２５ｇ，２７ａ，２７ｅ，２７ｆ，２
７ｈがパターン形成、すなわち、基板材料に形成された
金属導体層の不要部分をエッチングによって除去すると
いう手法によって形成される。図２に示すように、単位
基板１０の矩形状本体部の他面側中央部には、素子チッ
プ搭載領域２３が設定され、この領域２３には、Ｉ2 Ｃ
バス方式の汎用Ｅ2 ＰＲＯＭチップ１５ａが直接的にボ
ンディングされる。素子チップ搭載領域２３を囲むよう
にして、素子チップ上の端子パッドとの間をワイヤボン
ディングするためのボンディングパッド２５ａ，２５
ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇが形成さ
れる。Ｅ2ＰＲＯＭチップ１５ａの上面には、図４に詳
示するように、グランド(GND) 用端子パッド２４ａと、
ロジック電源(VDD) 用端子パッド２４ｂと、クロック信
号(CLK) 用端子パッド２４ｃと、データイン・アウト(D
IN,OUT) 用端子パッド２４ｄと、２つのアドレス(A
0,A1) 用端子パッド２４ｅ，２４ｆと、テスト(TEST)用
端子パッド２４ｇとが配置されており、これらの各端子
パッドと対応するようにして、上記ボンディングパッド
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２
５ｇが基板上に配置される。
基板１０の他面側には、所定の配線２６ａ〜２６ｈない
しパッド２５ａ〜２５ｇ，２７ａ，２７ｅ，２７ｆ，２
７ｈがパターン形成、すなわち、基板材料に形成された
金属導体層の不要部分をエッチングによって除去すると
いう手法によって形成される。図２に示すように、単位
基板１０の矩形状本体部の他面側中央部には、素子チッ
プ搭載領域２３が設定され、この領域２３には、Ｉ2 Ｃ
バス方式の汎用Ｅ2 ＰＲＯＭチップ１５ａが直接的にボ
ンディングされる。素子チップ搭載領域２３を囲むよう
にして、素子チップ上の端子パッドとの間をワイヤボン
ディングするためのボンディングパッド２５ａ，２５
ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇが形成さ
れる。Ｅ2ＰＲＯＭチップ１５ａの上面には、図４に詳
示するように、グランド(GND) 用端子パッド２４ａと、
ロジック電源(VDD) 用端子パッド２４ｂと、クロック信
号(CLK) 用端子パッド２４ｃと、データイン・アウト(D
IN,OUT) 用端子パッド２４ｄと、２つのアドレス(A
0,A1) 用端子パッド２４ｅ，２４ｆと、テスト(TEST)用
端子パッド２４ｇとが配置されており、これらの各端子
パッドと対応するようにして、上記ボンディングパッド
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２
５ｇが基板上に配置される。
【００２２】素子チップ上のグランド(GND) 用端子パッ
ド２４ａと対応する基板上のボンディングパッド２５ａ
につながるグランド用配線２６ａは、基板他面上をグラ
ンド用外部接続端子１６１の裏側まで取り回され、スル
ーホール１７１によって上記グランド用外部接続端子１
６１に導通させられている。ロジック電源(VDD) 用端子
パッド２４ｂと対応するボンディングパッド２５ｂにつ
ながるロジック電源用配線２６ｂは、基板他面上をロジ
ック電源用外部接続端子１６２の裏側まで取り回され、
スルーホール１７２によって上記ロジック電源用外部接
続端子１６２に導通させられている。クロック信号(CL
K) 用端子パッド２４ｃと対応するボンディングパッド
２５ｃにつながるクロック信号用配線２６ｃもまた、基
板他面上をクロック信号用外部接続端子１６３の裏側ま
で取り回され、スルーホール１７３によって上記クロッ
ク信号用外部接続端子１６３に導通させられている。さ
らに、データイン・アウト(DIN,OUT) 用端子パッド２４
ｄと対応するボンディングパッド２５ｄにつながるデー
タ用配線２６ｄもまた、基板他面上をデータ用外部接続
端子１６４の裏側まで取り回され、スルーホール１７４
によってデータ用外部接続端子１６４に導通させられて
いる。
ド２４ａと対応する基板上のボンディングパッド２５ａ
につながるグランド用配線２６ａは、基板他面上をグラ
ンド用外部接続端子１６１の裏側まで取り回され、スル
ーホール１７１によって上記グランド用外部接続端子１
６１に導通させられている。ロジック電源(VDD) 用端子
パッド２４ｂと対応するボンディングパッド２５ｂにつ
ながるロジック電源用配線２６ｂは、基板他面上をロジ
ック電源用外部接続端子１６２の裏側まで取り回され、
スルーホール１７２によって上記ロジック電源用外部接
続端子１６２に導通させられている。クロック信号(CL
K) 用端子パッド２４ｃと対応するボンディングパッド
２５ｃにつながるクロック信号用配線２６ｃもまた、基
板他面上をクロック信号用外部接続端子１６３の裏側ま
で取り回され、スルーホール１７３によって上記クロッ
ク信号用外部接続端子１６３に導通させられている。さ
らに、データイン・アウト(DIN,OUT) 用端子パッド２４
ｄと対応するボンディングパッド２５ｄにつながるデー
タ用配線２６ｄもまた、基板他面上をデータ用外部接続
端子１６４の裏側まで取り回され、スルーホール１７４
によってデータ用外部接続端子１６４に導通させられて
いる。
【００２３】一方、素子チップ上の第１のアドレス(A0)
用端子パッド２４ｅと対応する基板上のボンディングパ
ッド２５ｅにつながる第１アドレス用配線２６ｅの他端
部には、９０°の中心角を有する共通接続用補助パッド
２７ｅが設けられており、この第１アドレス用配線２６
ｅの中間部は、スルーホール１９１を介して、基板一面
側に形成した上記検査用パッド１８１に配線１８１ａを
介して連絡させられている。また、基板上の第２のアド
レス(A1)用端子パッド２４ｆと対応する基板上のボンデ
ィングパッド２５ｆにつながる第２アドレス用配線２６
ｆの他端部は、上記第１アドレス用配線２６ｅの他端部
に形成した共通接続用補助パッド２７ｅの近傍まで引き
回され、９０°の中心角を有する共通接続用補助パッド
２７ｆが設けられており、この第２アドレス用配線２６
ｆの中間部は、スルーホール１９２を介して、基板一面
側に形成した上記の検査用パッド１８２に配線１８２ａ
を介して連絡させられている。さらに、上記グランド用
配線２６ａの中間部に形成された枝分かれ部の先端部に
は、上記第１および第２アドレス用配線用の各共通接続
用補助パッド２７ｅ，２７ｆと隣接するようにして、９
０°の中間角を有する共通接続用補助パッド２７ａが形
成されている。さらに、上記３つの共通接続用補助パッ
ド２７ａ，２７ｅ，２７ｆと協働して全体として円形の
補助パッド群を形成するようにして、９０°の中間角を
有する共通接続チェック用補助パッド２７ｈが形成され
ており、この共通接続チェック用補助パッド２７ｈは、
基板他面側の配線２６ｈおよびスルーホール１９４を介
して、基板一面側に形成した共通接続チェック用パッド
１８４に配線１８４ａを介して連絡させられている。そ
うして、素子チップ上のテスト(TEST)用端子パッド２４
ｇと対応する基板上のボンディングパッド２５ｇにつな
がるテスト用配線２６ｇは、スルーホール１９３を介し
て基板一面側に形成した検査用パッド１８３に配線１８
３ａを介して連絡されている。
用端子パッド２４ｅと対応する基板上のボンディングパ
ッド２５ｅにつながる第１アドレス用配線２６ｅの他端
部には、９０°の中心角を有する共通接続用補助パッド
２７ｅが設けられており、この第１アドレス用配線２６
ｅの中間部は、スルーホール１９１を介して、基板一面
側に形成した上記検査用パッド１８１に配線１８１ａを
介して連絡させられている。また、基板上の第２のアド
レス(A1)用端子パッド２４ｆと対応する基板上のボンデ
ィングパッド２５ｆにつながる第２アドレス用配線２６
ｆの他端部は、上記第１アドレス用配線２６ｅの他端部
に形成した共通接続用補助パッド２７ｅの近傍まで引き
回され、９０°の中心角を有する共通接続用補助パッド
２７ｆが設けられており、この第２アドレス用配線２６
ｆの中間部は、スルーホール１９２を介して、基板一面
側に形成した上記の検査用パッド１８２に配線１８２ａ
を介して連絡させられている。さらに、上記グランド用
配線２６ａの中間部に形成された枝分かれ部の先端部に
は、上記第１および第２アドレス用配線用の各共通接続
用補助パッド２７ｅ，２７ｆと隣接するようにして、９
０°の中間角を有する共通接続用補助パッド２７ａが形
成されている。さらに、上記３つの共通接続用補助パッ
ド２７ａ，２７ｅ，２７ｆと協働して全体として円形の
補助パッド群を形成するようにして、９０°の中間角を
有する共通接続チェック用補助パッド２７ｈが形成され
ており、この共通接続チェック用補助パッド２７ｈは、
基板他面側の配線２６ｈおよびスルーホール１９４を介
して、基板一面側に形成した共通接続チェック用パッド
１８４に配線１８４ａを介して連絡させられている。そ
うして、素子チップ上のテスト(TEST)用端子パッド２４
ｇと対応する基板上のボンディングパッド２５ｇにつな
がるテスト用配線２６ｇは、スルーホール１９３を介し
て基板一面側に形成した検査用パッド１８３に配線１８
３ａを介して連絡されている。
【００２４】その結果、基板他面側において、グランド
用配線２６ａ、ロジック電源用配線２６ｂ、クロック信
号用配線２６ｃおよびデータ用配線２６ｄは、基板一面
側の各外部接続用端子１６１，１６２，１６３，１６４
にそれぞれ接続される一方、２つのアドレス用配線２６
ｅ，２６ｆおよびテスト用配線２６ｇはそれぞれ基板他
面側の各検査用パッド１８１，１８２，１８３に連結さ
れ、さらに、上記グランド用配線２６ａと２つのアドレ
ス用配線２６ｅ，２６ｆには、互いに近接配置された共
通接続用補助パッド２７ａ，２７ｅ，２７ｆが形成さ
れ、これら共通接続用パッド２７ａ，２７ｅ，２７ｆと
協働して円形の補助パッド群を形成するように配置され
た共通接続チェック用補助パッド２７ｈは、基板他面側
の共通接続チェック用パッド１８４に連結されることに
なる。この基板一面側においては、素子搭載領域２３お
よび補助パッド群２７ａ，２７ｅ，２７ｆ，２７ｈを残
して、グリーンレジスト等の保護層２９で覆われる。
用配線２６ａ、ロジック電源用配線２６ｂ、クロック信
号用配線２６ｃおよびデータ用配線２６ｄは、基板一面
側の各外部接続用端子１６１，１６２，１６３，１６４
にそれぞれ接続される一方、２つのアドレス用配線２６
ｅ，２６ｆおよびテスト用配線２６ｇはそれぞれ基板他
面側の各検査用パッド１８１，１８２，１８３に連結さ
れ、さらに、上記グランド用配線２６ａと２つのアドレ
ス用配線２６ｅ，２６ｆには、互いに近接配置された共
通接続用補助パッド２７ａ，２７ｅ，２７ｆが形成さ
れ、これら共通接続用パッド２７ａ，２７ｅ，２７ｆと
協働して円形の補助パッド群を形成するように配置され
た共通接続チェック用補助パッド２７ｈは、基板他面側
の共通接続チェック用パッド１８４に連結されることに
なる。この基板一面側においては、素子搭載領域２３お
よび補助パッド群２７ａ，２７ｅ，２７ｆ，２７ｈを残
して、グリーンレジスト等の保護層２９で覆われる。
【００２５】次に、上記の配線、端子およびパッドが各
単位基板に形成された集合基板１を使用して汎用Ｅ2 Ｐ
ＲＯＭチップ１５ａを用いた簡易な情報記憶デバイスを
製造する手順について説明する。
単位基板に形成された集合基板１を使用して汎用Ｅ2 Ｐ
ＲＯＭチップ１５ａを用いた簡易な情報記憶デバイスを
製造する手順について説明する。
【００２６】まず、各単位基板の素子チップ搭載領域２
３には、Ｅ2 ＰＲＯＭチップ１５ａがボンディングさ
れ、このチップ上の端子パッド２４ａ，２４ｂ，２４
ｃ，２４ｄ，２４ｅ，２５ｆ，２４ｇとそれぞれ対応す
るボンディングパッド２５ａ，２５ｂ，２５ｃ，２５
ｄ，２５ｅ，２５ｆ，２５ｇ間がワイヤボンディングに
よって結線される。そして、チップ２５ａおよびワイヤ
ボンディング部は、熱硬化性樹脂を塗布し、かつ硬化さ
せることによって形成される保護層２８によって覆われ
る。この状態において、上記集合配置された３つの共通
接続用補助パッド２７ａ，２７ｅ，２７ｆおよび共通接
続チェック用補助パッド２７ｈは互いに分離独立してい
るので、チップ上に形成された７つの端子パッド２４
ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ
への電気的連絡は、４つの外部接続用端子１６１，１６
２，１６３，１６４および３つの検査用パッド１８１，
１８２，１８３に測定プローブを接触させることによ
り、基板一面側から行うことができる。したがって、チ
ップ上のすべての端子パッドに関連する機能チェックあ
るいは動作チェックを問題なく行うことができ、この時
点で、不良のチップを特定することができる。
３には、Ｅ2 ＰＲＯＭチップ１５ａがボンディングさ
れ、このチップ上の端子パッド２４ａ，２４ｂ，２４
ｃ，２４ｄ，２４ｅ，２５ｆ，２４ｇとそれぞれ対応す
るボンディングパッド２５ａ，２５ｂ，２５ｃ，２５
ｄ，２５ｅ，２５ｆ，２５ｇ間がワイヤボンディングに
よって結線される。そして、チップ２５ａおよびワイヤ
ボンディング部は、熱硬化性樹脂を塗布し、かつ硬化さ
せることによって形成される保護層２８によって覆われ
る。この状態において、上記集合配置された３つの共通
接続用補助パッド２７ａ，２７ｅ，２７ｆおよび共通接
続チェック用補助パッド２７ｈは互いに分離独立してい
るので、チップ上に形成された７つの端子パッド２４
ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ
への電気的連絡は、４つの外部接続用端子１６１，１６
２，１６３，１６４および３つの検査用パッド１８１，
１８２，１８３に測定プローブを接触させることによ
り、基板一面側から行うことができる。したがって、チ
ップ上のすべての端子パッドに関連する機能チェックあ
るいは動作チェックを問題なく行うことができ、この時
点で、不良のチップを特定することができる。
【００２７】次に、集合配置された共通接続用補助パッ
ド２７ａ，２７ｅ，２７ｆおよび共通接続チェック用補
助パッド２７ｈ上にハンダ等の導電材を塗布することに
より、２つのアドレス用配線２６ｅ，２６ｆ、ひいて
は、チップ上の２つのアドレス(A0,A1) 用端子パッド２
４ｅ，２４ｆを、グランド用配線２６ａに共通接続する
ことができる。
ド２７ａ，２７ｅ，２７ｆおよび共通接続チェック用補
助パッド２７ｈ上にハンダ等の導電材を塗布することに
より、２つのアドレス用配線２６ｅ，２６ｆ、ひいて
は、チップ上の２つのアドレス(A0,A1) 用端子パッド２
４ｅ，２４ｆを、グランド用配線２６ａに共通接続する
ことができる。
【００２８】上述のように、３つの共通接続用補助パッ
ド２７ａ，２７ｅ，２７ｆおよび共通接続チェック用補
助パッド２７ｈは、協働して円形の補助パッド群を形成
するように互いに近接配置されいてるので、上記のよう
にハンダ等の導電材を塗布することによる各共通接続用
補助パッド２７ａ，２７ｅ，２７ｆの共通接続が適正に
行われている場合には、共通接続チェック用補助パッド
２７ｈもまた、上記各共通接続用補助パッド２７ａ，２
７ｅ，２７ｆに対して導通させられる。したがって、た
とえば、基板一面側に形成され、かつ上記共通接続チェ
ック用補助パッド２７ｈと導通する上記の共通接続チェ
ック用パッド１８４とグランド用外部接続端子１６１と
の間の導通チェックを行うことにより、上記各共通接続
用補助パッド２７ａ，２７ｅ，２７ｆ間が適正に共通接
続されているかどうかを簡易にチェックすることができ
る。
ド２７ａ，２７ｅ，２７ｆおよび共通接続チェック用補
助パッド２７ｈは、協働して円形の補助パッド群を形成
するように互いに近接配置されいてるので、上記のよう
にハンダ等の導電材を塗布することによる各共通接続用
補助パッド２７ａ，２７ｅ，２７ｆの共通接続が適正に
行われている場合には、共通接続チェック用補助パッド
２７ｈもまた、上記各共通接続用補助パッド２７ａ，２
７ｅ，２７ｆに対して導通させられる。したがって、た
とえば、基板一面側に形成され、かつ上記共通接続チェ
ック用補助パッド２７ｈと導通する上記の共通接続チェ
ック用パッド１８４とグランド用外部接続端子１６１と
の間の導通チェックを行うことにより、上記各共通接続
用補助パッド２７ａ，２７ｅ，２７ｆ間が適正に共通接
続されているかどうかを簡易にチェックすることができ
る。
【００２９】こうして、製造用基板における各単位基板
１０についての上述の構成を施した後は、橋絡部２を打
ち抜き切除することにより、図５および図６に示した単
位デバイスが得られる。
１０についての上述の構成を施した後は、橋絡部２を打
ち抜き切除することにより、図５および図６に示した単
位デバイスが得られる。
【図１】本願発明の電子部品の一実施形態である情報記
憶デバイスを製造するための集合基板の一面側部分平面
図である。
憶デバイスを製造するための集合基板の一面側部分平面
図である。
【図２】本願発明の電子部品の一実施形態である情報記
憶デバイスを製造するための集合基板の他面側部分平面
図である。
憶デバイスを製造するための集合基板の他面側部分平面
図である。
【図３】図２の要部拡大図である。
【図４】本願発明の電子部品の一実施形態である情報記
憶デバイスの製造に使用するＥ 2 ＰＲＯＭチップ上の端
子パッドの配置図である。
憶デバイスの製造に使用するＥ 2 ＰＲＯＭチップ上の端
子パッドの配置図である。
【図５】本願発明の電子部品の一実施形態である情報記
憶デバイスの一面側平面図である。
憶デバイスの一面側平面図である。
【図６】本願発明の電子部品の一実施形態である情報記
憶デバイスの他面側平面図である。
憶デバイスの他面側平面図である。
【図７】図５のVII −VII 線に沿う断面図である。
【図８】従来例の説明図である。
１ 製造用集合基板 ２ 橋絡部 １０ 単位基板 １５ 素子チップ １５ａ Ｅ2 ＰＲＯＭ １６１〜１６４ 外部接続用端子 １７１〜１７４ スルーホール １８１〜１８３ 検査用パッド １８４ 共通接続チェック用パッド ２４ａ〜２４ｇ （素子チップ上の）端子パッド ２５ａ〜２５ｇ （基板上の）ボンディングパッド ２６ａ〜２６ｈ （基板上の）配線 ２７ａ，２７ｅ，２７ｆ 共通接続用補助パッド ２７ｈ 共通接続チェック用補助パッド
Claims (5)
- 【請求項１】 複数の端子パッドを有する素子チップ
と、この素子チップが直接搭載され、かつこの素子チッ
プの各端子パッドに導通させられる複数の配線がパター
ン形成された基板とを有する電子部品であって、 上記基板の適部に、外部接続するべき配線のうち、共通
接続するべき複数の配線に各々導通する複数の共通接続
用補助パッド、および、共通接続チェック用補助パッド
が互いに近接して配置されているとともに、 上記共通接続するべき複数の配線のうちの選択されたも
のに各々導通する検査用パッドと、上記共通接続チェッ
ク用補助パッドに導通する共通接続チェック用パッドと
が配置されており、さらに、 上記外部接続するべき配線のうち、上記共通接続するべ
き配線以外の配線に各々導通する外部接続用端子と、上
記共通接続するべき配線のうちの少なくとも１つに導通
する外部接続用端子とが上記基板に設けられていること
を特徴とする、電子部品。 - 【請求項２】 上記素子チップは、グランド(GND) 用端
子パッドと、ロジック電源(VDD) 用端子パッドと、クロ
ック信号(CLK) 用端子パッドと、データイン・アウト(D
IN,OUT) 用端子パッドと、複数のアドレス(A0,A1) 用端
子パッドと、テスト(TEST)用端子パッドとを備えるＥ2
ＰＲＯＭチップであり、 上記外部接続するべき配線のうち共通接続するべき複数
の配線は、グランド(GND) 用の配線、および、複数のア
ドレス(A0,A1) 用の配線であり、 上記外部接続するべき配線のうち共通接続するべき配線
以外の配線は、ロジック電源(VDD) 用配線と、クロック
信号(CLK) 用配線と、データイン・アウト(DIN ,OUT) 用
配線である、請求項１に記載の電子部品。 - 【請求項３】 請求項１または請求項２に記載した構成
の単位電子部品が橋絡部を介して複数接続されている、
電子部品製造用基板。 - 【請求項４】 請求項３に記載した電子部品製造用基板
を用いて電子部品を製造する方法であって、 上記外部接続用端子および／または検査用パッドを利用
して上記素子チップの検査を行った後、導電材によって
上記各共通接続用補助パッドおよび上記共通接続チェッ
ク用補助パッド間を導通させる工程、および、 上記共通接続チェック用パッドを用いて上記各共通接続
用補助パッドおよび上記共通接続チェック用補助パッド
間が正しく導通させられているかをチェックする工程を
含むことを特徴とする、電子部品の製造方法。 - 【請求項５】 上記各共通接続用補助パッドおよび上記
共通接続チェック用補助パッドは、導電材によって導通
させられている、請求項１または請求項２に記載の電子
部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27577695A JP3740197B2 (ja) | 1995-10-24 | 1995-10-24 | 電子部品、電子部品製造用基板および電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27577695A JP3740197B2 (ja) | 1995-10-24 | 1995-10-24 | 電子部品、電子部品製造用基板および電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116245A true JPH09116245A (ja) | 1997-05-02 |
| JP3740197B2 JP3740197B2 (ja) | 2006-02-01 |
Family
ID=17560248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27577695A Expired - Fee Related JP3740197B2 (ja) | 1995-10-24 | 1995-10-24 | 電子部品、電子部品製造用基板および電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3740197B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1103080C (zh) * | 1998-08-05 | 2003-03-12 | 日本电气株式会社 | 具改进可测内置电可擦可编程只读存储器的单片微计算机 |
| CN113395828A (zh) * | 2021-05-27 | 2021-09-14 | 合肥鑫晟光电科技有限公司 | 一种印制电路板、显示面板以及电子设备 |
-
1995
- 1995-10-24 JP JP27577695A patent/JP3740197B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1103080C (zh) * | 1998-08-05 | 2003-03-12 | 日本电气株式会社 | 具改进可测内置电可擦可编程只读存储器的单片微计算机 |
| CN113395828A (zh) * | 2021-05-27 | 2021-09-14 | 合肥鑫晟光电科技有限公司 | 一种印制电路板、显示面板以及电子设备 |
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| Publication number | Publication date |
|---|---|
| JP3740197B2 (ja) | 2006-02-01 |
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