CN113394225A - 半导体装置 - Google Patents

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Abstract

一种半导体装置及其制造方法。本发明的实施方式提供能够缩短从半导体主体中的与源层相接触的侧壁部到源层之上的栅层的距离的半导体装置及其制造方法。实施方式的半导体装置的栅层(80)被设置在源层(SL)与层叠体(100)之间，比电极层(70)1层的厚度厚。半导体主体(20)具有在层叠体(100)内、栅层(80)内以及半导体层(13)内在层叠体(100)的层叠方向上延伸且与半导体层(13)相接触的侧壁部(20a)。半导体主体(20)不与电极层(70)以及栅层(80)相接触。

Description

半导体装置
本申请是于2017年8月11日提交的申请号为201710684537.8、名称为“半导体装置及其制造方法”的专利申请的分案申请。
本申请享有以日本专利申请2017－36973号(申请日：2017年2月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及半导体装置及其制造方法。
背景技术
提出了使贯通包含多个电极层的层叠体的沟道体(channel body)的侧壁与被设置于层叠体之下的源层接触而成的构造的三维存储器。
发明内容
实施方式提供一种能够缩短半导体主体中的从与源层接触的侧壁部到源层之上的栅层的距离的半导体装置及其制造方法。
实施方式的半导体装置，具备源层、层叠体、栅层、半导体主体和电荷积蓄部。所述源层具有包含杂质的半导体层。所述层叠体设置在所述源层上，具有隔着绝缘体而层叠的多个电极层。所述栅层被设置在所述源层与所述层叠体之间，比所述电极层1层的厚度厚。所述半导体主体，在所述层叠体内、所述栅层内以及所述半导体层内在所述层叠体的层叠方向上延伸，具有与所述半导体层相接触的侧壁部。所述半导体主体不与所述电极层以及所述栅层相接触。所述电荷积蓄部被设置在所述半导体主体与所述电极层之间。
附图说明
图1是实施方式的半导体装置的示意立体图。
图2是实施方式的半导体装置的示意截面图。
图3是图2中的A部的放大截面图。
图4～图17是表示实施方式的半导体装置的制造方法的示意截面图。
图18是实施方式的半导体装置的示意截面图。
附图标记的说明
1…存储器单元阵列；10…基板；11…包含金属的层；12～14…硅层；20…半导体主体；20a…侧壁部；30…存储器膜；70…电极层；72…绝缘层；80…栅层；100…层叠体；SL…源层
具体实施方式
以下，参照附图，对实施方式进行说明。另外，在各附图中，对相同要素标注相同附图标记。
在实施方式中，作为半导体装置，对例如具有三维构造的存储器单元阵列的半导体存储装置进行说明。
图1是实施方式的存储器单元阵列1的示意立体图。
图2是存储器单元阵列1的示意截面图。
在图1中，将相对于基板10的主面平行的方向且相互正交的两个方向设为X方向以及Y方向，将相对于这些X方向以及Y方向双方正交的方向设为Z方向(层叠方向)。图2的Y方向以及Z方向分别与图1的Y方向以及Z方向相对应。
存储器单元阵列1具有：源层SL、被设置在源层SL上的层叠体100、被设置在源层SL与层叠体100之间的栅层80、多个柱状部CL、多个分离部160和被设置在层叠体100的上方的多个位线BL。源层SL隔着绝缘层41而被设置在基板10上。基板10例如为硅基板。
柱状部CL被形成为在层叠体100内在其层叠方向(Z方向)上延伸的大致圆柱状。柱状部CL进而贯通层叠体100之下的栅层80，到达源层SL。多个柱状部CL例如交错地排列。或者，多个柱状部CL也可以沿着X方向以及Y方向被排列成正方栅格。
分离部160将层叠体100以及栅层80在Y方向上分离为多个块(或指部)。分离部160具有在后述的图17所示的缝隙ST内埋入有绝缘膜163的构造。
多个位线BL为在Y方向上延伸的例如金属膜。多个位线BL在X方向上互相分离。
柱状部CL的后述的半导体主体20的上端部，经由图1所示的接触部Cb以及接触部V1连接于位线BL。
如图2所示，源层SL具有：包含金属的层11和半导体层12～14。
包含金属的层11被设置在绝缘层41上。包含金属的层11为例如钨层或硅化钨(tungsten silicide)层。
在包含金属的层11上设置半导体层12，在半导体层12上设置半导体层13，在半导体层13上设置有半导体层14。
半导体层12～14是包含杂质、具有导电性的多晶硅层。半导体层12～14为例如掺杂有磷的n型多晶硅层。半导体层14也可以是没有有意图地掺杂有杂质的非掺杂多晶硅层。
半导体层14的厚度比半导体层12的厚度以及半导体层13的厚度薄。
在半导体层14上设置绝缘层44，在绝缘层44上设置栅层80。栅层80是包含杂质、具有导电性的多晶硅层。栅层80是例如掺杂有磷的n型多晶硅层。栅层80的厚度比半导体层14的厚度厚。
在栅层80上设置有层叠体100。层叠体100具有在相对于基板10的主面垂直的方向(Z方向)上层叠的多个电极层70。在上下相邻的电极层70之间设置有绝缘层(绝缘体)72。在最下层的电极层70与栅层80之间设置有绝缘层72。在最上层的电极层70上设置有绝缘层45。
电极层70为金属层。电极层70为例如包含钨作为主成分的钨层或包含钼作为主成分的钼层。绝缘层72为包含硅氧化物作为主成分的氧化硅层。
多个电极层70中的至少最上层的电极层70为漏侧选择晶体管STD(图1)的漏侧选择栅SGD，至少最下层的电极层70为源侧选择晶体管STS(图1)的源侧选择栅SGS。例如，包含最下层的电极层70的下层侧的多层(例如3层)电极层70为源侧选择栅SGS。也可以设置多层漏侧选择栅SGD。
在漏侧选择栅SGD与源侧选择栅SGS之间，设置有多层电极层70作为单元栅CG。
栅层80比电极层70的1层的厚度以及绝缘层72的1层的厚度都厚。因此，栅层80比漏侧选择栅SGD的1层的厚度、源侧选择栅SGS的1层的厚度以及单元栅CG的1层的厚度都厚。
多个柱状部CL在层叠体100内在其层叠方向上延伸，进而贯通栅层80、绝缘层44、半导体层14以及半导体层13，到达半导体层12。
图3是图2中的A部的放大截面图。
柱状部CL具有：存储器膜30、半导体主体20和绝缘性的芯膜(core film)50。存储器膜30是具有隧道绝缘膜31、电荷积蓄膜(电荷积蓄部)32和块绝缘膜33的绝缘膜的层叠膜。
如图2所示，半导体主体20形成为在层叠体100内以及栅层80内在Z方向上连续地延伸而到达源层SL的管状。芯膜50被设置于管状的半导体主体20的内侧。
半导体主体20的上端部，经由图1所示的接触部Cb以及接触部V1连接于位线BL。半导体主体20的下端侧的侧壁部20a与源层SL的半导体层13相接触。
存储器膜30被设置于层叠体100与半导体主体20之间以及栅层80与半导体主体20之间，从外周侧包围半导体主体20。
存储器膜30在层叠体100内以及栅层80内在Z方向上连续地延伸。在半导体主体20中的与半导体层13相接触的侧壁部(源接触部)20a没有设置有存储器膜30。侧壁部20a没有被存储器膜30覆盖。另外，也可以在半导体主体20与半导体层13之间，在半导体主体20的外周的一部分上配置有存储器膜30。
半导体主体20的下端部，与侧壁部20a连续，位于比侧壁部20a靠下的位置，位于半导体层12内。在该半导体主体20的下端部与半导体层12之间，设置有存储器膜30。因此，存储器膜30，在半导体主体20的侧壁部20a的位置在Z方向上被切断，同时还在其下方被配置于包围半导体主体20的下端部外周的位置以及半导体主体20的底面下。
如图3所示，隧道绝缘膜31被设置于半导体主体20与电荷积蓄膜32之间，与半导体主体20相接触。电荷积蓄膜32被设置于隧道绝缘膜31与块绝缘膜33之间。块绝缘膜33被设置于电荷积蓄膜32与电极层70之间。
半导体主体20、存储器膜30以及电极层70(单元栅CG)构成存储器单元MC。存储器单元MC具有电极层70(单元栅CG)经由存储器膜30包围半导体主体20的周围的立式晶体管构造。
在该立式晶体管构造的存储器单元MC中，半导体主体20为例如硅的沟道体，电极层70(单元栅CG)作为控制栅而起作用。电荷积蓄膜32作为积蓄从半导体主体20注入的电荷的数据存储层而起作用。
实施方式的半导体存储装置，是能够电自由地进行数据的擦除/写入、即使将电源切断也能够保持存储内容的非易失性半导体存储装置。
存储器单元MC，为例如电荷捕获(Charge Trap)型存储单元。电荷积蓄膜32，在绝缘性的膜中具有多个捕获电荷的捕获点，例如包含氮化硅膜。或者，电荷积蓄膜32也可以是用绝缘体包围周围的、具有导电性的浮动栅(Floating Gate)。
隧道绝缘膜31，在从半导体主体20向电荷积蓄膜32注入电荷时或将积蓄于电荷积蓄膜32的电荷向半导体主体20放出时成为电位势垒。隧道绝缘膜31包含例如氧化硅膜。
块绝缘膜33，防止将积蓄于电荷积蓄膜32的电荷向电极层70放出。另外，块绝缘膜33防止电荷从电极层70向柱状部CL的向后隧穿(back tunneling)。
块绝缘膜33包含例如氧化硅膜。或者，块绝缘膜33也可以是氧化硅膜与金属氧化膜的层叠构造。在该情况下，氧化硅膜能够被设置于电荷积蓄膜32与金属氧化膜之间，金属氧化膜能够被设置于氧化硅膜与电极层70之间。金属氧化膜为例如氧化铝膜。
如图1所示，在层叠体100的上层部设置有漏侧选择晶体管STD。在层叠体100的下层部设置有源侧选择晶体管STS。
漏侧选择晶体管STD，为具有前述的漏侧选择栅SGD(图2)作为控制栅的纵型晶体管，源侧选择晶体管STS为具有前述的源侧选择栅SGS(图2)作为控制栅的纵型晶体管。
半导体主体20的与漏侧选择栅SGD相对向的部分作为沟道起作用，该沟道与漏侧选择栅SGD之间的存储器膜30作为漏侧选择晶体管STD的栅绝缘膜起作用。
半导体主体20的与源侧选择栅SGS相对向的部分作为沟道作用，该沟道与源侧选择栅SGS之间的存储器膜30，作为源侧选择晶体管STS的栅绝缘膜起作用。
既可以设置通过半导体主体20串联连接的多个漏侧选择晶体管STD，也可以设置通过半导体主体20串联连接的多个源侧选择晶体管STS。向多个漏侧选择晶体管STD的多个漏侧选择栅SGD施加相同栅电位，向多个源侧选择晶体管STS的多个源侧选择栅SGS施加相同栅电位。
在漏侧选择晶体管STD与源侧选择晶体管STS之间，设置有多个存储器单元MC。多个存储器单元MC、漏侧选择晶体管STD以及源侧选择晶体管STS，通过柱状部CL的半导体主体20串联连接，构成1个存储器串(memory string)。该存储器串在相对于XY面平行的面方向上被例如交错地配置，多个存储器单元MC，在X方向、Y方向以及Z方向上被三维地设置。
半导体主体20的侧壁部20a，与掺杂有杂质(例如磷)的半导体层13相接触，侧壁部20a也包含杂质(例如磷)。该侧壁部20a的杂质浓度比半导体主体20中的与层叠体100相对向的部分的杂质浓度高。侧壁部20a的杂质浓度，比存储器单元MC的沟道的杂质浓度、源侧选择晶体管STS的沟道的杂质浓度以及漏侧选择栅STD的杂质浓度都高。
另外，通过后述的热处理，杂质(例如磷)从侧壁部20a扩散到半导体主体20中的与栅层80相对向的部分20b。在半导体主体20中的侧壁部20a与部分20b之间的部分(与绝缘层44相对应的部分)也含有杂质(例如磷)。
杂质不会向半导体主体20的部分20b的整个区域扩散，部分20b中的层叠体100侧的区域的杂质浓度，比部分20b中的侧壁部20a侧的区域的杂质浓度低。部分20b具有杂质浓度从侧壁部20a侧向层叠体100侧降低的梯度。部分20b的侧壁部20a侧的区域的杂质浓度比半导体主体20中的与层叠体100相对向的部分的杂质浓度高。
在读取工作时，电子被从源层SL通过半导体主体20的侧壁部20a向存储器单元MC的沟道供给。此时，通过向栅层80施加适当的电位，能够在半导体主体20的部分20b的整个区域感应出沟道(n型沟道)。半导体主体20的部分20b与栅层80之间的存储器膜30，作为栅绝缘膜起作用。
半导体主体20的部分20b，如前所述，包含杂质，所以可能存在难以通过栅层80的电位控制将部分20b的导通切断的情况，该切断的功能由源侧选择晶体管STS承担。上述杂质不会扩散到源侧选择晶体管STS的沟道。
半导体主体20的侧壁部20a与部分20b之间的距离，比栅层80的厚度小。半导体主体20的侧壁部20a与部分20b之间的距离，实质上对应于半导体层14的厚度与绝缘层44的厚度的合计厚度。
如下所述，作为形成缝隙ST时的蚀刻阻挡层，使用厚的栅层80。因此，半导体层14能够减薄。栅层80的厚度为例如200nm左右，半导体层14的厚度为例如30nm左右。因此，能够缩短使杂质从侧壁部20a扩散到半导体主体20中的与绝缘层44相对向的部分的距离，会容易进行杂质的扩散到栅层80的沟道感应较难的区域的控制。
另外，半导体主体20中的与栅层80相对向的部分20b包含杂质，所以能够使栅层80作为擦除工作时的GIDL(gate induced drain leakage；栅诱导漏泄漏)产生器(generator)起作用。
向栅层80施加擦除电位(例如几伏特)，将通过向半导体主体20的部分20b施加高电场而生成的空穴向存储器单元MC的沟道供给，使沟道电位上升。并且，将单元栅CG的电位设为例如接地电位(0V)，由此利用半导体主体20与单元栅CG的电位差，向电荷积蓄膜32注入空穴，进行数据的擦除工作。
接下来，参照图4～图17，对实施方式的半导体装置的制造方法进行说明。图4～图17的截面对应于图2的截面。
如图4所示，在基板10上形成绝缘层41。在绝缘层41上形成包含金属的层11。包含金属的层11为例如钨层或硅化钨层。
在包含金属的层11上形成半导体层(第1半导体层)12。半导体层12为例如掺杂有磷的多晶硅层。半导体层12的厚度为例如200nm左右。
在半导体层12上形成保护膜42。保护膜42为例如氧化硅膜。
在保护膜42上形成牺牲层91。牺牲层91为例如非掺杂的多晶硅层。牺牲层91的厚度为例如30nm左右。
在牺牲层91上形成保护膜43。保护膜43为例如氧化硅膜。
在保护膜43上形成半导体层(第2半导体层)14。半导体层14为例如非掺杂或掺杂有磷的多晶硅层。半导体层14的厚度为例如30nm左右。
在半导体层14上形成绝缘层44。绝缘层44为例如氧化硅层。
在绝缘层44上形成栅层80。栅层80为例如掺杂有磷的多晶硅层。栅层80的厚度比半导体层14的厚度以及绝缘层44的厚度都厚，为例如200nm左右。
如图5所示，在栅层80上形成层叠体100。在栅层80上，交替层叠绝缘层(第2层)72与牺牲层(第1层)71。反复进行交替地层叠绝缘层72与牺牲层71的工序，在栅层80上形成多个牺牲层71与多个绝缘层72。在最上层的牺牲层71上形成绝缘层45。例如，牺牲层71为氮化硅层，绝缘层72为氧化硅层。
栅层80的厚度比牺牲层71的1层的厚度以及绝缘层72的1层的厚度都厚。
如图6所示，在比半导体层12靠上的层上形成多个内存空腔(Memory Hole)MH。内存空腔MH通过使用了未图示的掩模层的反应离子刻蚀(RIE，reactive ion etching)法形成。内存空腔MH贯通层叠体100、栅层80、绝缘层44、半导体层14、保护膜43、牺牲层91以及保护膜42，到达半导体层12。内存空腔MH的底部位于半导体层12中。
多个牺牲层(氮化硅层)71以及多个绝缘层(氧化硅层)72不切换气体种类地使用相同气体(例如CF系气体)而连续蚀刻。此时，栅层(多晶硅层)80作为蚀刻阻挡层而起作用，在栅层80的位置暂时阻挡蚀刻。通过较厚的栅层80吸收多个内存空腔MH间的蚀刻率偏差，降低多个内存空腔MH间的底部位置的偏差。
然后，切换气体种类而对各层进行阶段性蚀刻。即，将绝缘层44作为阻挡层使用，对栅层80的剩余的部分进行蚀刻，将半导体层14作为阻挡层使用，对绝缘层44进行蚀刻，将保护膜43作为阻挡层使用，对半导体层14进行蚀刻，将牺牲层91作为阻挡层使用，对保护膜43进行蚀刻，将保护膜42作为阻挡层使用，对牺牲层91进行蚀刻，将半导体层12作为阻挡层使用，对保护膜42进行蚀刻。而且，在厚的半导体层12的中途阻挡蚀刻。
通过厚的栅层80会容易控制相对于长宽比高的层叠体100的孔加工的蚀刻停止位置。
在内存空腔MH内，如图7所示，形成柱状部CL。存储器膜30沿着内存空腔MH的侧面以及底部而形成为共形(conformal)，在该存储器膜30的内侧沿着存储器膜30将半导体主体20形成为共形，在该半导体主体20的内侧形成芯膜50。
然后，如图8所示，在层叠体100上形成多个缝隙ST。缝隙ST通过使用了未图示的掩模层的RIE法形成。缝隙ST贯通层叠体100，到达栅层80。
与内存空腔MH的形成同样，多个牺牲层71以及多个绝缘层72不切换气体种类地使用相同气体(例如CF系气体)连续地进行蚀刻。此时栅层80作为蚀刻阻挡层起作用，在栅层80的位置暂时阻挡缝隙加工的蚀刻。通过厚的栅层80吸收多个缝隙ST间的蚀刻率偏差，使多个缝隙ST间的底部位置的偏差降低。
然后，切换气体种类，对各层进行阶段性蚀刻。即，将绝缘层44作为阻挡层使用，对栅层80的剩余部分进行蚀刻。如图9所示，绝缘层44在缝隙ST的底部露出。
以后，将半导体层14作为阻挡层使用，对绝缘层44进行蚀刻，将保护膜43作为阻挡层使用，对半导体层14进行蚀刻。如图10所示，牺牲层91在缝隙ST的底部露出。
通过厚的栅层80会容易控制相对于长宽比高的层叠体100的缝隙加工的蚀刻停止位置。进而，在之后的阶段性蚀刻中，可高精度且容易地进行缝隙ST的底部位置控制。缝隙ST不穿透牺牲层91，缝隙ST的底部止于牺牲层91内。
在缝隙ST的侧面以及底部，如图11所示，内衬膜161沿着缝隙ST的侧面以及底部形成为共形。内衬膜161为例如氮化硅膜。
形成于缝隙ST的底部的内衬膜161通过例如RIE法而除去。如图12所示，牺牲层91在缝隙ST的底部露出。
并且，利用通过了缝隙ST的蚀刻，将牺牲层91除去。例如，通过缝隙ST供给热TMY(氢氧化三甲基羟乙基铵)，将作为多晶硅层的牺牲层91除去。
将牺牲层91除去，如图13所示，在半导体层12与半导体层14之间形成有空腔90。例如作为氧化硅膜的保护膜42、43保护半导体12、14不受基于热TMY的蚀刻。另外，形成于缝隙ST的侧面的内衬膜(例如，氮化硅膜)161防止栅层80以及半导体层14的来自缝隙ST侧的侧蚀刻。
柱状部CL的侧壁的一部分在空腔90露出。即，存储器膜30的一部分露出。
利用通过缝隙ST的蚀刻，将在该空腔90露出的存储器膜30的一部分除去。例如，通过CDE(chemical dry etching；化学干法蚀刻)法对存储器膜30进行蚀刻。
此时，与存储器膜30所含的膜同种类的保护膜42、43也被除去。形成于缝隙ST的侧面的内衬膜161，为与存储器膜30所含的电荷积蓄膜32同种类的氮化硅膜，但内衬膜161的膜厚比电荷积蓄膜32的膜厚厚，内衬膜161在缝隙ST的侧面残余。
该内衬膜161在将在空腔90露出的上述存储器膜30的一部分除去时，防止来自牺牲层71、绝缘层72以及绝缘层44的缝隙ST侧的侧蚀刻。另外，绝缘层44的下表面被半导体层14覆盖，所以也防止来自绝缘层44的下表面侧的蚀刻。
通过该存储器膜30的一部分的除去，存储器膜30，如图14所示在侧壁部20a的部分被上下切断。通过蚀刻时间的控制，使得栅层80与半导体主体20之间的存储器膜(栅绝缘膜)30不会被蚀刻。
另外，通过蚀刻时间的控制，使得存储器膜30也在侧壁部20a的下方在半导体层12与半导体主体20之间残余。半导体主体20中的侧壁部20a的下方的下端部经由存储器膜30被半导体层12支承的状态被保持。
上述存储器膜30的一部分被除去，如图14所示，半导体主体20的一部分(侧壁部20a)在空腔90露出。
在该空腔90内，如图15所示那样，形成有半导体层(第3半导体层)13。半导体层13为例如掺杂有磷的多晶硅层。
包含硅的气体通过缝隙ST向空腔90供给，半导体层13从半导体层12的上表面、半导体层14的下表面以及在空腔90露出的半导体主体20的侧壁部20a开始外延生长，空腔90内被半导体层13掩埋。
在空腔90的上表面也形成有作为多晶硅层的半导体层14，所以也能够使半导体层13从空腔90的上表面侧开始外延生长，谋求半导体层13的形成所需要的时间缩短。
半导体主体20的侧壁部20a与半导体层13相接触。在形成了柱状部CL的阶段，半导体主体20从上端到下端实质上不包含杂质。半导体层13在高温热处理下外延生长，此时杂质(例如磷)也被掺杂于半导体主体20的侧壁部20a。
进而，通过半导体层13的外延生长时的热处理或后面的工序中的热处理，杂质(磷)从侧壁部20a在半导体主体20的延伸方向上热扩散。杂质被扩散到半导体主体20中的至少与绝缘层44相对向的部分。即，使杂质扩散到难以产生栅层80的沟道诱导的区域。
作为形成内存空腔MH和/或缝隙ST时的蚀刻率差的吸收层的作用，如前所述由栅层80承担。因此，半导体层14不需要设置得较厚。因此，能够缩短使杂质从半导体主体20的侧壁部20a扩散到与绝缘层44相对向的部分的距离。例如，该扩散距离为50nm左右，能够容易且可靠地使杂质向半导体主体20中的与绝缘层44相对向的部分扩散。
另外，如果使杂质扩散到半导体主体20中的与栅层80相对向的部分20b，则如前所述，能够在部分20b产生因GIDL而形成的空穴，能够进行利用了该空穴的擦除工作。
接下来，在除去内衬膜161后、或在与内衬膜161的除去相同的工序中，利用通过缝隙ST供给的蚀刻液或蚀刻气体，将牺牲层71除去。例如，使用包含磷酸的蚀刻液，将作为氮化硅层的牺牲层71除去。
牺牲层71被除去，如图16所示，在上下相邻接的绝缘层72之间形成有空隙75。空隙75，也在最上层的绝缘层72与绝缘层45之间形成。
多个绝缘层72以包围多个柱状部CL的侧面的方式与柱状部CL的侧面相接触。多个绝缘层72，通过与这样的多个柱状部CL的物理结合而被支撑，确保绝缘层72间的空隙75。
在空隙75，如图17所示，形成有电极层70。通过例如CVD(chemical vapordeposition；化学气相沉积)法，形成电极层70。通过缝隙ST将源气体向空隙75供给。形成于缝隙ST的侧面的电极层70被除去。
然后，在缝隙ST内，如图2所示，埋入有绝缘膜163。
牺牲层91，不限定于多晶硅层，也可以为例如氮化硅层。在作为多晶硅层的半导体层12、14与作为氮化硅层的牺牲层91的组合的情况下，也可以不设置保护膜42、43。
图18是表示实施方式的存储器单元阵列的其他的例子的示意截面图。
半导体层13沿着半导体层12的上表面、半导体层14的下表面以及半导体主体20的侧壁部20a设置，空腔90在被设置于半导体层12的上表面的半导体层13与被设置于半导体层14的下表面的半导体层13之间残余。
如果半导体层13以不充分的状态被埋入于空腔90内，在半导体层13中产生空隙，则可能有空隙在后面的高温热处理工序中移动而使半导体主体20的侧壁部20a断线的可能性。
如图18所示，如果将半导体层13形成为沿着半导体层12的上表面、半导体层14的下表面以及半导体主体20的侧壁部20a的薄膜，在该半导体层13的内侧残余空腔90，则不存在会移动那样的空隙。
在上述实施方式中，作为第1层71，例示了氮化硅层，但作为第1层71也可以使用金属层、或掺杂有杂质的硅层。在该情况下，第1层71原样成为电极层70，所以不需要将第1层71置换为电极层的过程。
另外，也可以利用通过了缝隙ST的蚀刻将第2层72除去，将在上下相邻的电极层70之间设为空隙。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不旨在限定发明的范围。这些新的实施方式，能够以其他的各种方式被实施，在不脱离发明的宗旨的范围内，能够进行各种省略、置换、变更。这些实施方式和/或其变形，包含于发明的范围和/或要旨，并且包含于与技术方案所记载的发明均等的范围。

Claims (15)

1.一种半导体装置，包括：
基板，其包括控制电路，所述控制电路设置在所述基板的表面；
源层，其包括半导体层，所述半导体层设置在所述控制电路上方并且包含杂质；
层叠体，其设置在所述源层上方，并且包括隔着绝缘体而层叠的多个电极层；
栅层，其设置在所述源层与所述层叠体之间，所述栅层比所述电极层1层的厚度厚；
半导体主体，其在所述层叠体的层叠方向上延伸贯通所述层叠体和所述栅层，所述半导体主体还在所述半导体层内延伸，所述半导体主体的侧壁部与所述半导体层相接触，所述半导体主体不与所述电极层和所述栅层相接触；以及
电荷积蓄部，其设置在所述半导体主体与所述电极层的1层之间，
所述半导体主体的所述侧壁部的杂质浓度，比所述半导体主体中的与所述层叠体相对向的部分的杂质浓度高。
2.根据权利要求1所述的半导体装置，
所述侧壁部与所述半导体主体中的与所述栅层相对向的部分之间的距离，比所述栅层的厚度小。
3.根据权利要求1所述的半导体装置，
所述半导体主体中的与所述栅层相对向的部分的杂质浓度，比所述半导体主体中的与所述层叠体相对向的部分的杂质浓度高。
4.根据权利要求1所述的半导体装置，
所述电极层具有：
比所述栅层薄的至少1层漏侧选择栅；
设置在所述漏侧选择栅与所述栅层之间且比所述栅层薄的至少1层源侧选择栅；以及
多个单元栅，其设置在所述漏侧选择栅与所述源侧选择栅之间，与所述电荷积蓄部相对向，该多个单元栅的各单元栅比所述栅层薄。
5.根据权利要求1所述的半导体装置，
所述栅层为包含磷的硅层。
6.根据权利要求1所述的半导体装置，
所述半导体层为包含磷的硅层。
7.根据权利要求1所述的半导体装置，
所述源层还具有包含金属的层，
所述半导体层设置在所述栅层与所述包含金属的层之间。
8.根据权利要求1所述的半导体装置，
所述电荷积蓄部在所述层叠体与所述半导体主体之间在所述层叠方向上连续。
9.根据权利要求8所述的半导体装置，
在所述栅层与所述半导体主体之间，设置有包括与所述电荷积蓄部同种类的膜的绝缘膜。
10.根据权利要求8所述的半导体装置，
在所述半导体主体的底面下，设置有包括与所述电荷积蓄部同种类的膜的绝缘膜。
11.根据权利要求1所述的半导体装置，
所述半导体层包括：
第1半导体层；
第2半导体层，其设置在所述第1半导体层与所述栅层之间；以及
第3半导体层，其沿着所述第1半导体层的上表面、所述第2半导体层的下表面以及所述半导体主体的所述侧壁部设置，
在设置在所述第1半导体层的所述上表面的所述第3半导体层与设置在所述第2半导体层的所述下表面的所述第3半导体层之间形成有空腔。
12.根据权利要求1所述的半导体装置，
所述源层设置在所述基板与所述栅层之间，所述源层的所述半导体层与所述基板相接触。
13.根据权利要求12所述的半导体装置，
所述基板包括：
n型半导体区，其与所述源层的所述半导体层相接触；和
p型半导体区，其与所述n型半导体区形成p-n结。
14.根据权利要求12所述的半导体装置，
所述半导体主体贯通所述源层且其下端部到达所述基板。
15.根据权利要求12所述的半导体装置，
还包括：
插塞，其设置在所述源层与所述栅层的外围部之间且将所述源层与所述栅层的所述外围部连接；和
分离部，其将所述栅层分成所述外围部和单元部。
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