KR20100106911A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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요시아끼 후꾸즈미
료따 가쯔마따
마사루 기또
마사루 기도
히로야스 다나까
요스께 고모리
메구미 이시두끼
준야 마쯔나미
도모꼬 후지와라
히데아끼 아오찌
료우헤이 기리사와
요시마사 미까지리
시게또 오오따
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Abstract

본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 제1 방향으로 교대로 적층된 복수의 절연막 및 복수의 전극막을 갖는 적층 구조체와, 상기 제1 방향에 있어서 상기 적층 구조체 위에 적층된 선택 게이트 전극과, 상기 제1 방향에 있어서 상기 선택 게이트 전극 위에 적층된 절연층과, 상기 적층 구조체, 상기 선택 게이트 전극 및 상기 절연층을 상기 제1 방향으로 관통하여, 상기 제1 방향에 직교하는 평면으로 절단했을 때의 단면이 환상인 반도체 필러와, 상기 반도체 필러의 내측에 매립되어, 상기 절연층의 상면으로부터 후퇴한 코어부와, 상기 코어부 위에 상기 코어부에 접촉하여 형성된 제1 도전층을 구비한 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
<관련 출원>
본 출원은 2009년 3월 24일 출원된 일본 특허 출원 번호 제2009-072950호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
본 발명은, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
리소그래피의 미세화에 의하지 않고 메모리의 고밀도화를 실현하는 기술로서, 예를 들어 다층 배선간에 원타임 프로그래머블 소자를 끼우는 구조나, 실리콘막의 에피택셜 성장을 반복함으로써 종래의 NAND형 플래시 메모리를 복수층 형성하는 구조 등이 제안되어 있으나, 이들 방법으로는 적층수를 늘림과 함께 리소그래피 횟수가 증대된다는 문제가 있다.
그들을 대신하는 기술로서, 적층형 수직 메모리가 제안되었다(예를 들어, 특허 문헌 1 참조). 이 기술에 있어서는, 몇 층이나 적층된 적층 전극에 대하여, 일괄적으로 관통 구멍을 형성하고, 관통 구멍의 내벽에 전하 축적층 등의 메모리막을 형성한 후, 내부를 폴리실리콘막에 의해 매립함으로써 적층된 메모리 소자로 이루어지는 메모리 스트링을 한번에 형성한다. 이에 의해, 적층수를 늘려도 리소그래피 공정수가 거의 증가하지 않는 메모리가 실현된다.
이와 같은 적층형 수직 메모리에 있어서, 폴리실리콘 채널 트랜지스터의 특성 향상을 위해 메모리 스트링이 되는 반도체 필러를 중공 원통 형상으로 하는 기술도 있다. 이에 의해, 반도체 필러가 박막화되어 폴리실리콘막 내의 준위의 영향을 저감시켜 메모리 셀의 특성 편차를 개선할 수 있다.
일본특허공개제2007-266143호공보
그러나, 반도체 필러를 중공 원통 형상으로 하고 박막화시켜 체적을 감소시킨 경우, 소스 드레인 확산층이나 채널 부분의 불순물 농도는 비교적 높게 설정할 필요가 있다. 이 때문에 적층 구조체의 표면으로부터 고가속·고전류의 이온 주입을 행하면 처리 시간이 길어져, 제조 비용의 상승과, 적층 구조체에 있어서의 깊은 위치에서의 위치 제어성의 과제를 갖는다.
이와 같이, 중공 원통형의 반도체 필러를 사용하면서 고농도이고 위치 제어성이 높은 소스 드레인 확산층의 구조가 요구되고 있다.
본 발명의 일 형태에 따르면, 제1 방향으로 교대로 적층된 복수의 절연막 및 복수의 전극막을 갖는 적층 구조체와, 상기 제1 방향에 있어서 상기 적층 구조체 위에 적층된 선택 게이트 전극과, 상기 제1 방향에 있어서 상기 선택 게이트 전극 위에 적층된 절연층과, 상기 적층 구조체, 상기 선택 게이트 전극 및 상기 절연층을 상기 제1 방향으로 관통하여 상기 제1 방향에 직교하는 평면으로 절단했을 때의 단면이 환상인 반도체 필러와, 상기 반도체 필러의 내측에 매립되어, 상기 절연층의 상면으로부터 후퇴한 코어부와, 상기 코어부 위에 상기 코어부에 접촉하여 형성된 제1 도전층을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
또한, 본 발명의 다른 일 형태에 따르면, 기판의 주면 위에 절연막과 전극막을 교대로 적층하여 적층 구조체를 형성하고, 상기 적층 구조체 위에 선택 게이트 전극을 형성하고, 상기 선택 게이트 전극 위에 절연층을 형성하고, 적어도 상기 선택 게이트 전극과 상기 절연층을, 상기 주면에 대하여 수직인 제1 방향으로 관통하는 제1 관통 홀을 형성하고, 상기 제1 관통 홀의 내측면에 반도체막을 형성하고, 상기 반도체막의 내측에 코어부를 형성하고, 상기 코어부를 후퇴시키고, 상기 반도체막에 불순물을 도입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
또한, 본 발명의 다른 일 형태에 따르면, 기판의 주면 위에 절연막과 전극막을 교대로 적층하여 적층 구조체를 형성하고, 상기 적층 구조체 위에 선택 게이트 전극을 형성하고, 상기 선택 게이트 전극 위에 절연층을 형성하고, 상기 선택 게이트 전극을 상기 주면에 대하여 수직인 제1 방향으로 관통하는 제2 관통 홀과, 상기 절연층을 상기 제1 방향으로 관통하여 상기 제2 관통 홀과 연통하여 상기 절연층의 상단부에 있어서의 직경이 상기 제2 관통 홀보다도 큰 제3 관통 홀을 형성하고, 상기 제2 관통 홀 및 상기 제3 관통 홀의 내측면에 반도체막을 형성하고, 상기 반도체막의 상기 선택 게이트 전극의 측부분에 불순물을 주입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도.
도 2는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도.
도 3은 본 발명의 제1 실시예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순의 모식적인 단면도.
도 4는 도 3에 이은 공정순의 모식적인 단면도.
도 5는 본 발명의 제2 실시예에 관한 불휘발성 반도체 기억 장치의 구성 및 제조 방법을 예시하는 모식적인 단면도.
도 6은 본 발명의 제3 실시예에 관한 불휘발성 반도체 기억 장치의 구성 및 제조 방법을 예시하는 모식적인 단면도.
도 7은 도 6에 이은 공정순의 모식적인 단면도.
도 8은 본 발명의 제4 실시예에 관한 불휘발성 반도체 기억 장치의 구성 및 제조 방법을 예시하는 모식적인 단면도.
도 9는 본 발명의 제5 실시예에 관한 불휘발성 반도체 기억 장치의 구성 및 제조 방법을 예시하는 모식적인 단면도.
도 10은 도 9에 이은 공정순의 모식적인 단면도.
도 11은 본 발명의 제6 실시예에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도.
도 12는 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도.
도 13은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 흐름도.
도 14는 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 다른 제조 방법을 예시하는 흐름도.
이하에, 본 발명의 각 실시 형태에 대하여 도면을 참조하면서 설명한다.
또한, 도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분간의 크기의 비계수 등은 반드시 현실의 것과 동일하다고는 할 수 없다. 또한, 동일한 부분을 도시한 경우에도 도면에 따라 서로의 치수나 비(比)계수가 다르게 도시되는 경우도 있다.
또한, 본원 명세서와 각 도면에 있어서, 이미 나온 도면에 관하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 부여하고 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도이다.
도 2는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도이다.
또한, 도 2에 있어서는, 도면을 보기 쉽게 하기 위해 도전 부분만을 나타내고, 절연 부분은 도시를 생략하고 있다.
우선, 도 2를 사용하여 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성의 개요의 일례를 설명한다.
본 실시 형태에 관한 불휘발성 반도체 기억 장치(110)는 3차원 적층형의 플래시 메모리이며, 후술하는 바와 같이 불휘발성 반도체 기억 장치(110)에 있어서는, 셀 트랜지스터가 3차원 매트릭스 형상으로 배열된다. 또한, 각 셀 트랜지스터에는 전하 축적층이 형성되어 있고, 이 전하 축적층에 전하를 축적시킴으로써 각 셀 트랜지스터가 데이터를 기억하는 메모리 셀로서 기능한다.
도 2에 도시된 바와 같이, 불휘발성 반도체 기억 장치(110)에 있어서는, 예를 들어 단결정 실리콘 등의 반도체로 이루어지는 기판(11)이 형성된다. 또한, 기판(11)에 있어서는, 메모리 셀이 형성되는 메모리 어레이 영역과, 메모리 셀을 구동하는 회로 영역이 설정되어 있다. 도 2는 메모리 어레이 영역의 구성을 예시하고 있으며, 회로 영역의 도시는 생략되어 있다.
메모리 어레이 영역에 있어서는, 기판(11)의 주면(11a) 위에 적층 구조체(ML)가 형성되어 있다. 적층 구조체(ML)에 있어서는 전극막(WL)과 절연막(14)이 교대로 적층되어 있다.
여기서, 본원 명세서에 있어서, 설명의 편의상, XYZ 직교 좌표계를 도입한다. 이 좌표계에 있어서는, 기판(11)의 주면(11a)에 대하여 수직인 방향을 Z축 방향(제1 방향)으로 한다. 그리고, 주면(11a)에 대하여 평행한 평면 내의 1개의 방향을 X축 방향(제2 방향)으로 한다. 그리고, Z축과 X축에 수직인 방향을 Y축 방향(제3 방향)으로 한다.
즉, 적층 구조체(ML)에 있어서의 전극막(WL)과 절연막(14)의 적층 방향은 Z축 방향이다.
그리고, 적층 구조체(ML)를 Z축 방향으로 관통하는 반도체 필러(SP)가 형성되어 있다.
그리고, 적층 구조체(ML)의 상방에는 선택 게이트 전극(SG)이 형성된다. 선택 게이트 전극(SG)에는 임의의 도전 재료를 사용할 수 있고, 예를 들어 폴리실리콘을 사용할 수 있다. 선택 게이트 전극(SG)은, 도전막이 일정한 방향을 따라 분단되어 형성된 것이며, 본 구체예에서는 선택 게이트 전극(SG)은 Y축 방향을 따라 분단되어 있다. 즉, 선택 게이트 전극(SG)은, X축 방향으로 연장되는 복수개의 배선 형상의 도전 부재이다.
한편, 전극막(WL)은 XY 평면에 평행한 도전막이며, 예를 들어 소거 블록 단위로 분단된다. 또한, 전극막(WL)도 선택 게이트 전극(SG)과 마찬가지로, 예를 들어 X축 방향으로 연장되도록 분단되어 있어도 된다.
그리고, 적층 구조체(ML) 및 선택 게이트 전극(SG)에는 적층 방향(Z축 방향)으로 연장되는 복수의 관통 홀(TH)이 형성되고, 그 내부의 측면에 절연막이 형성되고, 그 내측의 공간에 반도체 재료가 매립되어 반도체 필러(SP)로 된다.
반도체 필러(SP)는 X-Y 평면에 복수 형성되고, 본 구체예에서는 Y축 방향으로 인접하여 배열되는 2개의 반도체 필러(SP)는 1개의 페어가 된다. 즉, 불휘발성 반도체 기억 장치(110)는 제1 반도체 필러(SP1)와 제2 반도체 필러(SP2)를 기판(11)측에서 전기적으로 접속하는 제1 접속부(CP1)(접속부(CP))를 더 구비한다. 즉, 제1 및 제2 반도체 필러(SP1 및 SP2)는 제1 접속부(CP1)에 의해 접속되어, U자 형상의 1개의 NAND 스트링으로서 기능한다. 또한, 제2 반도체 필러(SP2)에 있어서, Y축 방향에 있어서 제1 반도체 필러(SP1)와는 반대측에서 인접하는 제3 및 제4 반도체 필러(SP3 및 SP4)가 제2 접속부(CP2)에 의해 접속되어, U자 형상의 다른 NAND 스트링으로서 기능한다. 이와 같이, 2개씩의 반도체 필러(SP)가 페어로 된다.
그리고, 예를 들어 2개의 U자 형상의 NAND 스트링에 있어서 내측에서 인접하는 2개의 반도체 필러(반도체 필러(SP2 및 SP3))는 소스선(SL)에 접속되고, 외측의 2개의 반도체 필러(반도체 필러(SP1 및 SP4))는 관통 전극(V1 및 V2)에 의해 각각 동일한 비트선(BL)에 접속되어 있다.
이와 같이, 적층형 수직 메모리에 있어서, 메모리 스트링을 U자 형상으로 접속함으로써 메모리 스트링의 하부에서의 폴리실리콘·콘택트가 불필요하게 되어, 메모리막 구성의 자유도가 증가된다.
즉, 적층형 수직 메모리에 있어서는, 메모리 소자의 게이트 절연막을 채널이 되는 폴리실리콘막 앞에 형성할 필요가 있다. 이때, 메모리 스트링에 전류를 흘리기 위하여 반도체 필러(SP)의 하부에서는 양호한 폴리실리콘 폴리실리콘·콘택트를 얻을 필요가 있어, 예를 들어 희석 불산계의 처리에 견딜 수 있는 메모리막 구성을 사용할 필요가 있어, 메모리막 구성에 제약이 있다. 이에 대해, 상기한 바와 같이 메모리 스트링을 U자 형상으로 함으로써 이 제약을 해제할 수 있고, 예를 들어 상기한 적층형 수직 메모리의 한층 더한 고밀도화 방법으로서 다치화 기술 등을 추진하는 경우 등에 유리해진다.
단, 후술하는 바와 같이 본 발명은 이에 한정되지 않고, 각각의 반도체 필러(SP)가 독립되어 있어도 되고, 이 경우에는 각 반도체 필러(SP)는 접속부(CP)에 의해 접속되지 않는다. 이 경우에는, 적층 구조체(ML)의 상부 및 하부에 반도체 필러(SP)를 선택하기 위한 선택 게이트 전극이 각각 형성된다. 이하에서는, 2개의 반도체 필러(SP)가 접속부(CP)에 의해 접속되는 경우로서 설명한다.
또한, 여기서 반도체 필러의 전체 또는 임의의 반도체 필러를 가리키는 경우에는 「반도체 필러(SP)」라고 하고, 특정한 반도체 필러를 가리키는 경우에 「반도체 필러(SPN)」(N은 1 이상의 임의의 정수)라고 하기로 한다.
또한, 반도체 필러(SP1 및 SP4)에 대응하는 전극막이 공통적으로 접속되고, 반도체 필러(SP2 및 SP3)에 대응하는 전극막이 공통적으로 접속된다. 마찬가지로, 0 이상의 정수인 M에 있어서, 상기한 N이 (4M+1) 및 (4M+4)인 반도체 필러(SP(4M+1) 및 SP(4M+4))에 대응하는 전극막이 공통적으로 접속되고, N이 (4M+2) 및 (4M+3)인 반도체 필러(SP(4M+2) 및 SP(4M+3))에 대응하는 전극막이 공통적으로 접속된다.
즉, 전극막(WL)은 X축 방향에 대향하여 빗살 모양으로 서로 조합된, 지간형 전극(inter digital electrode 또는 multi-finger electrode)의 구조를 가질 수 있다.
그리고, X축 방향에 있어서의 양단부에 있어서, 반도체 필러(SP(4M+1) 및 SP(4M+4))에 대응하는 전극막(WL)과, 반도체 필러(SP(4M+2) 및 SP(4M+3))에 대응하는 전극막(WL)은, 예를 들어 기판(11)에 형성되는 주변 회로와 전기적으로 접속된다. 즉, 예를 들어 특허 문헌 1에 기재되어 있는 「계단 구조」와 같이 Z축 방향으로 적층된 각 전극막(WL)의 X축 방향에 있어서의 길이가 계단 형상으로 변화되어 있고, X축 방향 각각의 단부에서 각각의 전극막(WL)은 주변 회로와 접속된다.
이에 의해, 반도체 필러(SP1)와 반도체 필러(SP2)에 대응하는 동일층의 메모리 셀은 서로 독립하여 동작할 수 있고, 그리고 반도체 필러(SP3)와 반도체 필러(SP4)에 대응하는 동일층의 메모리 셀은 서로 독립하여 동작할 수 있다.
또한, 반도체 필러(SP(4M+1) 및 SP(4M+4))에 대응하는 전극막과, 반도체 필러(SP(4M+2) 및 SP(4M+3))에 대응하는 전극막의 조합을 1개의 소거 블록으로 할 수 있어, 소거 블록마다 각각의 전극막이 분단된다.
또한, 각 소거 블록에 포함되는 반도체 필러의 X축 방향 및 Y축 방향에 있어서의 수는 임의이다.
도 1은 불휘발성 반도체 기억 장치(110)의 일부의 구성을 예시하고 있다. 즉, 도 1의 (a)는 도 2에 예시한 반도체 필러(SP1)를 예시하고 있고, 도 1의 (b)는 반도체 필러(SP1)의 적층 구조체(ML)에 대응하는 부분을 더 확대하여 예시하고 있다.
도 1의 (a) 및 도 1의 (b)에 도시된 바와 같이 기판(11)의 주면(11a) 위에 층간 절연막(11b)이 형성되고, 그 위에 백 게이트(BG)가 형성되고, 그 위에 적층 구조체(ML)가 형성된다. 적층 구조체(ML)에 있어서는, 복수의 절연막(14) 및 복수의 전극막(WL)이 Z축 방향(제1 방향)으로 교대로 적층되어 있다.
그리고, Z축 방향에 있어서 적층 구조체(ML) 위에 선택 게이트 전극(SG)과, Z축 방향에 있어서 선택 게이트 전극(SG) 위에 절연층(16)이 형성되어 있다.
그리고, 적층 구조체(ML), 선택 게이트 전극(SG) 및 절연층(16)을 Z축 방향으로 관통하는 반도체 필러(SP)가 형성되어 있다. 그리고, 반도체 필러(SP)는 Z축에 직교하는 평면으로 절단했을 때의 단면이 환상이다. 즉, 반도체 필러(SP)는 중공 원통 형상을 갖는다.
그리고, 반도체 필러(SP)의 내측에는 코어부(68)가 매립되어 있다. 이 코어부(68)의 상단부는 절연층(16)의 상단부보다도 하방으로 후퇴하고 있다. 즉, 코어부(68)는 절연층(16)의 상면으로부터 후퇴하고 있다.
그리고, 반도체 필러(SP)의 내측에 있어서, 코어부(68) 위(Z축 방향에 있어서의 위)에는 제1 도전층(18)이 형성되어 있다.
또한, 본 발명은 이에 한정하지 않고, 후술하는 바와 같이 제1 도전층(18)은 반도체 필러(SP)의 내측 및 반도체 필러(SP) 위의 적어도 어느 한쪽에 있어서, 코어부(68) 위에 형성되면 된다.
이미 설명한 제2 반도체 필러(SP2)에 관해서도, 제1 반도체 필러(SP1)와 마찬가지의 구성이 형성된다. 즉, 불휘발성 반도체 기억 장치(110)는 제1 방향으로 교대로 적층된 복수의 절연막(14) 및 복수의 전극막(WL)을 갖는 적층 구조체(ML)와, 제1 방향에 있어서 적층 구조체(ML) 위에 적층된 선택 게이트 전극(SG)과, 제1 방향에 있어서 상기 선택 게이트 전극 위에 적층된 절연층(16)과, 적층 구조체(ML), 선택 게이트 전극(SG) 및 절연층(16)을 제1 방향으로 관통하여, 제1 방향에 직교하는 평면으로 절단했을 때의 단면이 환상인 제1 반도체 필러(SP1)와, 제1 반도체 필러(SP1)의 내측에 매립되고, 절연층(16)의 상면으로부터 후퇴한 제1 코어부와, 제1 코어부 위에 제1 코어부에 접촉하여 형성된 제1 반도체 필러(SP1)의 제1 도전층을 구비한다.
그리고, 불휘발성 반도체 기억 장치(110)는 제1 방향(Z축 방향)에 직교하는 제2 방향(이 경우는 Y축 방향)에 있어서 제1 반도체 필러(SP1)와 인접하고, 적층 구조체(ML), 선택 게이트 전극(SG) 및 절연층(16)을 제1 방향으로 관통하여, 제1 방향에 직교하는 평면으로 절단했을 때의 단면이 환상인 제2 반도체 필러(SP2)와, 제2 반도체 필러(SP2)의 내측에 매립되고, 절연층(16)의 상면으로부터 후퇴한 제2 코어부와, 제2 코어부 위에 제2 코어부에 접촉하여 형성된 제2 반도체 필러(SP1)의 제1 도전층과, 제1 반도체 필러(SP1)와, 제2 반도체 필러(SP2)를 절연층(16)과는 반대측에서 접속하는 접속부(CP)를 더 구비한다.
이하에서는, 제1 반도체 필러(SP1) 및 제2 반도체 필러(SP2)에 관해, 반도체 필러(SP)로서 설명한다. 또한, 제1 코어부 및 제2 코어부에 관해 코어부(68)로서 설명한다. 또한, 제1 반도체 필러(SP1)의 제1 도전층 및 제2 반도체 필러(SP2)의 제1 도전층에 대하여, 제1 도전층(18)으로서 설명한다.
절연층(16)에는 임의의 절연 재료를 사용할 수 있고, 예를 들어 SiO2를 사용할 수 있다. 반도체 필러(SP)에는 임의의 반도체 재료를 사용할 수 있고, 예를 들어 폴리실리콘이나 아몰퍼스 실리콘 등을 사용할 수 있다. 코어부(68)에는 임의의 절연 재료를 사용할 수 있고, 예를 들어 SiN을 사용할 수 있다. 제1 도전층(18)에는 임의의 도전 재료를 사용할 수 있고, 예를 들어 불순물을 첨가한 폴리실리콘을 사용할 수 있다.
도 1의 (b)에 도시된 바와 같이, 반도체 필러(SP)와 전극막(WL) 사이에 메모리부 적층막(61)이 형성되어 있다. 메모리부 적층막(61)은 반도체 필러(SP)와 전극막(WL) 사이에 형성된 전하 축적층(63)과, 전극막(WL)과 전하 축적층(63) 사이에 형성된 제1 메모리부 절연막(61a)과, 반도체 필러(SP)와 전하 축적층(63) 사이에 형성된 제2 메모리부 절연막(61b)을 갖는다.
즉, 적층 구조체(ML)를 Z축 방향으로 관통하는 관통 홀(TH)이 형성되고, 그 내벽에 제2 메모리부 절연막(61b), 전하 축적층(63) 및 제1 메모리부 절연막(61a)의 적층막으로 이루어지는 메모리부 적층막(61)이 형성되고, 메모리부 적층막(61)의 내측의 측면에 중공 원통 형상의 반도체 필러(SP)가 형성되어 있다.
단, 본 실시 형태가 적용되는 불휘발성 반도체 기억 장치는, 상기에 한하지 않고, 전극막(WL)과 절연막(14)이 교대로 적층된 적층 구조체(ML)를 적층 방향으로 관통하는 반도체 필러가 형성되는 구조이면 되고, 상기한 메모리부 적층막(61)의 구조는 임의이다. 예를 들어, 전하 축적층(63), 제1 메모리부 절연막(61a) 및 제2 메모리부 절연막(61b) 중 적어도 어느 한쪽의, 적어도 일부가 전극막(WL)끼리의 사이에 형성되어 있어도 된다.
전극막(WL)에는 임의의 도전 재료를 사용할 수 있고, 예를 들어 불순물이 도입되어 도전성이 부여된 아몰퍼스 실리콘 또는 폴리실리콘을 사용할 수 있고, 또한 금속 및 합금 등도 사용할 수 있다. 전극막(WL)에는 회로 영역에 형성된 드라이버 회로(도시하지 않음)에 의해 소정의 전위가 인가되어 불휘발성 반도체 기억 장치(110)의 워드선으로서 기능한다.
한편, 절연막(14), 제1 메모리부 절연막(61a) 및 제2 메모리부 절연막(61b)에는, 예를 들어 실리콘 산화물이 사용된다.
절연막(14)은 전극막(WL)끼리를 절연하는 층간 절연막으로서 기능한다. 전극막(WL)과 전하 축적층(63) 사이에 형성되는 제1 메모리부 절연막(61a)은 블록 절연막으로서 기능하고, 반도체 필러(SP)와 전하 축적층(63) 사이에 형성되는 제2 메모리부 절연막(61b)은 터널 절연막으로서 기능한다.
전하 축적층(63)에는, 예를 들어 실리콘 질화막을 사용할 수 있어 반도체 필러(SP)와 전극막(WL) 사이에 인가되는 전계에 의해 전하를 축적 또는 방출하여 기억층으로서 기능한다. 전하 축적층(63)은 단층막이어도 되고, 또한 적층막이어도 된다.
그리고, 반도체 필러(SP)와 전극막(WL)이 대향하는 부분의 근방 영역이 1개의 메모리 셀(MC)이 된다.
이와 같은 구조를 갖는 불휘발성 반도체 기억 장치의 실시예에 대하여 이하 설명한다.
(제1 실시예)
도 1에 도시된 바와 같이, 제1 실시예의 불휘발성 반도체 기억 장치(111)는 도 1에 예시한 불휘발성 반도체 기억 장치(110)의 구조를 갖는다.
불휘발성 반도체 기억 장치(111)에 있어서는, 선택 게이트 전극(SG)에는, 예를 들어 두께 200㎚(나노미터)의 p+ 폴리실리콘이 사용되고, 절연층(16)에는, 예를 들어 두께 300㎚의 TEOS(Tetra Ethyl Ortho Silicate)막이 사용되고 있다. 코어부(68)에는, 예를 들어 SiN막이 사용된다. 코어부(68)의 상단부는 z축 방향에 있어서, 선택 게이트 전극(SG)보다도 상방이고 절연층(16)의 상단부보다도 하방에 배치되어 있다. 그리고, 반도체 필러(SP)의 선택 게이트 전극(SG)의 상단부 근방의 위치에 소스 드레인 확산 영역(SDR)이 형성되어 있다. 소스 드레인 확산 영역(SDR)의 하단부는, 예를 들어 선택 게이트 전극(SG)의 상단부로부터 하방향으로 50㎚ 정도의 위치로 되어 있다. 또한, 반도체 필러(SP)의 상단부 및 제1 도전층(18)의 상단부 위에 메탈 플러그(21)가 형성되어 있다. 메탈 플러그(21)는, 예를 들어 도 2에 예시한 관통 전극(V1)이 되거나 또는 관통 전극(V1)에 전기적으로 접속된다.
불휘발성 반도체 기억 장치(111)는, 예를 들어 이하와 같이 하여 제작된다.
도 3은 본 발명의 제1 실시예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순의 모식적인 단면도이다.
도 4는, 도 3에 이은 공정순의 모식적인 단면도이다.
도 3의 (a)에 도시된 바와 같이, 우선 실리콘으로 이루어지는 기판 위에 층간 절연막(11b) 및 백 게이트(BG)를 형성하고, 그 위에 절연막(14)과 전극막(WL)을 교대로 적층하여 적층 구조체(ML)를 형성한다. 리소그래피와 RIE법을 사용하여 백 게이트(BG)의 일부와 적층 구조체(ML)에 Z축 방향으로 연장되는 메모리 트랜지스터 구멍(Hm)을 형성하고, 메모리 트랜지스터 구멍(Hm)의 내부를, 예를 들어 SiN막으로 이루어지는 희생막(SF)으로 매립한다. 또한, 메모리 트랜지스터 구멍(Hm)의 직경은, 예를 들어 60㎚이다.
또한, 백 게이트(BG)에는, 예를 들어 SiN막으로 이루어지는 접속부(CP)가 미리 형성되어 있고, 접속부(CP)와 희생막(SF)은 서로 접속된다.
그리고, 적층 구조체(ML) 위에 층간 절연막(15)과, 선택 트랜지스터의 선택 게이트 전극(SG)이 되는 선택 게이트 전극막(SGf)과, 절연층(16)이 되는 익스텐션 층간 절연막(16f)을 적층한다. 선택 게이트 전극막(SGf)에는, 예를 들어 두께 200㎚의 p+ 폴리실리콘을 사용하고, 익스텐션 층간 절연막(16f)에는 예를 들어 두께 300㎚의 TEOS막을 사용한다.
그리고, 리소그래피와 RIE법에 의해 익스텐션 층간 절연막(16f)과 선택 게이트 전극막(SGf)을 관통하여 희생막(SF)에 도달하는 선택 트랜지스터 구멍(Hs)을 형성한다. 그리고, 도 3의 (b)에 도시된 바와 같이, 예를 들어 열인산 용액 내에서 희생막(SF)인 SiN막 및 접속부(CP)의 SiN막을 박리하고, 선택 트랜지스터 구멍(Hs)과 메모리 트랜지스터 구멍(Hm)과 접속부(CP)의 구멍을 연통시켜 U자 형상의 메모리 스트링 구멍(Ht)을 형성한다.
그리고, 도 3의 (c)에 도시된 바와 같이 메모리 스트링 구멍(Ht)의 내벽면에, 예를 들어 SiO2로 이루어지는 제1 메모리부 절연막(61a), SiN으로 이루어지는 전하 축적층(63), SiO2로 이루어지는 제2 메모리부 절연막(61b)을 적층하여, 메모리부 적층막(61)을 형성한다.
또한, 반도체 필러(SP)가 되는 반도체 필러막(SPf)을 퇴적한다. 반도체 필러막(SPf)에는, 다결정 반도체막 또는 아몰퍼스 반도체막(예를 들어 7㎚ 정도의 아몰퍼스 실리콘막)을 사용할 수 있다. 이때, 메모리 스트링 구멍(Ht)은 완전하게 매립되지 않고, 적어도 부분적으로 내부에 중공을 남긴 채로 한다.
그리고, 도 3의 (d)에 도시된 바와 같이, 반도체 필러막(SPf)의 결정성을 높이기 위해, 예를 들어 600℃의 불활성 분위기 중(예를 들어 N2 중)에서 어닐링하고, 그 후 산화 분위기 중에서 재차 어닐링함으로써 반도체 필러막(SPf)의 내측 측면을 산화하고, 또한 내부에 코어부(68)가 되는 코어부 절연막(68f)을 매립한다. 코어부 절연막(68f)에는, 예를 들어 SiN막이 사용된다. 또한, 이 SiN막은 예를 들어 CVD(Chemical Vapor Deposition)법으로 형성한다.
그리고, 도 4의 (a)에 도시된 바와 같이, RIE법에 의해 코어부 절연막(68f)을 에치 백하여 코어부 절연막(68f)의 상단부(68fu)가 선택 게이트 전극막(SGf)의 상단부(SGfu)보다도 상측(기판(11)과는 반대측)이 되도록 리세스(후퇴)시킨다. 본 구체예에서는, 코어부 절연막(68f)의 상단부(68fu)와, 선택 게이트 전극막(SGf)의 상단부(SGfu)의 Z축 방향에 있어서의 거리(t1)가 100㎚ 정도의 거리로 된다.
그리고, 도 4의 (b)에 도시된 바와 같이 반도체 필러막(SPf)에 불순물 주입을 행한다. 불순물 주입에 있어서는, 예를 들어 불순물로서 인을 사용하고, 가속 에너지를 60KeV로 하여 불순물 농도로서 1×1015㎝-2의 조건을 채용할 수 있다. 이때, 코어부 절연막(68f) 내에 집어 넣은 불순물이 횡방향(Z축 방향에 대하여 수직인 방향)으로도 반도되어, 반도체 필러막(SPf) 내에 주입됨으로써 소스 드레인 확산 영역(SDR)이 형성된다.
즉, 이 불순물의 주입은 후퇴된 코어부(68)(코어부 절연막(68f))에 불순물을 조사하고, 불순물의 진행 방향을 제1 방향(Z축 방향)에 대하여 직교하는 방향의 성분을 갖는 방향으로 시켜, 불순물을 반도체막(반도체 필러막(DPf))에 도입하는 공정을 포함한다.
그리고, 도 4의 (c)에 도시된 바와 같이, 희석 불산 용액에 의해 전처리를 한 후, 선택 트랜지스터 구멍(Hs) 내의 코어부 절연막(68f) 위에 제1 도전층(18)이 되는 인 도핑·폴리실리콘막(18f)을 매립하고, 그 후 익스텐션 층간 절연막(16f) 위의 폴리실리콘막(반도체 필러막(SPf))을 제거한다.
즉, 관통 홀(선택 트랜지스터 구멍(Hs) 또는 메모리 스트링 구멍(Ht))의 불순물이 도입된 반도체막(반도체 필러막(DPf)) 위에 도전 재료를 매립하여 코어부(코어부 절연막(68f))에 접촉하는 제1 도전층(18)을 더 형성한다.
또한, 이때 메탈 플러그(21)와의 접촉을 더 확실하게 하기 위해, 인 도핑·폴리실리콘막(18f)에 불순물 주입을 행해도 된다. 이 경우의 불순물 주입에 있어서는, 예를 들어 불순물로서 As를 사용하고, 가속 에너지를 40KeV로 하여 불순물 농도로서 1×1015㎝-2의 조건을 채용할 수 있다.
또한, 불순물의 활성화를 위해 예를 들어 N2 분위기 중에 있어서 950℃에서 10초 정도의 어닐링을 행한다.
그리고, 그 후, 익스텐션 층간 절연막(16f) 위의 메모리부 적층막(61)을 제거하고, 그리고 그 위에 층간 절연막(19)을 퇴적하고, 층간 절연막(19)에 홈(20)을 형성한다. 그리고, 홈(20)에 예를 들어 W막(21b)과 TiN막(21a)의 적층막 등의 금속막을 매립하여 메탈 플러그(21)를 형성한다.
이와 같이 하여, 도 1에 예시한 불휘발성 반도체 기억 장치(111)를 제작할 수 있다.
불휘발성 반도체 기억 장치(111)에 있어서는, 이하와 같은 효과가 얻어진다.
우선, 코어부 절연막(68f)을 리세스하여 코어부 절연막(68f)의 상단부(68fu)를 선택 게이트 전극(SG)에 근접시킨 상태에서 불순물 주입을 행하기 때문에, 불순물 주입 시의 가속 에너지가 비교적 작아도 되므로, 불순물 주입 시의 전류를 높이기 쉽다. 즉, 저가속 에너지이고 고전류라고 할 수 있다. 이에 의해, 불순물 주입에 필요로 하는 공정 시간을 단축할 수 있어 제조 비용을 저감시킬 수 있다.
그리고, 불순물 주입 시의 선택 게이트 전극(SG)까지의 거리가 축소되어 있으므로, 고농도로 불순물을 주입할 수 있고, 그리고 불순물 농도의 Z축 방향에 있어서의 제어성이 높다.
이와 같이, 불휘발성 반도체 기억 장치(111)에 따르면, 중공 원통형의 반도체 필러에 적용할 수 있어, 고농도이며 위치 제어성이 높은 소스 드레인 확산층을 저제조 비용으로 실현하는 불휘발성 반도체 기억 장치를 제공할 수 있다.
또한, 반도체 필러막(SPf)의 두께가 수 ㎚로 얇은 중공 원통 형상의 반도체 필러(SP)에 있어서, 종래의 방법에서는 메탈 플러그(21)와 반도체 필러막(SPf)의 접속 시에 계면의 실리사이드 반응 시에 공동 등이 생겨 오픈 불량을 발생시키기 쉬웠지만, 불휘발성 반도체 기억 장치(111)에 따르면 이 문제를 해결할 수 있다. 즉, 불휘발성 반도체 기억 장치(111)에 있어서는, 반도체 필러막(SPf)이 얇아도 반도체 필러막(SPf)(반도체 필러(SP))의 측면과 인 도핑·폴리실리콘막(18f)(제1 도전층(18))의 측면이 큰 면적에 의해 서로 접촉하여 반도체 필러(SP)와 제1 도전층(18)이 안정되게 전기적으로 접속된다. 그리고, 메탈 플러그(21)와, 반도체 필러(SP) 및 제1 도전층(18)이 메모리 스트링 구멍(Ht)의 직경의 면적에 의해 서로 접촉한다. 그리고, 이 접촉은 안정된 접속 특성이 얻기 쉬운 메탈 폴리실리콘·콘택트로 된다. 이에 의해, 상기한 오픈 불량을 저감시킬 수 있어 수율이 향상되는 효과가 있다.
또한, 도 4의 (b)에 관하여 설명한 공정에 있어서는, 상기한 바와 같이 이온 주입을 사용할 수도 있지만, 예를 들어 불순물의 기상 확산을 사용할 수도 있다. 즉, 도 4의 (b)에 예시한 바와 같이 반도체 필러막(SPf)에의 불순물의 도입 시에 코어부 절연막(68f)에는 내열성이 높은 SiN막이 사용되고 있어, 기상 확산의 고온 처리에도 대응할 수 있다.
(제2 실시예)
도 5는 본 발명의 제2 실시예에 관한 불휘발성 반도체 기억 장치의 구성 및 제조 방법을 예시하는 모식적인 단면도이다.
즉, 도 5의 (a)는 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도이며, 도 5의 (b) 및 (c)는 그 제조 방법을 예시하는 공정순의 모식적인 단면도이다.
도 5의 (a)에 도시된 바와 같이, 본 발명의 제1 실시 형태에 관한 제2 실시예의 불휘발성 반도체 기억 장치(112)에 있어서는 코어부(68)의 상단부는, 선택 게이트 전극(SG)의 상단부와 하단부 사이의 선택 게이트 전극(SG)의 상단부측에 배치되어 있다. 그리고 제1 도전층(18)의 하단부는 선택 게이트 전극(SG)에 대향하고 있다.
이와 같은 불휘발성 반도체 기억 장치(112)는, 예를 들어 이하와 같이 하여 제조할 수 있다.
도 3의 (a) 내지 (d)에 예시한 처리를 실시하여, 반도체 필러막(SPf)의 내측의 내부에 코어부(68)로 되는 코어부 절연막(68f)을 매립한 후, 도 5의 (b)에 도시된 바와 같이, 예를 들어 RIE법에 의해 코어부 절연막(68f)을 에치 백하여, 코어부 절연막(68f)의 상단부(68fu)가 선택 게이트 전극막(SGf)의 상단부(SGfu)보다도 하측(기판(11)측)이 되도록 리세스한다. 본 구체예에서는 코어부 절연막(68f)의 상단부(68fu)와 선택 게이트 전극막(SGf)의 상단부(SGfu)의 Z축 방향에 있어서의 거리(t2)가, 예를 들어 50㎚ 정도의 거리가 된다.
그리고, 도 5의 (c)에 도시된 바와 같이 희석 불산 용액으로 전처리를 한 후, 선택 트랜지스터 구멍(Hs) 내의 코어부 절연막(68f) 위에 인 도핑·폴리실리콘막(18f)을 매립하고, 그 후 익스텐션 층간 절연막(16f) 위의 폴리실리콘막(반도체 필러막(SPf))을 제거한다. 즉, 이 제조 방법에서는 도 4의 (b)에 관하여 설명한 불순물 주입의 처리가 생략된다.
또한, 이때 메탈 플러그와의 접촉을 더 확실하게 하기 위해, 인 도핑·폴리실리콘막(18f)에 불순물 주입을 행해도 된다. 이 경우의 불순물 주입에 있어서는, 예를 들어 불순물로서 As를 사용하고, 가속 에너지를 40KeV로 하여 불순물 농도로서 1×1015㎝-2의 조건을 채용할 수 있다.
또한, 불순물의 활성화를 위해, 예를 들어 N2 분위기 중에 있어서 950℃에서 10초 정도의 어닐링을 행한다.
그 후, 제1 실시예와 마찬가지로 하여, 층간 절연막(19) 및 메탈 플러그(21)를 형성하여, 도 5의 (a)에 예시한 불휘발성 반도체 기억 장치(112)를 제작할 수 있다.
불휘발성 반도체 기억 장치(112)에 있어서는, 이하와 같은 효과가 얻어진다.
제1 실시예에 관한 불휘발성 반도체 기억 장치(111)에 있어서는, 도 4의 (b)에 관하여 설명한 불순물 주입에 의해, 선택 게이트 전극(SG)에 대향하는 소스 드레인 확산 영역(SDR)을 형성하고 있던 것에 대해, 제2 실시예에 관한 불휘발성 반도체 기억 장치(112)에 있어서는, 인 도핑·폴리실리콘막(18f)을 선택 게이트 전극(SG)과 대향하는 위치까지 저하시킴으로써 소스 드레인 확산 영역(SDR)을 형성한다. 인 도핑·폴리실리콘막(18f) 내의 불순물은, 예를 들어 활성화 어닐링 중에 확산되어 반도체 필러막(SPf) 내에 소정의 농도로 도입된다. 이에 의해, 반도체 장치의 제조 공정이 단축되어, 한층 더한 비용 삭감이 가능해진다.
(제3 실시예)
도 6은 본 발명의 제3 실시예에 관한 불휘발성 반도체 기억 장치의 구성 및 제조 방법을 예시하는 모식적인 단면도이다.
즉, 도 6의 (a)는 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도이며, 도 6의 (b), (c) 및 (d)는 그 제조 방법을 예시하는 공정순의 모식적인 단면도이다. 도 7은, 도 6에 이은 공정순의 모식적인 단면도이다.
도 6의 (a)에 도시된 바와 같이, 본 발명의 제1 실시 형태에 관한 제3 실시예의 불휘발성 반도체 기억 장치(113)에 있어서는, 반도체 필러(SP)의 내측의 벽면에, 예를 들어 SiN으로 이루어지는 배리어 절연막(67)이 형성되고, 그 내측에 제2 도전층(70)이 형성되어 있다.
즉, 불휘발성 반도체 기억 장치(113)에 있어서는, 코어부(68)는 반도체 필러(SP)의 측벽에 형성된 배리어 절연막(67)과, 배리어 절연막(67)의 내측에 매립되어, 제1 도전층(18)과 전기적으로 접속된 제2 도전층(70)을 갖는다. 제2 도전층(70)에는 제1 도전층(18)과 동일한 재료를 사용할 수 있다.
이 경우, 접속부(CP)의 깊이를 지금까지의 실시예에 비교하여 얕게 하여, 접속부(CP) 내에서 도전막(70)이 횡방향으로 관통하지 않도록 한다. 이에 의해, 비트선(BL)과 소스선(SL) 사이가, 제2 도전층(70)에 의해 단락되는 것을 피할 수 있고, 도전막(18)과 동일한 재료를 사용하여, 공정을 단축하면서 신뢰성이 높은 판독 동작을 실현할 수 있다.
이와 같은 불휘발성 반도체 기억 장치(113)는 예를 들어 이하와 같이 하여 제조할 수 있다.
도 3의 (a) 내지 (c)에 예시한 처리를 실시하여 메모리 스트링 구멍(Ht)의 내벽면에 메모리부 적층막(61)과 반도체 필러막(SPf)을 형성한 후, 도 6의 (b)에 도시된 바와 같이 반도체 필러막(SPf)의 결정성을 높이기 위하여 예를 들어 600℃의 불활성 분위기 중(예를 들어 N2 중)에서 어닐링하고, 다음에 산화 분위기 중에서 어닐링함으로써 반도체 필러막(SPf)의 내측의 측면을 산화하고, 또한 반도체 필러막(SPf)의 내측의 벽면에 배리어 절연막(67)을 퇴적하고, 또한 배리어 절연막(67)의 내측의 잔여 공간을 도포형 희생막(69)으로 매립한다.
상기한 배리어 절연막(67)에는, 예를 들어 SiN막을 사용할 수 있고, 배리어 절연막(67)의 두께는, 예를 들어 5㎚ 정도로 할 수 있다. 이때, 배리어 절연막(67)에 의해 메모리 스트링 구멍(Ht)이 완전히 매립되지 않도록 한다. 즉, 적어도 선택 게이트 전극(SG) 근방에서는 배리어 절연막(67)이 메모리 스트링 구멍(Ht) 내를 완전하게는 매립하지 않도록 한다. 이에 의해, 메모리 스트링 구멍(Ht)의 내부의 배리어 절연막(67)의 내측에 상기한 도포형 희생막(69)을 형성한다. 도포형 희생막(69)으로서는, 예를 들어 포토레지스트를 사용할 수 있다.
그리고, 도 6의 (c)에 도시된 바와 같이, RIE법에 의해 도포형 희생막(69)을 에치 백하여, 메모리 스트링 구멍(Ht)의 내부의 도포형 희생막(69)의 상단부(69u)가, 선택 게이트 전극막(SGf)의 상단부(SGfu)로부터 상방이고, 도포형 희생막(69)의 상단부(69u)와 선택 게이트 전극막(SGf)의 상단부(SGfu)의 거리(t3)가 100㎚ 정도가 되도록 한다.
그리고, 도 6의 (d)에 도시된 바와 같이, 예를 들어 CF4 가스를 베이스로 한 CDE(chemical dry etching)에 의해 메모리 스트링 구멍(Ht)의 상부(선택 게이트 전극(SG)보다도 위)의 배리어 절연막(67)을 제거한다.
그리고, 도 7의 (a)에 도시된 바와 같이 반도체 필러막(SPf)에, 불순물 주입을 행한다. 불순물 주입에 있어서는, 예를 들어 불순물로서 인을 사용하고, 가속 에너지를 60KeV로 하여, 불순물 농도로서 1×1015㎝-2의 조건을 채용할 수 있다. 이때, 도포형 희생막(69) 내 및 배리어 절연막(67) 내에 집어 넣은 불순물이, 횡방향(Z축 방향에 수직인 방향)으로도 반도(反跳)되어, 반도체 필러막(SPf) 내에 주입됨으로써 소스 드레인 확산 영역(SDR)이 형성된다.
그리고, 도 7의 (b)에 도시된 바와 같이, 예를 들어 애싱 및 웨트 처리에 의해 도포형 희생막(69)을 제거한다.
그리고, 도 7의 (c)에 도시된 바와 같이, 예를 들어 희석 불산 용액으로 전처리를 한 후, 인 도핑·폴리실리콘막(18f)을 매립한다. 이때, 메모리 스트링 구멍(Ht)의 내부의 배리어 절연막(67)의 내측에 매립된 인 도핑·폴리실리콘막(18f)이 제2 도전층(70)이 되고, 선택 게이트 전극막(SGf)의 상방에 있어서는, 메모리 스트링 구멍(Ht)의 내부의 공간에 매립된 인 도핑·폴리실리콘막(18f)이, 제1 도전층(18)이 된다. 즉, 제2 도전층(70)에는 제1 도전층(18)에 사용되는 재료와 동일한 재료가 사용된다.
그 후, 익스텐션 층간 절연막(16f) 위의 폴리실리콘막(반도체 필러막(SPf))을 제거한다.
또한, 이때, 메탈 플러그와의 접촉을 더 확실하게 하기 위해, 인 도핑·폴리실리콘막(18f)에 불순물 주입을 행해도 된다. 이 경우의 불순물 주입에 있어서는, 예를 들어 불순물로서 As를 사용하고, 가속 에너지를 40KeV로 하여 불순물 농도로서 1×1015㎝-2의 조건을 채용할 수 있다.
또한, 불순물의 활성화를 위해, 예를 들어 N2 분위기 중에 있어서 950℃에서 10초 정도의 어닐링을 행한다.
그 후, 제1 실시예와 마찬가지로 하여, 층간 절연막(19) 및 메탈 플러그(21)를 형성하여 도 6의 (a)에 예시한 불휘발성 반도체 기억 장치(113)를 제작할 수 있다.
불휘발성 반도체 기억 장치(113)에 있어서는, 이하와 같은 효과가 얻어진다.
불휘발성 반도체 기억 장치(113)에 있어서는, SiN막은 배리어 절연막(67)으로서 메모리 스트링 구멍(Ht)을 완전하게는 매립하지 않고, 얇은 막 두께로 형성된다. 이 배리어 절연막(67)에 의해, 인 도핑·폴리실리콘막(18f)과 반도체 필러막(SPf)이 직접 접하는 것이 방지된다. 그리고, 배리어 절연막(67)의 상단부의 높이는 도포형 희생막(69)인 레지스트의 리세스 깊이로 결정된다. 일반적으로, 도포형막의 경우에는, CVD법에 의해 성장된 막과 달리, 매립 시에 공동이나 심이 형성되기 어렵다. 이로 인해, 도포형 희생막(69)을 사용함으로써 메모리의 미세화가 진행된 경우에 리세스 공정에서 메모리 스트링 구멍의 중심에 공동을 생기게 하기 어렵게 할 수 있어, 다음 공정에 있어서 도포형 희생막(69)의 상단부(69u)의 높이를 제어성 높게 리세스할 수 있다. 이에 의해, 이온 주입 공정의 제어성이 향상됨과 함께, 또한 확실하게 배리어 절연막(67)을 반도체 필러막 내에 남길 수 있으므로, 메모리 트랜지스터부의 반도체 필러에도 인 도핑·폴리실리콘막(18f)이 접촉되는 일이 없어져, 트랜지스터 특성도 향상시킬 수 있다.
또한, 도 7의 (a)에 관하여 설명한 공정에 있어서는, 상기한 바와 같이 이온 주입을 사용할 수도 있지만, 예를 들어 도포형 희생막(69)을 제거한 뒤, 이온 주입 대신에 불순물의 기상 확산을 행할 수도 있다.
또한, 본 실시예에서는, 접속부(CP)의 깊이를 얕게 하여 접속부(CP) 내에서 제2 도전층(70)이 횡방향으로 관통하지 않도록 함으로써, 제2 도전층(70)에 도전막(18)과 동일한 재료를 사용하여, 공정을 단축하면서 신뢰성이 높은 판독 동작을 실현했지만, 가령 접속부(CP)의 깊이가 깊어, 배리어 절연막(67)의 내측의 공간에 다른 재료가 매립되는 구조인 경우에는 그 재료에는 도전막(18)과는 다른 절연성의 재료를 사용하여, 접속부(CP)에 있어서의 횡방향의 도통을 방지한다.
이와 같이, 불휘발성 반도체 기억 장치(113)는 제1 코어부는 제1 반도체 필러(SP1)의 측벽에 형성된 제1 배리어 절연막과, 제1 배리어 절연막의 내측에 매립되어, 제1 반도체 필러(SP1)의 제1 도전층과 접속된, 제1 반도체 필러(SP1)의 제2 도전층을 갖고, 제2 코어부는 제2 반도체 필러(SP2)의 측벽에 형성된 제2 배리어 절연막과, 제2 배리어 절연막의 내측에 매립되어, 제2 반도체 필러(SP2)의 제1 도전층과 접속된, 제2 반도체 필러(SP2)의 제2 도전층을 갖는다. 그리고, 제1 배리어 절연막 및 제2 배리어 절연막은 접속부(CP)의 내부에 연장되어 접속부(CP)에 있어서 서로 접속된다. 그리고, 제1 반도체 필러(SP1)의 제2 도전층과, 제2 반도체 필러(SP2)의 제2 도전층은 접속부(CP)의 내부에는 실질적으로 형성되지 않는다.
(제4 실시예)
도 8은 본 발명의 제4 실시예에 관한 불휘발성 반도체 기억 장치의 구성 및 제조 방법을 예시하는 모식적인 단면도이다.
즉, 도 8의 (a)는 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도이며, 도 8의 (b), (c) 및 (d)는 그 제조 방법을 예시하는 공정순의 모식적인 단면도이다.
도 8의 (a)에 도시된 바와 같이, 본 발명의 제1 실시 형태에 관한 제4 실시예의 불휘발성 반도체 기억 장치(114)에 있어서는, 코어부(68)로서 SiN을 대신하여 산소 첨가 아몰퍼스 실리콘막(71)이 사용된다. 이에 의해, 코어부(68)의 상단부의 위치의 제어가 보다 높은 정밀도로 제어된다. 본 구체예에 있어서는, 반도체 필러(SP)의 상단부와 코어부(68)의 상단부의 높이는 실질적으로 동일하고, 따라서 제1 도전층(18)은, 반도체 필러(SP) 위(Z축 방향에 있어서의 위)에 있어서 코어부(68) 위(Z축 방향에 있어서의 위)에 형성되어 있다.
이와 같은 불휘발성 반도체 기억 장치(114)는, 예를 들어 이하와 같이 하여 제조할 수 있다.
우선, 도 3의 (a) 내지 (c)에 예시한 처리를 실시하여, 메모리 스트링 구멍(Ht)의 내벽면에 메모리부 적층막(61)과 반도체 필러막(SPf)을 형성한다.
이 후, 도 8의 (b)에 도시된 바와 같이, 반도체 필러막(SPf)의 결정성을 높이기 위해, 예를 들어 600℃의 불활성 분위기 중(예를 들어 N2 중)에서 어닐링하고, 다음에 산화 분위기 중에서 어닐링함으로써 반도체 필러막(SPf)의 내측의 측면을 산화하고, 또한 반도체 필러막(SPf)의 내측에 배리어 절연막(67)을 퇴적하고, 또한 그 내부에 산소 첨가 아몰퍼스 실리콘막(71)을 매립한다.
그리고, 도 8의 (c)에 도시된 바와 같이, 제1 실시예와 마찬가지로 RIE법에 의해 산소 첨가 아몰퍼스 실리콘막(71)을 에치 백하여 산소 첨가 아몰퍼스 실리콘막(71)의 상단부(71u)가 선택 게이트 전극막(SGf)의 상단부(SGfu)보다도 100㎚ 정도의 상측으로 되도록 반도체 필러막(SPf) 및 산소 첨가 아몰퍼스 실리콘막(71)을 리세스시킨다.
그리고, 도 8의 (d)에 도시된 바와 같이, 제1 실시예와 마찬가지로 반도체 필러막(SPf)에 불순물 주입을 행하여, 소스 드레인 확산 영역(SDR)을 형성한다.
그 후, 제1 실시예와 마찬가지로 하여 인 도핑·폴리실리콘막(18f), 층간 절연막(19) 및 메탈 플러그(21)를 형성하여, 도 8의 (a)에 예시한 불휘발성 반도체 기억 장치(114)를 제작할 수 있다.
불휘발성 반도체 기억 장치(114)에 있어서는, 이하와 같은 효과가 얻어진다.
불휘발성 반도체 기억 장치(114)에 있어서는, 불휘발성 반도체 기억 장치(111)와 달리, 코어부(68)로서 SiN을 대신하여 산소 첨가 아몰퍼스 실리콘막(71)을 사용하고 있다. 이로 인해, 도 8의 (c)에 예시한 산소 첨가 아몰퍼스 실리콘막(71)의 리세스 시에, 산소 첨가 아몰퍼스 실리콘막(71)과 반도체 필러막(SPf)은 거의 동일한 에칭 속도로 깎인다. 이에 의해, 리세스 후에 있어서는, 산소 첨가 아몰퍼스 실리콘막(71)의 상단부(71u)와 반도체 필러막(SPf)의 상단부를 거의 동일한 높이로 할 수 있다.
즉, 반도체 필러막(SPf)에의 불순물 주입 시에 반도체 필러막(SPf)의 상단부를 원하는 높이(즉, 이 경우는 선택 게이트 전극(SG)의 상단부의 상측 근방)로 설정하면서 코어부(68)의 상단부의 높이를 그것과 실질적으로 동일한 높이로 설정할 수 있다. 이에 의해, 불순물 주입에 있어서의 주입의 효율이 향상되어, 반도체 장치의 저비용화와 안정 동작을 실현할 수 있다.
(제5 실시예)
도 9는 본 발명의 제5 실시예에 관한 불휘발성 반도체 기억 장치의 구성 및 제조 방법을 예시하는 모식적인 단면도이다.
즉, 도 9의 (a)는 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도이며, 도 9의 (b) 및 (c)는 그 제조 방법을 예시하는 공정순의 모식적인 단면도이다.
도 10은, 도 9에 이은 공정순의 모식적인 단면도이다.
도 9의 (a)에 도시된 바와 같이, 본 발명의 제1 실시 형태에 관한 제5 실시예의 불휘발성 반도체 기억 장치(115)에 있어서는, 반도체 필러(SP)의 직경이, 적층 구조체(ML) 및 선택 게이트 전극(SG)이 관통하는 부분보다도 절연층(16)을 관통하는 부분에서 크게 되어 있다.
즉, 절연층(16)의 상단부에 대향하는 반도체 필러(SP)의 직경은, 선택 게이트 전극(SG)에 대향하는 반도체 필러(SP)의 직경보다도 크다. 이 구조에 의해, 반도체 필러막(SPf)에 불순물 주입할 때에 선택 게이트 전극(SG)에 대향하는 부분의 반도체 필러(SP)의 상단부 근방의 부분을 노출시킬 수 있어, 불순물 주입의 효율을 향상시킬 수 있다.
이와 같은 불휘발성 반도체 기억 장치(115)는, 예를 들어 이하와 같이 하여 제조할 수 있다.
우선, 도 9의 (b)에 도시된 바와 같이 백 게이트(BG)의 일부와 적층 구조체(ML)에 Z축 방향으로 연장되는 메모리 트랜지스터 구멍(Hm)을 형성하고, 메모리 트랜지스터 구멍(Hm)의 내부를 예를 들어 SiN막으로 이루어지는 희생막(SF)으로 매립한다. 그리고, 그 위에 층간 절연막(15)과 선택 게이트 전극막(SGf)과 익스텐션 층간 절연막(16f)을 적층한다. 또한, 리소그래피와 RIE법에 의해, 익스텐션 층간 절연막(16f)에 개구부(16o)를 형성한다.
또한, 개구부(16o)의 내측에 희생막을 퇴적하고, 희생막을 RIE법에 의해 에칭하여 개구부(16o)의 측벽에 스페이서 희생막(16s)을 형성한다. 스페이서 희생막(16s)에는, 예를 들어 구리 도핑·실리케이트 유리막을 사용할 수 있고, 스페이서 희생막(16s)의 두께는, 예를 들어 10㎚로 할 수 있다.
그리고, 도 9의 (c)에 도시된 바와 같이, 예를 들어 RIE법에 의해 선택 게이트 전극막(SGf)을 관통하여, 희생막(SF)에 도달하는 선택 트랜지스터 구멍(Hs)을 형성한다.
그리고, 도 10의 (a)에 도시된 바와 같이, 예를 들어 70℃의 불산 증기 내에서 스페이서 희생막(16s)을 제거한다.
그 후, 도 3의 (b) 내지 (d) 및 도 4의 (a)에 관하여 설명한 공정과 마찬가지로 하여, U자 형상의 메모리 스트링 구멍(Ht)을 형성하고, 메모리 스트링 구멍(Ht)의 내벽면에 메모리부 적층막(61)을 형성하고, 또한 그 내부에 코어부 절연막(68f)을 매립하고, 코어부 절연막(68f)을 에치 백한다. 즉, 코어부 절연막(68f)의 상단부(68fu)가 선택 게이트 전극막(SGf)의 상단부(SGfu)보다도 100㎚ 정도 상측으로 되도록 한다.
그리고, 도 10의 (b)에 도시된 바와 같이, 선택 트랜지스터의 임계치 조정을 위한 채널 불순물 주입을 행하고, 또한 소스 드레인 확산층 불순물 주입을 행한다. 채널 불순물 주입에 있어서는, 예를 들어 불순물로서 붕소를 사용하고, 가속 에너지를 60KeV로 하여 불순물 농도로서 3×1014㎝-2의 조건을 채용할 수 있다. 한편, 소스 드레인 확산층 불순물 주입으로서는, 예를 들어 불순물로서 인을 사용하고, 가속 에너지를 60KeV로 하여 불순물 농도로서 1×1015㎝-2의 조건을 채용할 수 있다. 이와 같이 하여, 채널의 불순물 농도가 조정되고, 그리고 소스 드레인 확산 영역(SDR)이 형성된다.
그리고, 도 10의 (c)에 도시된 바와 같이, 선택 트랜지스터 구멍(Hs) 내의 코어부 절연막(68f) 위에 인 도핑·폴리실리콘막(18f)을 매립하고, 그 후 익스텐션 층간 절연막(16f) 위의 폴리실리콘막(반도체 필러막(SPf))을 제거한다.
그 후, 제1 실시예와 마찬가지로 하여, 층간 절연막(19) 및 메탈 플러그(21)를 형성하여, 도 9의 (a)에 예시한 불휘발성 반도체 기억 장치(115)를 제작할 수 있다.
불휘발성 반도체 기억 장치(115)에 있어서는, 이하와 같은 효과가 얻어진다.
도 9의 (b), 도 9의 (c) 및 도 10의 (a)에 예시한 공정을 실시하고, 스페이서 희생막(16s)을 사용하고, 익스텐션 층간 절연막(16f)을 관통하는 익스텐션 층간 절연막 구멍(H16)의 직경은, 선택 게이트 전극(SG)을 관통하는 선택 트랜지스터 구멍(Hs)의 직경보다도 크게 되어 있다. 이에 의해, 도 10의 (b)에 예시한 공정에 있어서, Z축 방향의 상방으로부터 보아, 선택 게이트 전극(SG) 근방의 반도체 필러막(SPf)은 상방으로 노출되어 있어, 수직 입사의 불순물 주입 시에 횡방향의 반도에 의한 것이 아니라, 반도체 필러막(SPf)에 직접 불순물이 주입된다.
이에 의해, 불휘발성 반도체 기억 장치(115)에 있어서는, 불휘발성 반도체 기억 장치(111)보다도 불순물 주입의 효율을 대폭 개선하는 효과가 있어, 불순물 주입에 드는 프로세스 시간과 비용을 저감시키는 효과가 있다. 불휘발성 반도체 기억 장치(111)에 대한 불휘발성 반도체 기억 장치(115)에 있어서의 불순물 주입의 효율의 향상 효과는 10배 이상으로 짐작된다.
또한, 도 10의 (b)에 예시한 공정에 있어서, 상기한 바와 같이 채널부에 불순물을 주입하는 것이 가능해진다. 즉, 소스 드레인 확산 영역(SDR)보다도 깊이부에 있는 채널부에의 불순물 주입은 보다 고가속이며 고전류의 주입 기술이 필요하게 되지만, 상기한 바와 같이 채널부로의 반도가 아니라 직접 불순물을 주입함으로써 효율을 개선할 수 있어, 채널부에 임계치 조정을 위한 불순물을 도입하는 것이 가능해진다.
메모리 스트링으로부터의 신호량을 증대시키기(즉, 셀 전류를 증대시키기) 위해, 반도체 필러막(SPf)으로서 인 도프된 폴리실리콘막을 사용할 가능성을 생각할 수 있지만, 그 경우에도 회로 면적을 최대한 저감시키기 위하여 선택 트랜지스터의 임계치는 정(+)의 범위로 유지되는 것이 기대된다. 본 실시예에 관한 불휘발성 반도체 기억 장치(115)에 따르면, 채널부에 붕소를 보상 주입함으로써 회로 면적의 증대를 억제하면서 셀 전류를 증대시키는 것이 가능해져, 반도체 장치의 저비용화와 안정 동작을 실현할 수 있다.
(제6 실시예)
도 11은 본 발명의 제6 실시예에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도이다.
도 11에 도시된 바와 같이, 본 발명의 제1 실시 형태에 관한 제6 실시예의 불휘발성 반도체 기억 장치(116)에 있어서는, 불휘발성 반도체 기억 장치(115)와 마찬가지로 익스텐션 층간 절연막(16f)을 관통하는 익스텐션 층간 절연막 구멍(H16)의 직경은 선택 게이트 전극(SG)을 관통하는 선택 트랜지스터 구멍(Hs)의 직경보다도 크게 되어 있다. 즉, 절연층(16)의 상단부에 대향하는 반도체 필러(SP)의 직경은 선택 게이트 전극(SG)에 대향하는 반도체 필러(SP)의 직경보다도 크게 되어 있다. 그리고, 코어부(68)에는 제4 실시예에 관하여 설명한 산소 첨가 아몰퍼스 실리콘막(71)이 사용되고 있다.
이에 의해, 제5 실시예에 관하여 설명한 효과 외에 제4 실시예에 관하여 설명한 효과도 갖는다.
도 12는 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도이다.
또한, 도 12에 있어서도 도전 부분만을 나타내고, 절연 부분은 도시를 생략하고 있다.
도 12에 도시된 바와 같이, 본 실시 형태에 관한 다른 불휘발성 반도체 기억 장치(120)에 있어서도, 전극막(WL)과 절연막(14)(도시하지 않음)이 적층된 적층 구조체(ML)를 Z축 방향으로 관통하는 반도체 필러(SP)가 형성되어 있다.
그리고, 이 경우에는 각 반도체 필러(SP)는 독립되어 있으며, 반도체 필러(SP)의 기판(11)측에는 소스측 선택 게이트 전극(SGS)이 형성되고, 반도체 필러(SP)의 적층 구조체(ML)보다도 상측에는 드레인측 선택 게이트 전극(SGD)이 형성되어 있다. 또한, 소스측 선택 게이트 전극(SGS) 및 드레인측 선택 게이트 전극(SGD)은, 각각 예를 들어 X축 방향으로 연장되도록 Y축 방향을 따라 분단되어 있으며, 이들의 2개의 선택 게이트에 의해 각 반도체 필러(SP)는 선택된다.
또한, 이 경우에는 전극막(WL)은 XY 평면 내에서 연속되어 있으며, 이미 설명한 불휘발성 반도체 기억 장치(110)와 같은 지간형 전극 구조로 분리되어 있지 않아도 좋다.
이와 같은 구조의 불휘발성 반도체 기억 장치(120)에 있어서도, 상측의 드레인측 선택 게이트 전극(SGD) 및 그 위에 형성되는 절연층(16)의 구성에 있어서, 상기한 실시예에 관하여 설명한 구성 중 어느 하나 또는 그들을 기술적으로 가능한 범위에서 조합한 구성을 적용할 수 있다.
(제2 실시 형태)
도 13은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 흐름도이다.
도 13에 도시된 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법에 있어서는, 우선 기판(11)의 주면(11a) 위에 절연막(14)과 전극막(WL)을 교대로 적층하여 적층 구조체(ML)를 형성한다(스텝 S110). 그리고, 적층 구조체(ML) 위에 선택 게이트 전극막(SGf)을 형성한다(스텝 S120). 그리고, 선택 게이트 전극(SG) 위에 절연층(16)을 형성한다(스텝 S130).
그리고, 적어도 선택 게이트 전극(SG)과 절연층(16)을, 주면(11a)에 대하여 수직인 제1 방향(Z축 방향)으로 관통하는 제1 관통 홀(선택 트랜지스터 구멍(Hs) 또는 메모리 스트링 구멍(Ht))을 형성하고, 제1 관통 홀의 내측면에 반도체막(반도체 필러막(SPf))을 형성한다(스텝 S140).
그리고, 반도체막의 내측에 코어부(68)를 형성한다(스텝 S150). 그리고, 코어부(68)를 후퇴시킨다(스텝 S160).
상기한 스텝 S110 내지 스텝 S160에 있어서는, 예를 들어 도 3의 (a) 내지 도 4의 (a)에 관하여 설명한 처리를 행한다.
그리고, 반도체막에 불순물을 도입한다(스텝 S170).
즉, 예를 들어 도 4의 (b)에 관하여 설명한 불순물 주입 및 예를 들어 도 5의 (c)에 관하여 설명한 확산법 등을 실시한다.
본 제조 방법에 있어서는, 코어부(68)를 리세스함으로써 불순물 주입 시의 선택 게이트 전극(SG)까지의 거리가 축소되어, 고농도로 불순물을 주입할 수 있어, 불순물 농도의 제어성이 높다. 또한, 확산법에 의해 불순물을 도입하는 방법에서는 공정을 더 간략화할 수 있다.
본 제조 방법에 따르면, 중공 원통형의 반도체 필러에 적용할 수 있어, 고농도로 위치 제어성이 높은 소스 드레인 확산층을 낮은 제조 비용으로 실현하는 불휘발성 반도체 기억 장치의 제조 방법을 제공할 수 있다.
도 14는 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 다른 제조 방법을 예시하는 흐름도이다.
도 14에 도시된 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 다른 제조 방법에 있어서는, 우선 기판(11)의 주면(11a) 위에 절연막(14)과 전극막(WL)을 교대로 적층하여 적층 구조체(ML)를 형성한다(스텝 S110).
그리고, 적층 구조체(ML) 위에 선택 게이트 전극(SG)을 형성한다(스텝 S120). 그리고, 선택 게이트 전극(SG) 위에 절연층(16)을 형성한다(스텝 S130).
상기한 스텝 S110 내지 스텝 S160에 있어서는, 예를 들어 도 3의 (a)에 관하여 설명한 처리의 일부를 행한다.
그리고, 선택 게이트 전극(SG)을 주면(11a)에 대하여 수직인 제1 방향으로 관통하는 제2 관통 홀(선택 트랜지스터 구멍(Hs))과, 절연층(16)을 제1 방향으로 관통하여 제2 관통 홀과 연통하여 절연층(16)의 상단부에 있어서의 직경이 제2 관통 홀보다도 큰 제3 관통 홀(익스텐션 층간 절연막 구멍(H16))을 형성한다(스텝 S240).
즉, 예를 들어 도 9의 (b), 도 9의 (c) 및 도 10의 (a)에 관하여 설명한 처리를 행한다.
그리고, 제1 관통 홀 및 제2 관통 홀의 내측면에 반도체막(반도체 필러막(SPf))을 형성한다(스텝 S250).
즉, 예를 들어 도 10의 (b)에 관하여 설명한 처리의 일부를 행한다.
그리고, 반도체막의 선택 게이트 전극(SG)측의 부분에 불순물을 주입한다(스텝 S260).
즉, 예를 들어 도 10의 (b)에 관하여 설명한 처리의 다른 일부를 행한다.
본 제조 방법에 따르면, 선택 게이트 전극(SG) 근방의 반도체 필러막(SPf)은 상방으로 노출되어 있어, 수직 입사의 불순물 주입 시에 반도체 필러막(SPf)에 직접 불순물이 주입되어, 불순물 주입의 효율을 대폭 개선할 수 있다. 또한, 채널부에의 임계치 조정을 위한 불순물을 도입하는 것이 가능해져, 예를 들어 채널부에 붕소를 보상 주입함으로써 회로 면적의 증대를 억제하면서 셀 전류를 증대시켜, 안정 동작을 실현할 수 있다.
이와 같이, 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치 및 그 제조 방법에 따르면, 메모리 스트링부에 중공형 반도체를 사용한 경우에도 메모리 스트링 상부에 형성한 선택 게이트 전극(SG)의 단부의 소스 드레인 확산층을 안정적으로 형성할 수 있게 되어, 소거 속도의 향상과 셀 전류의 증대를 동시에 실현할 수 있다.
또한, 본원 명세서에 있어서, 「수직」 및 「평행」은 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들어 제조 공정에 있어서의 편차 등을 포함하는 것이며, 실질적으로 수직 및 실질적으로 평행하면 된다.
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대하여 설명했다. 그러나, 본 발명은 이들의 구체예에 한정되는 것이 아니다. 예를 들어, 불휘발성 반도체 기억 장치를 구성하는 기판, 전극막, 절연막, 절연층, 적층 구조체, 전하 축적층, 관통 홀, 반도체 필러, 워드선, 비트선, 소스선, 층간 절연막, 코어부 등, 각 요소의 구체적인 구성에 관해서는 당업자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하여 마찬가지의 효과를 얻는 것이 가능한 한, 본 발명의 범위에 포함된다.
또한, 각 구체예의 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
기타, 본 발명의 실시 형태로서 상술한 불휘발성 반도체 기억 장치 및 그 제조 방법을 기초로 하여, 당업자가 적절히 설계 변경하여 실시할 수 있는 모든 불휘발성 반도체 기억 장치 및 그 제조 방법도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.
기타, 본 발명의 사상의 범주에 있어서, 당업자라면 각종 변경예 및 수정예에 상도할 수 있는 것이며, 그들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 양해된다. 예를 들어, 전술한 각 실시 형태에 대하여, 당업자가 적절히 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행한 것도 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 함유된다.

Claims (20)

  1. 제1 방향으로 교대로 적층된 복수의 절연막 및 복수의 전극막을 갖는 적층 구조체와,
    상기 제1 방향에 있어서 상기 적층 구조체 위에 적층된 선택 게이트 전극과,
    상기 제1 방향에 있어서 상기 선택 게이트 전극 위에 적층된 절연층과,
    상기 적층 구조체, 상기 선택 게이트 전극 및 상기 절연층을 상기 제1 방향으로 관통하여, 상기 제1 방향에 직교하는 평면으로 절단했을 때의 단면이 환상인 제1 반도체 필러와,
    상기 제1 반도체 필러의 내측에 매립되어, 상기 절연층의 상면으로부터 후퇴한 제1 코어부와,
    상기 제1 코어부 위에 상기 제1 코어부에 접촉하여 형성된, 상기 제1 반도체 필러의 제1 도전층을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 반도체 필러와 상기 전극막 사이에 형성된 메모리부 적층막을 더 구비하고,
    상기 메모리부 적층막은,
    상기 제1 반도체 필러와 상기 전극막 사이에 형성된 전하 축적층과,
    상기 전극막과 상기 전하 축적층 사이에 형성된 제1 메모리부 절연막과,
    상기 제1 반도체 필러와 상기 전하 축적층 사이에 형성된 제2 메모리부 절연막을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1 도전층은 불순물이 첨가된 폴리실리콘을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제1 반도체 필러는 폴리실리콘 및 아몰퍼스 실리콘 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 상기 절연층은 산화 실리콘을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서, 상기 제1 코어부는 질화 실리콘을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제5항에 있어서, 상기 제1 코어부는 산소 첨가 아몰퍼스 실리콘을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제1 반도체 필러의 상단부의 높이와, 상기 제1 코어부의 상단부의 높이는 실질적으로 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서, 상기 제1 코어부의 상단부는, 상기 선택 게이트 전극보다도 상방이며, 상기 절연층의 상단부보다도 하방에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서, 상기 제1 반도체 필러의 상기 선택 게이트 전극의 상단부 근방의 위치에 형성된 소스 드레인 확산 영역을 더 구비하고,
    상기 소스 드레인 확산 영역의 하단부는, 상기 선택 게이트 전극의 상단부로부터 하방향에 위치하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제1항에 있어서, 상기 제1 코어부의 상단부는, 상기 선택 게이트 전극의 상단부와 하단부 사이의 상기 선택 게이트 전극의 상단부측에 배치되어 있고, 상기 제1 도전층의 하단부는, 상기 선택 게이트 전극에 대향하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제1항에 있어서, 상기 제1 코어부는, 상기 제1 반도체 필러의 측벽에 형성된 배리어 절연막과, 상기 배리어 절연막의 내측에 매립되어, 상기 제1 도전층과 접속된 제2 도전층을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제1항 또는 제2항에 있어서, 상기 절연층의 상단부에 대향하는 상기 제1 반도체 필러의 직경은, 상기 선택 게이트 전극에 대향하는 상기 제1 반도체 필러의 직경보다도 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제1항에 있어서, 제1 방향에 직교하는 방향에 있어서 상기 제1 반도체 필러와 인접하고, 상기 적층 구조체, 상기 선택 게이트 전극 및 상기 절연층을 상기 제1 방향으로 관통하여, 상기 제1 방향에 직교하는 평면으로 절단했을 때의 단면이 환상인 제2 반도체 필러와,
    상기 제2 반도체 필러의 내측에 매립되어, 상기 절연층의 상면으로부터 후퇴한 제2 코어부와, 상기 제2 코어부 위에 상기 제2 코어부에 접촉하여 형성된, 상기 제2 반도체 필러의 제1 도전층과,
    상기 제1 반도체 필러와, 상기 제2 반도체 필러를 상기 절연층과는 반대측에서 접속하는 접속부를 더 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서, 상기 제1 코어부는, 상기 제1 반도체 필러의 측벽에 형성된 제1 배리어 절연막과, 상기 제1 배리어 절연막의 내측에 매립되어, 상기 제1 반도체 필러의 상기 제1 도전층과 접속된, 상기 제1 반도체 필러의 제2 도전층을 갖고,
    상기 제2 코어부는, 상기 제2 반도체 필러의 측벽에 형성된 제2 배리어 절연막과, 상기 제2 배리어 절연막의 내측에 매립되어, 상기 제2 반도체 필러의 상기 제1 도전층과 접속된, 상기 제2 반도체 필러의 제2 도전층을 갖고,
    상기 제1 배리어 절연막 및 상기 제2 배리어 절연막은, 상기 접속부의 내부에 연장되어, 상기 접속부에 있어서 서로 접속되고, 상기 제1 반도체 필러의 상기 제2 도전층과 상기 제2 반도체 필러의 상기 제2 도전층은 상기 접속부의 내부에는 실질적으로 형성되지 않은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 기판의 주면 위에 절연막과 전극막을 교대로 적층하여 적층 구조체를 형성하고,
    상기 적층 구조체 위에 선택 게이트 전극을 형성하고,
    상기 선택 게이트 전극 위에 절연층을 형성하고,
    적어도 상기 선택 게이트 전극과 상기 절연층을, 상기 주면에 대하여 수직인 제1 방향으로 관통하는 제1 관통 홀을 형성하고, 상기 제1 관통 홀의 내측면에 반도체막을 형성하고,
    상기 반도체막의 내측에 코어부를 형성하고,
    상기 코어부를 후퇴시키고,
    상기 반도체막에 불순물을 도입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제16항에 있어서, 상기 불순물의 도입은, 이온 주입 및 불순물의 기상 확산 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제16항에 있어서, 상기 불순물의 주입은, 상기 후퇴된 코어부에 상기 불순물을 조사하고, 상기 불순물의 진행 방향을 상기 제1 방향에 대하여 직교하는 방향의 성분을 갖는 방향으로 시켜, 상기 불순물을 상기 반도체막에 도입하는 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제16항에 있어서, 상기 관통 홀의 상기 불순물이 도입된 상기 반도체막 위에 도전 재료를 매립하여 상기 코어부에 접촉하는 제1 도전층을 더 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 기판의 주면 위에 절연막과 전극막을 교대로 적층하여 적층 구조체를 형성하고,
    상기 적층 구조체 위에 선택 게이트 전극을 형성하고,
    상기 선택 게이트 전극 위에 절연층을 형성하고,
    상기 선택 게이트 전극을 상기 주면에 대하여 수직인 제1 방향으로 관통하는 제2 관통 홀과, 상기 절연층을 상기 제1 방향으로 관통하여 상기 제2 관통 홀과 연통하여 상기 절연층의 상단부에 있어서의 직경이 상기 제2 관통 홀보다도 큰 제3 관통 홀을 형성하고,
    상기 제2 관통 홀 및 상기 제3 관통 홀의 내측면에 반도체막을 형성하고,
    상기 반도체막의 상기 선택 게이트 전극측의 부분에 불순물을 주입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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