JP6808701B2 - トランジスタ、半導体素子及びメモリ素子の形成方法 - Google Patents

トランジスタ、半導体素子及びメモリ素子の形成方法 Download PDF

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Description

本開示は、トランジスタ及び不揮発性メモリ素子（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ）、特に３Ｄ−ＮＡＮＤ（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎ−ＮＡＮＤ、３Ｄ−ＮＡＮＤ）フラッシュメモリ素子に関する。
半導体メモリ素子は、揮発性メモリ素子（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ）と不揮発性メモリ素子という両種類に分けられる。揮発性メモリ素子と比べると、不揮発性メモリは、データを記憶する時に電量を必要としないので、広くソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｅｖｉｃｅｓ；ＳＳＤ）とクラウドストレージに適用される。フラッシュメモリは、不揮発性メモリ素子の１つであり、且つ例えば、高集積化、高速転送速度、及びプログラミング、消去、読み取りがしやすいことのような数多くの利点を有する。更にフラッシュメモリにおけるビット密度を高めビットコストを低下させるために、３Ｄ−ＮＡＮＤフラッシュメモリは、将来の不揮発性メモリ素子における優れた候補となる。
半導体素子がますます大切になる場合で、如何に半導体素子全体の構造密度を高めて、電子装置全体のパフォーマンスを向上させるかもさらに大切である。したがって、如何に半導体素子の配列密度を高めるかは現在の大切な課題である。
本開示のある実施形態によれば、トランジスタは、基板、ゲートとゲート誘電体層を含む。基板は、複数のソース／ドレイン領域とチャンネル領域を有し、チャンネル領域がこれらのソース／ドレイン領域の間に位置する。ゲート誘電体層は、ゲートと基板との間に位置し、上面図において、基板がゲート誘電体層から離れる方向へ次第に小さくなる。
本開示のある実施形態によれば、半導体素子は、第１の隔離層及び複数のトランジスタを含む。第１の隔離層は、第１の側と第２の側を有し、且つ上面図において非対称となる。これらのトランジスタは、それぞれに第１の隔離層における非対称となる第１の側と第２の側に嵌設される。これらのトランジスタの各々は、水平に順に配列されるゲート、ゲート誘電体層とドープトシリコン基板を含む。
本開示のある実施形態によれば、メモリ素子の形成方法は、複数の窒化シリコン層とポリシリコン層が交互に配置されたスタックを形成することと、窒化シリコン層とポリシリコン層スタックにおける蛇行状トレンチをエッチングすることと、蛇行状トレンチに第１の隔離層を形成することと、窒化シリコン層の層を取り除いて、隣接するこれらのポリシリコン層の隣接する両層にノッチを形成することと、ノッチに順にドープトポリシリコン層、ゲート誘電体層および導電層を形成することと、を含む。
（発明の効果）
上記の実施形態において、半導体素子は、このようなプロセス方法により、半導体素子の配列密度を高め、更に電子装置全体のパフォーマンスの向上に寄与する。
本開示の実施形態は、ある利点を提供する。しかしながら、理解すべきなのは、他の実施形態が異なる利点を提供でき、すべての利点をここで開示しなければならないわけではなく、且つすべての実施形態に必要な条件とする特定の利点がないことである。
理解すべきなのは、前記の一般的な説明及び以下の詳細な説明は例示であり、本開示のさらなる説明を提供することを意図していることである。
本開示の態様は、以下の実施形態の詳細説明及び添付図面により理解される。
本開示のある実施形態によるファン構造電界効果トランジスタ（ｆａｎ ｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦａｎＦＥＴ）の種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタ（ｆａｎ ｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦａｎＦＥＴ）の種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタ（ｆａｎ ｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦａｎＦＥＴ）の種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す。 本開示のある実施形態による不揮発性メモリ素子のメモリユニットアレイを示す等価回路図である。 本開示のある実施形態による不揮発性メモリ素子のメモリユニットストリングの３Ｄ構造を示す斜視模式図である。 本開示のある実施形態による不揮発性メモリ素子のメモリユニットストリングの３Ｄ構造を示す斜視模式図である。 本開示のある実施形態による不揮発性メモリ素子のメモリユニットストリングの３Ｄ構造を示す斜視模式図である。 本開示のある実施形態によるメモリ素子製造の各々の段階を示す上面模式図である。 本開示のある実施形態による図１２ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態によるメモリ素子製造の各々の段階を示す上面模式図である。 本開示のある実施形態による図１３ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態によるメモリ素子製造の各々の段階を示す上面模式図である。 本開示のある実施形態による図１４ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態による図１４ＡのＣ−Ｃ線に沿って示される断面図である。 本開示のある実施形態による図１４ＡのＤ−Ｄ線に沿って示される断面図である。 本開示のある実施形態によるメモリ素子製造の各々の段階を示す上面模式図である。 本開示のある実施形態による図１５ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態によるメモリ素子製造の各々の段階を示す上面模式図である。 本開示のある実施形態による図１６ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態による図１６ＡのＣ−Ｃ線に沿って示される断面図である。 本開示のある実施形態による図１６ＡのＤ−Ｄ線に沿って示される断面図である。 本開示のある実施形態による１層の窒化シリコン層を取り除いた水平位置に沿ったメモリ素子を示す水平断面図である。 本開示のある実施形態による図１７ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態による図１７ＡのＣ−Ｃ線に沿って示される断面図である。 本開示のある実施形態による図１７ＡのＤ−Ｄ線に沿って示される断面図である。 本開示のある実施形態による１層の窒化シリコン層を取り除いた水平位置に沿ったメモリ素子を示す水平断面図である。 本開示のある実施形態による図１８ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態による図１８ＡのＣ−Ｃ線に沿って示される断面図である。 本開示のある実施形態による図１８ＡのＤ−Ｄ線に沿って示される断面図である。 本開示のある実施形態による１層の窒化シリコン層を取り除いた水平位置に沿ったメモリ素子を示す水平断面図である。 本開示のある実施形態による図１９ＡのＢ−Ｂ線に沿って示される断面図である。 図１９Ｂの部分拡大図である。 本開示のある実施形態による図１９ＡのＤ−Ｄ線に沿って示される断面図である。 本開示のある実施形態による図１９ＡのＥ−Ｅ線に沿って示される断面図である。 本開示のある実施形態による１層の窒化シリコン層を取り除いた水平位置に沿ったメモリ素子を示す水平断面図である。 本開示のある実施形態による図２０ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態による図２０ＡのＣ−Ｃ線に沿って示される断面図である。 本開示のある実施形態による図２０ＡのＤ−Ｄ線に沿って示される断面図である。 本開示のある実施形態による１層の窒化シリコン層を取り除いた水平位置に沿ったメモリ素子を示す水平断面図である。 本開示のある実施形態による図２１ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態による図２１ＡのＣ−Ｃ線に沿って示される断面図である。 本開示のある実施形態による図２１ＡのＤ−Ｄ線に沿って示される断面図である。 本開示のある実施形態による１層の窒化シリコン層を取り除いた水平位置に沿ったメモリ素子を示す水平断面図である。 本開示のある実施形態による図２２ＡのＢ−Ｂ線に沿って示される断面図である。 本開示のある実施形態による図２２ＡのＣ−Ｃ線に沿って示される断面図である。 本開示のある実施形態による図２２ＡのＤ−Ｄ線に沿って示される断面図である。 本開示のある実施形態による１層の窒化シリコン層を取り除いた水平位置に沿ったメモリ素子を示す水平断面図である。 本開示のある実施形態によるメモリ素子のバックエンドプロセス（ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ；ＢＥＯＬ）配線を示す上面図である。 本開示のある実施形態によるメモリ素子のバックエンドプロセスを示す断面図である。
ここで、本開示の実施形態を参照し、その例を図面に示す。本開示は、図面および明細書で可能な限り同じ図面素子番号を使用して、同じまたは類似の部分を示す。
なお、空間相対用語、例えば「下」、「下方」、「低い」、「上」等は、素子又は特徴が他の素子又は特徴に対する図に示す相対的な関係の記述を説明しやすくするためのものである。図面に示す向き以外、これらの空間相対用語は、使用又は操作された時の異なる向きに対する理解を助けることもできる。素子が（例えば９０度回転する又は他の向きに）ガイドされる場合、本開示で使用された空間相対記述は、理解を助けることもできる。
図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃは、ファン構造電界効果トランジスタ（ｆａｎ ｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦａｎＦＥＴ）の種々のタイプを示す。ファン構造電界効果トランジスタは、トランジスタとメモリの集積回路に適用される。図１Ａ、２Ａ及び３Ａは、本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す側面図である。図１Ｂ、２Ｂ及び３Ｂは、本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す上面図である。図１Ｃ、２Ｃ及び３Ｃは、本開示のある実施形態によるファン構造電界効果トランジスタの種々のタイプを示す断面図である。
図１Ａ〜図１Ｃを参照すると、ファン構造電界効果トランジスタ１は、基板１０、ソース／ドレイン領域Ｓ／Ｄ、基板１０に位置するチャンネル領域Ｃ、ゲートＧ、及びゲートＧと基板１０との間に位置する誘電体層２０（本文でゲート誘電体層と称される）を含む。基板１０は、誘電体層２０から離れる方向へ次第に小さくなる。例として、図１Ｂに示すように、ある実施形態の上面図において、基板１０の形状は、正三角形、鋭角三角形と鈍角三角形であってよい。チャンネル領域Ｃは、ソース／ドレイン領域Ｓ／Ｄの間に位置し且つソース／ドレイン領域Ｓ／Ｄとタイプが異なるドーパントがドープされる。選択的に、チャンネル領域Ｃとソース／ドレイン領域Ｓ／Ｄから離れた基板１０の領域は、適切なドーパントによりドーピングされてよい。基板１０は、ソース／ドレイン領域Ｓ／Ｄ及びチャンネルＣに近い側壁を有し、且つ誘電体層２０がこの側壁と接触する。ゲートＧは、誘電体層２０と接触する。
ある実施形態において、基板１０は、例えばポリシリコンで製造されてよい。ソース／ドレイン領域Ｓ／Ｄは、ｎ型ドーパント（例えば、リン又はヒ素）又はｐ型ドーパント（例えば、ホウ素）をドープしてよい。チャンネル領域Ｃは、ソース／ドレイン領域Ｓ／Ｄと導電性が異なるドーパントがドープされる。チャンネル領域Ｃとソース／ドレイン領域Ｓ／Ｄから離れた基板１０の領域は、チャンネル領域Ｃと同じドーパントでドープされるように選択されてよい。
ある実施形態において、誘電体層２０は、単層のフィルム又は複数層のフィルムであってよい。例として、ある実施形態において、誘電体層２０は、単層の酸化層であり、他の実施形態において、酸化層（ある実施形態においてトンネル酸化層（ｔｕｎｎｅｌ ｏｘｉｄｅ）と称される）と、酸化層とゲートＧとの間の窒化物層とで、製造される両層のフィルム。ある実施形態において、誘電体層２０は、高誘電率（ｈｉｇｈ−ｋ）の誘電体層又は複数層とのフィルムの組合せである。例として、誘電体層２０は、１層の金属酸化物又はＨｆ、Ａｌ、Ｚｒのシリケート又は以上の任意の組み合わせ、及び以上の複数層の組合せを含んでよい。他の適切な材料は、金属酸化物タイプ又は金属合金酸化物タイプのＬａ、Ｍｇ、Ｂａ、Ｔｉ、Ｐｂ、Ｚｒ及び以上の任意の組み合わせを含む。例示的な材料は、ＭｇＯｘ、ＢａＴｉｘＯｙ、ＢａＳｒｘＴｉｙＯｚ、ＰｂＴｉｘＯｙ、ＰｂＺｒｘＴｉｙＯｚ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、ＹＧｅｘＯｙ、ＹＳｉｘＯｙ、ＬａＡｌＯ３及び類似物を含む。
ある実施形態において、ゲートＧは、例えばドープトポリシリコン、窒化タンタル（ＴａＮ）、他の導電性窒化物、タングステン、又は他の金属及び以上の任意の組み合わせのような導電性材料で製造されてよい。例えば、ゲートＧは、ＴａＮで製造されてよい。
図２Ａ〜図２Ｃは、別のファン構造電界効果トランジスタ２を示す。基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ２とファン構造電界効果トランジスタ１との数多くの特徴が類似する。図２Ａ〜図２Ｃに示すようなある実施形態において、基板１０の形状は、上面図において台形である。詳しく言えば、基板１０は、誘電体層２０と接触する長いベース、及び長いベースよりも短く且つ誘電体層２０から離れた短いベースを含む。台形の形状のため、図２Ｂに示すように、基板１０も誘電体層２０から離れる方向に沿って次第に小さくなる。
図３Ａ〜図３Ｃは、別のファン構造電界効果トランジスタ３を示す。基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ３とファン構造電界効果トランジスタ１との数多くの特徴が類似する。図３Ａ〜図３Ｃに示すようなある実施形態において、基板１０の形状は、半球形、半円筒形、半楕円形、半楕円筒形（ｓｅｍｉ−ｅｌｌｉｐｓｏｉｄ ｃｙｌｉｎｄｅｒ−ｌｉｋｅ；ＳＥＣＬ）等であってよい。半球形の形状のため、図３Ｂに示すように、基板１０も誘電体層２０から離れる方向に沿って次第に小さくなる。
図４Ａ〜図４Ｃ、図５Ａ及び図５Ｂ、図６Ａ〜図６Ｃ及び図７は、本開示のある実施形態によるファン構造電界効果トランジスタ４ａ〜４ｃ、５ａと５ｂ、６ａ〜６ｃ及び７の種々のタイプを示す。図４Ａは、別のファン構造電界効果トランジスタ４ａを示し、断面図において基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ４ａと図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ及び図３Ａ〜図３Ｃに示すようなファン構造電界効果トランジスタ１、２及び／又は３との数多くの特徴が類似する。図４Ａに示すようなある実施形態において、基板１０の形状は断面図において、三角形であってよい。詳しく言えば、三角形基板１０は、断面図において２つの斜辺を有し、誘電体層２０から一番遠く離れた先端で会う。図４Ｂは、別のファン構造電界効果トランジスタ４ｂを示し、断面図において基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ４ｂとファン構造電界効果トランジスタ４ａとの数多くの特徴が類似する。詳しく言えば、三角形基板１０は、実際に直線である辺と斜辺を有し、誘電体層２０から一番遠く離れた先端で会う。図４Ｃは、別のファン構造電界効果トランジスタ４ｃを示し、断面図において基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ４ｃとファン構造電界効果トランジスタ４ｂとの数多くの特徴が類似する。詳しく言えば、断面図において、三角形基板１０は、実際に直線である辺と斜辺を有し、誘電体層２０から一番遠く離れた先端で会い、且つ断面図において、実際に直線である辺の位置は斜辺の位置よりも低い。
図５Ａは、別のファン構造電界効果トランジスタ５ａを示し、断面図において基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ５ａと図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ及び図３Ａ〜図３Ｃに示すようなファン構造電界効果トランジスタ１、２及び／又は３との数多くの特徴が類似する。図５Ａに示すようなある実施形態において、基板１０の形状は断面図において、台形であってよい。詳しく言えば、基板１０は、誘電体層２０と接触する長いベース、及び長いベースよりも短く且つ誘電体層２０から離れた短いベースを含む。理解すべきなのは、ファン構造電界効果トランジスタ５ａが図１Ｂ又は図３Ｂに示すような上面図である輪郭を有する場合、台形基板１０の短いベースは断面図において斜視図におけるラインと類似する。これに対して、ファン構造電界効果トランジスタ５ａが図２Ｂに示すような上面図である輪郭を有する場合、台形基板１０の短いベースは断面図において斜視図における表面と類似する。
図５Ｂは、別のファン構造電界効果トランジスタ５ｂを示し、断面図において基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ５ｂとファン構造電界効果トランジスタ５ａとの数多くの特徴が類似する。詳しく言えば、図５Ｂに示すように、基板１０は、誘電体層２０と接触する短いベースと誘電体層２０から離れた長いベースを含む。理解すべきなのは、ファン構造電界効果トランジスタ５ｂが図１Ｂ又は第３Ｂに示すような上面図である輪郭を有する場合、台形基板１０の長いベースは断面図において斜視図におけるラインと類似する。これに対して、ファン構造電界効果トランジスタ５ｂが図２Ｂに示すような上面図である輪郭を有する場合、台形基板１０の長いベースは断面図において斜視図における表面と類似する。
図６Ａは、別のファン構造電界効果トランジスタ６ａを示し、断面図において基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ６ａと図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ及び図３Ａ〜図３Ｃに示すようなファン構造電界効果トランジスタ１、２及び／又は３との数多くの特徴が類似する。図６Ａに示すようなある実施形態において、断面図において、基板１０は、誘電体層２０から一番遠く離れた湾曲した端部を有する。図６Ｂは、別のファン構造電界効果トランジスタ６ｂを示し、断面図において基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ６ｂとファン構造電界効果トランジスタ６ａとの数多くの特徴が類似する。詳しく言えば、基板１０は、誘電体層２０から離れる方向に沿って次第に小さくなり、且つ断面図において誘電体層２０から一番遠く離れた湾曲した端部を更に有する。図６Ｃは、別のファン構造電界効果トランジスタ６ｃを示し、断面図において基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ６ｃとファン構造電界効果トランジスタ６ａとの数多くの特徴が類似する。詳しく言えば、基板１０は、誘電体層２０の方向に沿って次第に小さくなり、且つ断面図において誘電体層２０から一番遠く離れた湾曲した端部を更に有する。
図７は、別のファン構造電界効果トランジスタ７を示し、上面図において基板１０の形状が異なることに加え、ファン構造電界効果トランジスタ７と図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃ、図４Ａ〜図４Ｃ、図５Ａと図５Ｂ及び図６Ａ〜図６Ｃに示すようなファン構造電界効果トランジスタ１、２、３、４ａ〜４ｃ、５ａと５ｂ及び／又は６ａ〜６ｃとの数多くの特徴が類似する。図７に示すようなある実施形態において、基板１０は、誘電体層２０から離れる方向に沿って次第に小さくなり、且つ上面図において湾曲した端部を更に有する。
理解すべきなのは、図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃ、図４Ａ〜図４Ｃ、図５Ａと図５Ｂ、図６Ａ〜図６Ｃ及び図７は、ファン構造電界効果トランジスタの例示だけであり、本開示の特許請求の範囲を限定しない。他のファン構造電界効果トランジスタの変形も本開示の特許請求の範囲内に含まれるべきである。
図８は、本開示のある実施形態による不揮発性メモリ素子のメモリユニットアレイ１００を示す等価回路図である。詳しく言えば、図８は、垂直チャンネル（ｖｅｒｔｉｃａｌ ｃｈａｎｎｅｌ、ＶＣ）構造を有する３Ｄ−ＮＡＮＤフラッシュメモリ素子を示す等価回路図である。
図８を参照すると、メモリユニットアレイ１００は、垂直方向（即ちＺ方向）で複数のメモリユニットストリング１２０を含んでよい。複数のキャラクターラインＷ１〜Ｗｎに接続されるメモリユニットブロック１４０は、複数のメモリユニットストリング１２０からなってよい。各メモリユニットストリング１２０は、ストリング選択トランジスタＳＳＴ（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ；ＳＳＴ）、複数のメモリユニットＭ１〜Ｍｎ、及びグラウンド選択トランジスタＧＳＴ（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ；ＧＳＴ）を含んでよい。ストリング選択トランジスタＳＳＴ、複数のメモリユニットＭ１〜Ｍｎとグラウンド選択トランジスタＧＳＴは、Ｚ方向に直列に配置されてよい。複数のキャラクターラインＷ１〜Ｗｎは、それぞれメモリユニットＭ１〜Ｍｎを制御するように、それぞれメモリユニットＭ1〜Ｍｎに接続される。メモリユニットＭ１〜Ｍｎの数は、半導体記憶素子の容量により調整されてよい。
Ｙ方向に延伸する複数のビットラインＢ１〜Ｂｍは、第１〜ｍ列のメモリユニットストリング１２０のトップ側に接続されてよく、例えばストリング選択トランジスタＳＳＴのドレインに接続されてよい。また、共通ソースラインＣＳＬ（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ；ＣＳＬ）は、メモリユニットストリング１２０の底側に接続されてよく、例えばグラウンド選択トランジスタＧＳＴのソースに接続されてよい。ある実施形態において、各メモリユニットストリング１２０は、例えば４〜８１９２個のメモリユニットのような複数のメモリユニットを含んでよい。上記に示されるメモリユニットの数は、例示だけであり、本開示の特許請求の範囲を限定しない。
Ｘ方向に延伸するキャラクターラインは、共にメモリユニットストリング１２０のメモリユニットＭ１〜Ｍｎにおける同じ層に配列されるメモリユニット（例えば、同じ層に配列されてＭ１のメモリユニットとする）のゲート電極に接続されてよい。キャラクターラインＷ１〜Ｗｎの駆動により、データは、メモリユニットＭ１〜Ｍｎへプログラミングされ又は読み込まれ、或いはメモリユニットＭ１〜Ｍｎから消去される。
各メモリユニットストリング１２０において、ストリング選択トランジスタＳＳＴは、ビットライン（例えば、Ｂ１）と最上面のメモリユニットＭｎとの間に設けられてよい。メモリユニットブロック１４０における各ストリング選択トランジスタＳＳＴは、ストリング選択トランジスタＳＳＴゲートに接続されるストリング選択ラインＳＳＬにより、ビットラインＢ１〜ＢｍとメモリユニットＭ１〜Ｍｎとの間のデータ伝送を制御することができる。
グラウンド選択トランジスタＧＳＴは、最下面のメモリユニットＭ１と共通ソースラインＣＳＬとの間に設けられてよい。メモリユニットブロック１４０における各グラウンド選択トランジスタＧＳＴは、グラウンド選択トランジスタＧＳＴゲートに接続されるグラウンド選択ラインＧＳＬにより、共通ソースラインＣＳＬとメモリユニットＭ１〜Ｍｎとの間のデータ伝送を制御することができる。
図９〜図１１は、本開示のある実施形態による不揮発性メモリ素子２００のメモリユニットストリング１２０（図８に示すように）の３Ｄ構造を示す斜視模式図である。詳しく言えば、図９は、グラウンド選択トランジスタＧＳＴ、メモリユニットＭ１〜Ｍｎ及びストリング選択トランジスタＳＳＴのシリーズを示す。図１０は、実際に図９と同じ構造を示し、ストリング選択トランジスタＳＳＴの図示が省略される。図１１は、実際に図９と同じ構造を示し、ストリング選択トランジスタＳＳＴとメモリユニットＭ１〜Ｍｎの図示が省略される。図９〜図１１において、ある図８において構成されるメモリユニットストリング１２０の素子図示は省略される。
図９を参照すると、不揮発性メモリ素子２００は、複数のメモリユニットストリングＭＣＳを含んでよく、各メモリユニットストリングＭＣＳがＺ方向に延伸する垂直チャンネル２２０を含む。各垂直チャンネル２２０は、一連の半楕円筒状（ｓｅｍｉ−ｅｌｌｉｐｓｏｉｄ ｃｙｌｉｎｄｅｒｓ−ｌｉｋｅ ｓｈａｐｅ）のメモリユニットを有する。基板２０２からＺ方向に延伸する複数のメモリユニットストリングＭＣＳは、Ｘ−Ｙ平面に沿って配列されてよい。メモリユニットストリングＭＣＳは、図８のメモリユニットストリング１２０に対応する。各メモリユニットストリングＭＣＳは、グラウンド選択トランジスタＧＳＴ、複数のメモリユニットＭ１〜Ｍｎ及びストリング選択トランジスタＳＳＴを含んでよい。グラウンド選択ラインＧＳＬ、キャラクターラインＷ１〜Ｗｎ及びストリング選択ラインＳＳＬは、メモリユニットストリングＭＣＳに電気的に接続される。
基板２０２の主表面は、Ｘ−Ｙ平面に延伸してよい。本実施形態において、基板２０２は、シリコン基板であってよい。他の実施形態において、基板２０２は、他の半導体元素、例えばゲルマニウム（ｇｅｒｍａｕｉｕｍ）、又は半導体化合物、例えば炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ）、ガリウム砒素（ｇａｌｌｉｕｍ ａｒｓｅｎｉｃ）、リン化ガリウム（ｇａｌｌｉｕｍ ｐｈｏｓｐｈｉｄｅ）、リン化インジウム（ｉｎｄｉｕｍ ｐｈｏｓｐｈｉｄｅ）、インジウム砒素（ｉｎｄｉｕｍ ｐｈｏｓｐｈｉｄｅ）、及び／又はアンチモン化インジウム（ｉｎｄｉｕｍ ａｎｔｉｍｏｎｉｄｅ）、又は他の半導体合金、例えばＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及び／又はＧａＩｎＡｓＰ、及び以上の任意の組み合わせを含んでよい。他の実施形態において、基板２０２は、絶縁層シリコン被覆（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基板を含み、例えば埋め込み層（ｂｕｒｉｅｄ ｌａｙｅｒ）を有する。
半円形輪郭を有する垂直チャンネル２２０は、基板２０２の主表面に垂直なＺ方向に延伸する。垂直チャンネル２２０は、互いに分離して設けられる。詳しく言えば、隔離層２２８の対向側に嵌設される垂直チャンネル２２０は、Ｙ方向に互いに非対称となるように配列される。
ゲート誘電体層２２２は、垂直チャンネル２２０に嵌設されてよい。ゲート誘電体層２２２は、Ｘ−Ｙ平面に置かれてよく、且つ基板２０２に垂直なＺ方向に延伸する。ある実施形態において、ゲート誘電体層２２２は、メモリユニットＭ１〜Ｍｎの複数層のフィルムである。例として、メモリユニットＭ１〜Ｍｎのゲート誘電体層２２２は、酸化シリコン層（ある実施形態においてトンネル酸化層（ｔｕｎｎｅｌ ｏｘｉｄｅ）と称される）と窒化シリコン層で製造される両層を含むフィルムであってよい。ある実施形態において、グラウンド選択トランジスタＧＳＴとストリング選択トランジスタＳＳＴにおけるゲート誘電体層２２２は、単層のフィルムである。例として、グラウンド選択トランジスタＧＳＴとストリング選択トランジスタＳＳＴにおけるゲート誘電体層２２２は、単層のシリコン酸化物である。
ある実施形態において、ゲート誘電体層２２２は、シリコン酸化物、窒化シリコン、高誘電率の誘電体材料又は以上の任意の組み合わせを含む。ある他の実施形態において、ゲート誘電体層２２２は、高誘電率の材料を含んでよい。例として、ゲート誘電体層２２２は、１層又は複数層の金属酸化物又はＨｆ、Ａｌ、Ｚｒのシリケート又は以上の任意の組み合わせを含んでよい。他の適切な材料は、金属酸化物タイプ又は金属合金酸化物タイプのＬａ、Ｍｇ、Ｂａ、Ｔｉ、Ｐｂ、Ｚｒ及び以上の任意の組み合わせを含む。例示的な材料は、ＭｇＯｘ、ＢａＴｉｘＯｙ、ＢａＳｒｘＴｉｙＯｚ、ＰｂＴｉｘＯｙ、ＰｂＺｒｘＴｉｙＯｚ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、ＹＧｅｘＯｙ、ＹＳｉｘＯｙ、ＬａＡｌＯ３及び類似物を含む。ゲート誘電体層２２２の形成方法は、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ−ｂｅａｍ ｅｐｉｔａｘｙ；ＭＢＥ）、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、物理気相堆積（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）及び類似方法を含んでよく、化学蒸着が例えば有機金属化学気相成長（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＭＯＣＶＤ）、プラズマ強化化学蒸着（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、大気圧化学気相成長（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＰＣＶＤ）、低圧化学蒸着（ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＬＰＣＶＤ）、超高真空化学蒸着（ｕｌｔｒａｈｉｇｈ ｖａｃｕｕｍ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＵＨＣＶＤ）、マイクロ波プラズマ化学蒸着（ｍｉｃｒｏｗａｖｅ ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＭＰＣＶＤ）、遠隔プラズマ化学蒸着（ｒｅｍｏｔｅ ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＲＰＣＶＤ）と急速熱化学蒸着（ｒａｐｉｄ−ｔｈｅｒｍａｌ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＲＴＣＶＤ）であってよい。
ストリング選択ラインＳＳＬ、キャラクターラインＷ１〜Ｗｎとグラウンド選択ラインＧＳＬは、図９〜図１１に示すように垂直に配列されるゲート誘電体層２２２の異なる領域に嵌設される。ストリング選択ラインＳＳＬ、キャラクターラインＷ１〜Ｗｎとグラウンド選択ラインＧＳＬの各々は、垂直チャンネル２２０に嵌設される埋め込み部２３２を含む。ある実施形態において、ストリング選択ラインＳＳＬ、キャラクターラインＷ１〜Ｗｎとグラウンド選択ラインＧＳＬの各々は、埋め込み部２３２と交互に配置された複数の接続部２３４を更に含む。接続部２３４は、埋め込み部２３２よりも薄い。ある実施形態において、記載の各キャラクターラインＷ１〜Ｗｎの埋め込み部２３２は、それぞれ複数の垂直チャンネル２２０に嵌設される。キャラクターラインＷ１〜Ｗｎは、ドープトポリシリコン又は他の導電性材料、例えば窒化タンタル又は他の導電性窒化物、タングステン又は他の金属、或いは前記の任意の組み合わせであってよい。例として、キャラクターラインＷ１〜Ｗｎは、窒化タンタル（ＴａＮ）を使用して、示される実施形態における材料としてよい。
ある実施形態において、ライナー層２２６は、垂直チャンネル２２０のゲート誘電体層２２２に対する側壁に形成されてよい。ライナー層２２６は、シリコン酸化物、窒化シリコン又は以上の任意の組み合わせを含んでよい。
ゲート誘電体層２２２は、垂直チャンネル２２０とストリング選択ラインＳＳＬとの間、垂直チャンネル２２０とキャラクターラインＷ１〜Ｗｎとの間、及び垂直チャンネル２２０とグラウンド選択ラインＧＳＬとの間に位置してよい。ある実施形態において、ゲート誘電体層２２２は、埋め込み部２３２と垂直チャンネル２２０との間に位置する。図８に示すように、ストリング選択ラインＳＳＬ及びストリング選択ラインＳＳＬに隣接する垂直チャンネル２２０とゲート誘電体層２２２は、共にストリング選択トランジスタＳＳＴを形成又は定義する。図８に示すように、キャラクターラインＷ１〜Ｗｎ及びキャラクターラインＷ１〜Ｗｎに隣接する垂直チャンネル２２０とゲート誘電体層２２２は、共にメモリユニットＭ１〜Ｍｎを形成又は定義する。図８に示すように、グラウンド選択ラインＧＳＬ及びグラウンド選択ラインＧＳＬに隣接する垂直チャンネル２２０とゲート誘電体層２２２は、共にグラウンド選択トランジスタＧＳＴを形成又は定義する。ある実施形態において、埋め込み部２３２は、ゲート誘電体層２２２と接触する凸面２３６を含んでよい。また、垂直チャンネル２２０は、ゲート誘電体層２２２と接触する凹面２３８を含んでよい。詳しく言えば、各埋め込み部２３２は、凸面２３６と凹面２３８を含んでよく、及び各垂直チャンネル２２０は、凸面２３６及び凹面２３８の間に位置するゲート誘電体層２２２を含んでよい。
隔離層２２８を形成してキャラクターライン（例えばＷｎ）、ストリング選択ラインＳＳＬ又はグラウンド選択ラインＧＳＬの異なる領域を分離させる。隔離層２２８の一部は、キャラクターラインを分離させることに用いられ、ディープトレンチ隔離（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＤＴＩ）層と考えられてよい。隔離層２２８のトップ部は、ストリング選択ラインＳＳＬを分離させることに用いられ、シャロートレンチ隔離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）層と考えられてよい。隔離層２２８の底部は、グラウンド選択ラインＧＳＬを分離させることに用いられ、シャロートレンチ隔離層とも考えられてよい。ある実施形態において、隔離層２２８は、基板２０２の上に形成されてよく、且つ非対称の対向側２４０及び２４２を有する。垂直チャンネル２２０は、それぞれ非対称側２４０及び２４２に嵌設される。詳しく言えば、非対称側２４０及び２４２の隔離層２２８上面図において蛇行状がある輪郭を有し、且つ垂直チャンネル２２０がそれぞれ隔離層２２８の非対称側２４０及び２４２に嵌設される。隔離層２２８は、酸化シリコン層、窒化シリコン層又はガス窒化シリコン層に対する堆積等、又は以上の任意の組み合わせにより形成されてよい。例として、隔離層２２８は、テトラエトキシシラン（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ；ＴＥＯＳ）に対する堆積により形成されてよい。隔離層２２８の形成方法は、物理気相堆積（ＰＶＤ）、化学蒸着（ＣＶＤ）等を含む。
別の隔離層２３０は、隔離層２２８と平行して形成されてよい。隔離層２３０は、隔離層２２８と異なる形を有する。例として、隔離層２３０は、上面図においてストリップ形状を有し、及び隔離層２２８は、上面図において蛇行状形状を有する。隔離層２３０の一部は、キャラクターラインを分離させることに用いられ、ディープトレンチ隔離層と考えられてよい。隔離層２３０のトップ部は、ストリング選択ラインＳＳＬを分離させることに用いられ、シャロートレンチ隔離層と考えられてよい。隔離層２３０の底部は、グラウンド選択ラインＧＳＬを分離させることに用いられ、シャロートレンチ隔離層とも考えられてよい。隔離層２３０は、酸化シリコン層、窒化シリコン層又はガス窒化シリコン層等、又は以上の任意の組み合わせに対する堆積により形成されてよい。例として、隔離層２３０は、ＴＥＯＳに対する堆積により形成されてよい。隔離層２３０の形成方法は、物理気相堆積（ＰＶＤ）、化学蒸着（ＣＶＤ）等を含む。
図１０を参照すると、不揮発性メモリ素子２００の一部を示す斜視模式図である。この実施形態は、図９に示すような実施形態と類似し、ストリング選択トランジスタＳＳＴが図１０に示されなく、メモリユニットＭｎが上面図における輪郭を示す。この実施形態の他の方面は、簡単にするために省略された。
図１１を参照すると、不揮発性メモリ素子２００の一部を示す斜視模式図である。この実施形態は、図９に示すような実施形態と類似し、ストリング選択トランジスタＳＳＴとメモリユニットＭ１〜Ｍｎが図１１に示されなく、グラウンド選択トランジスタＧＳＴが上面図における輪郭を示す。この実施形態の他の方面は、簡単にするために省略された。
図１２Ａ〜図１６Ａは、本開示のある実施形態によるメモリ素子製造の各々の段階を示す上面斜視図である。図１２Ｂ〜図１６Ｂは、本開示のある実施形態による図１２Ａ〜図１６ＡのＢ−Ｂ線に沿って示される断面図である。図１７Ａ〜図２２Ａ及び図２３は、本開示のある実施形態による１層の窒化シリコン層を取り除いた水平位置に沿ったメモリ素子を示す水平断面図である。図１７Ｂ〜図２２Ｂは、本開示のある実施形態による図１７Ａ〜図２２ＡのＢ−Ｂ線に沿って示される断面図である。図１４Ｃ、１６Ｃ、１７Ｃ、１８Ｃ、２０Ｃ、２１Ｃ及び図２２Ｃは、本開示のある実施形態による図１４Ａ、１６Ａ、１７Ａ、１８Ａ、２０Ａ、２１Ａ及び図２２ＡのＣ−Ｃ線に沿って示される断面図である。図１９Ｃは、図１９Ｂの部分拡大図である。図１４Ｄ、１６Ｄ、１７Ｄ、１８Ｄ、１９Ｄ、２０Ｄ、２１Ｄ及び図２２Ｄは、本開示のある実施形態による図１４Ａ、１６Ａ、１７Ａ、１８Ａ、１９Ａ、２０Ａ、２１Ａ及び図２２ＡのＤ−Ｄ線に沿って示される断面図である。図１９Ｅは、本開示のある実施形態による図１９ＡのＥ−Ｅ線に沿って示される断面図である。
図１２Ａと図１２Ｂを参照すると、これらの図面は、メモリ素子のグラウンド選択トランジスタ製造を示す例示的な上面図と断面図である。理解すべきなのは、図１２Ａと図１２Ｂに示す過程の前、期間内とその後で追加の操作を与え、及び下記に示されるある操作フローを取り替え又はを取り除いてよく、前記方法の別の実施形態に用いられる。操作／過程の順序は交換可能である。グラウンド選択トランジスタとストリング選択トランジスタ（図９に示すように）細部の製造方法は、ここに省略し、以下の実施形態で詳しく説明される。
アース線３１０は、適切な現像、エッチング及び／又は堆積技術により基板３０２に形成されてよい。第１のポリシリコン層３１９と窒化シリコン層（未図示）は、基板３０２の上に形成される。本実施形態において、基板３０２は、シリコン基板であってよい。他の実施形態において、基板３０２は、他の半導体元素、例えばゲルマニウム、又は、半導体化合物、例えば炭化シリコン、ガリウム砒素、リン化ガリウム、リン化インジウム、インジウム砒素、及び／又はアンチモン化インジウム、又は他の半導体合金、例えばＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及び／又はＧａＩｎＡｓＰ、及び以上の任意の組み合わせを含んでよい。他の実施形態において、基板３０２は、絶縁層シリコン被覆基板であってよく、例えば埋め込み層を有する。
第１のポリシリコン層３１９と窒化シリコン層を形成してから、シャロートレンチ隔離エッチングプロセスを行う。第１のライナー層３２６は、第１のポリシリコン層３１９と窒化シリコン層の側壁に形成されてよい。第１のライナー層３２６は、典型の内部接続バリヤライナー層材料、例えばタンタル、窒化タンタル及びその組合せ、或いはチタン、窒化チタン及びその組合せを含んでよい。ある実施形態において、過剰な材料を除去するようにまた化学的機械研磨プロセス（ＣＭＰ）を行ってよい。
ある実施形態において、別のシャロートレンチ隔離プロセスを行い、窒化シリコン層を取り除く。窒化シリコン層を取り除いてから、不純物ドーパントを有する第２のポリシリコン層３２０を入れる。ある実施形態において、グラウンド選択トランジスタのソース／ドレイン領域とチャンネル領域とするように、第２のポリシリコン層３２０の異なる領域は適切なドーパントがドープされてよい。
第１のゲート誘電体層３２２は、第２のポリシリコン層３２０に嵌設されてよい。ある実施形態において、第１のゲート誘電体層３２２は、シリコン酸化物、シリコン窒化物又は以上の任意の組み合わせを含む。ある他の実施形態において、第１のゲート誘電体層３２２は、高誘電率の材料を含んでよい。例として、第１のゲート誘電体層３２２は、１層の金属酸化物又はＨｆ、Ａｌ、Ｚｒのシリケート又は以上の任意の組み合わせを含んでよい。他の適切な材料は、金属酸化物タイプ又は金属合金酸化物タイプのＬａ、Ｍｇ、Ｂａ、Ｔｉ、Ｐｂ、Ｚｒ及び以上の任意の組み合わせを含む。例示的な材料は、ＭｇＯｘ、ＢａＴｉｘＯｙ、ＢａＳｒｘＴｉｙＯｚ、ＰｂＴｉｘＯｙ、ＰｂＺｒｘＴｉｙＯｚ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、ＹＧｅｘＯｙ、ＹＳｉｘＯｙ、ＬａＡｌＯ３及び類似物を含む。
グラウンド選択ライン３２４は、第１のゲート誘電体層３２２に嵌設されてよい。ある実施形態において、グラウンド選択ライン３２４は、ドープトポリシリコン又は他の導電性材料、例えば窒化タンタル又は他の導電性窒化物、タングステン又は他の金属、又は前記の任意の組み合わせであってよい。例として、グラウンド選択ライン３２４は、ＴａＮ、シリサイド（ｓｉｌｉｃｉｄｅ）又は自己整合シリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ、ｓａｌｉｃｉｄｅ）を使用して示される実施形態における材料とする。
再びシャロートレンチ隔離エッチングプロセスを行ってから、各第１のポリシリコン層３１９と第２のポリシリコン層３２０を分離させるようにシャロートレンチ隔離層３２８が形成されてよくて、グラウンド選択ライン３２４を導電層とするように定義する。シャロートレンチ隔離層３２８は、酸化シリコン層、窒化シリコン層又はガス窒化シリコン層等に対する堆積により形成されてよい。例として、シャロートレンチ隔離層３２８は、ＴＥＯＳであってよい。シャロートレンチ隔離層３２８は、上面図において蛇行状の形状を有し、且つこれにより非対称の対向側を有し、且つ第２のポリシリコン層３２０の部分がそれぞれ記載の非対称側に嵌設される。また、別のシャロートレンチ隔離層３３０は、シャロートレンチ隔離層３２８と平行して形成されてよい。シャロートレンチ隔離層３３０は、酸化シリコン層、窒化シリコン層又はガス窒化シリコン層等に対する堆積により形成されてよい。例として、シャロートレンチ隔離層３３０は、ＴＥＯＳであってよい。
図１２Ａを参照すると、第１のポリシリコン層３１９、第２のポリシリコン層３２０、第１のゲート誘電体層３２２及びグラウンド選択ライン３２４は、ユニット領域ＣＲに形成されて、グラウンド選択トランジスタとされる。このような方式で、第１のポリシリコン層３１９及び第２のポリシリコン層３２０と対向し第１のポリシリコン層３１９及び第２のポリシリコン層３２０に嵌設されるグラウンド選択ライン３２４の埋め込み部は、グラウンド選択トランジスタのゲートとされてよい。周辺領域ＰＲ１とＰＲ２は、ユニット領域ＣＲの対向両側に位置し、且つグラウンド選択トランジスタがない。グラウンド選択トランジスタの製造は、メモリユニットの製造と類似し、以下の図１３Ａ〜図２３の説明を参照されたい。
図１３Ａと図１３Ｂを参照すると、複数の窒化シリコン層３３２と第３のポリシリコン層３３４は、相互にグラウンド選択トランジスタに配列され、且つユニット領域ＣＲと周辺領域ＰＲ１及びＰＲ２に亘る。パターン化されたハードシールド層３３５は、第３のポリシリコン層３３４と窒化シリコン層３３２のスタックに形成される。パターン化されたハードシールド層３３５は、フォトレジスト、二酸化ケイ素、炭窒化ケイ素、酸窒化ケイ素、窒化ケイ素等を含んでよく、他の適切な誘電体フィルムを使用してもよい。例として、本実施形態は、窒化シリコンをハードシールド層３３５としてよい。パターン化されたハードシールド層３３５は、適切な堆積、現像及び／又はエッチング技術により形成されてよい。パターン化ハードシールド層３３５は、蛇行状トレンチＴ０をパターン化されたハードシールド層３３５で平行に配列させることがある。蛇行状トレンチＴ０は、ユニット領域ＣＲにおける下層材料（例えば、第３のポリシリコン層３３４）を露出させる。周辺領域ＰＲ１とＰＲ２は、ハードシールド層３３５によって覆われて、周辺領域ＰＲ１とＰＲ２における第３のポリシリコン層３３４と窒化シリコン層３３２のスタックを保護する。
図１４Ａと図１４Ｂを参照すると、パターン化されたハードシールド層３３５を使用してエッチングシールドとし、パターン化されたハードシールド層３３５によって覆われていない露出材料に対してディープトレンチ隔離エッチングを行い、これにより蛇行状トレンチＴ０のパターンが窒化シリコン層３３２と第３のポリシリコン層３３４のスタックに移され、更に窒化シリコン層３３２と第３のポリシリコン層３３４のスタックでエッチングトレンチＴ１を発生させる。ディープトレンチ隔離エッチングは、シャロートレンチ隔離層３３０で停止する。ある実施形態において、エンドポイント検出（ｅｎｄ ｐｏｉｎｔ ｄｅｔｅｃｔｉｏｎ）の技術によりディープトレンチ隔離エッチングプロセスの停止位置を確定してよい。エッチングプロセスは、ドライエッチング又はウェットエッチングを使用してよい。ドライエッチングを使用する場合、プロセスのガスは、ＣＦ４、ＣＨＦ３、ＮＦ３、ＳＦ６、Ｂｒ２、ＨＢｒ、Ｃｌ２又は以上の任意の組み合わせを含んでよい。選択的にＮ２、Ｏ２又はＡｒのような薄いガスを使用してよい。ウェットエッチングを使用する場合、エッチャントは、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ（ＡＰＭ）、ＮＨ２ＯＨ、ＫＯＨ、ＨＮＯ３：ＮＨ４Ｆ：Ｈ２Ｏ及び／又は類似物を含んでよい。ハードシールド層３３５は、ユニット領域ＣＲ及び周辺領域ＰＲ１とＰＲ２で取り除かれる。図１４Ｃと図１４Ｄを参照すると、複数の窒化シリコン層４３２と第３のポリシリコン層４３４は、相互に周辺領域ＰＲ１に積み重ねる。窒化シリコン層４３２は、ユニット領域ＣＲにおける対応する窒化シリコン層３３２から連続的に延伸し、且つ第３のポリシリコン層４３４もユニット領域ＣＲにおける対応する第３のポリシリコン層３３４から連続的に延伸する。複数の窒化シリコン層５３２と第３のポリシリコン層５３４も相互に周辺領域ＰＲ２に積み重ねる。窒化シリコン層５３２は、ユニット領域ＣＲにおける対応する窒化シリコン層３３２から連続的に延伸し、且つ第３のポリシリコン層５３４もユニット領域ＣＲにおける対応する第３のポリシリコン層３３４から連続的に延伸する。
図１５Ａと図１５Ｂを参照すると、第２のライナー層３３６は、窒化シリコン層３３２と第３のポリシリコン層３３４が積み重ねる露出側壁に形成される。トレンチＴ１の側壁は、第２のライナー層３３６によって埋められた後、絶縁材料をトレンチＴ１に入れて、対応するトレンチＴ１で第１のディープトレンチ隔離層３３８を形成する。ある実施形態において、第１のディープトレンチ隔離層３３８は、酸化シリコン層、窒化シリコン層又は酸化窒化シリコン層等を含む。第１のディープトレンチ隔離層３３８は、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、流動可能式化学蒸着（ＦＣＶＤ）により形成されてよい。化学的機械研磨プロセス（ＣＭＰ）のような平坦化プロセスにより第２のライナー層３３６及び／又は第１のディープトレンチ隔離層３３８の過剰な材料を取り除いてよい。
図１６Ａ〜図１６Ｄを参照すると、別のディープトレンチ隔離エッチングプロセスを行って、トレンチＴ２を窒化シリコン層３３２と第３のポリシリコン層３３４のスタックにエッチングして、アクティブエリア（ａｃｔｉｖｅ ａｒｅａ）を発生させる。トレンチＴ２と第１のディープトレンチ隔離層３３８は、相互に配列される。トレンチＴ２は、ストリップ形状を有し、第１のディープトレンチ隔離層３３８の有する蛇行状形状と異なる。トレンチＴ２は、延伸してユニット領域ＣＲと周辺領域ＰＲ１とＰＲ２を貫通して、これによりトレンチＴ２も周辺領域ＰＲ１における窒化シリコン層４３２と第３のポリシリコン層４３４のスタックにエッチングされ（図１６Ｃに示すように）、且つトレンチＴ２も周辺領域ＰＲ２における窒化シリコン層５３２と第３のポリシリコン層５３４のスタックエッチングされる（図１６Ｄに示すように）。エンドポイント検出の技術によりディープトレンチ隔離エッチングプロセスの停止位置を確定してよい。エッチングプロセスは、ドライエッチング又はウェットエッチングを使用してよい。ドライエッチングを使用する場合、プロセスのガスは、ＣＦ４、ＣＨＦ３、ＮＦ３、ＳＦ６、Ｂｒ２、ＨＢｒ、Ｃｌ２又は以上の任意の組み合わせを含んでよい。選択的にＮ２、Ｏ２又はＡｒのような薄いガスを使用してよい。ウェットエッチングを使用する場合、エッチャントは、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ（ＡＰＭ）、ＮＨ２ＯＨ、ＫＯＨ、ＨＮＯ３：ＮＨ４Ｆ：Ｈ２Ｏ及び／又は類似物を含んでよい。
図１７Ａと図１７Ｂを参照すると、窒化シリコン層３３２を取り除く。窒化シリコン層３３２を取り除いてから、ユニット領域ＣＲで垂直に配列される第３のポリシリコン層３３４の間にノッチＲ１を形成する。理解すべきなのは、図１７Ａと後続きの図１８Ａ、１９Ａ、２０Ａ、２１Ａ、２２Ａ及び図２３は、１層の窒化シリコン層を取り除いた水平位置のメモリ素子を示す水平断面図である。また、図１７Ｃと１７Ｄに示すように、窒化シリコン層４３２と５３２も周辺領域ＰＲ１とＰＲ２におけるポリシリコン／窒化物スタックから取り除かれて、これにより周辺領域ＰＲ１における第３のポリシリコン層４３４の間に介在する窒化シリコン層がなく、及び周辺領域ＰＲ２における第３のポリシリコン層５３４の間に介在する窒化シリコン層がない。
図１８Ａと図１８Ｂを参照すると、ノッチでのセル統合（ｒｅｃｅｓｓｅｄ ｃｅｌｌ ｉｎｔｅｇｒａｔｉｏｎ；ＲＣＩ）プロセスを行う。つまり、ノッチＲ１を形成してから、ノッチＲ１に不純物ドーパントを有する第４のポリシリコン層３４０を入れる。第４のポリシリコン層３４０を形成してから、熱アニールプロセスを行う。図１８Ｃと図１８Ｄに示すように、第４のポリシリコン層４４０と５４０は、それぞれ周辺領域ＰＲ１とＰＲ２に形成される。
図１９Ａ〜図１９Ｅを参照すると、第４のポリシリコン層３４０に対してイオン注入プロセスを行ってから、アニーリングプロセスを行って注入のドーパントを活性化する。第３のポリシリコン層３３４と第４のポリシリコン層３４０は、垂直チャンネル３５０に定義される。各第４のポリシリコン層３４０は、相互に第３のポリシリコン層３３４の上に積み重ねる。つまり、垂直チャンネル３５０は、波形の側壁３５１を有する。ある実施形態において、垂直チャンネル３５０の波形側壁３５１は、交互に配置された複数のピーク３５１ｐとボトム３５１ｔを含む。
図１９Ｃは、図１９Ｂの部分拡大図である。図１９Ｃを参照すると、特定角度でイオン注入されるドーパントを制御することにより、第４のポリシリコン層３４０でソース／ドレイン領域３５５を形成する。注入プロセスは、各第４のポリシリコン層３４０で基板注入領域３５３、ソース／ドレイン領域３５５及びチャンネル領域３５７を形成する。チャンネル領域３５７は、ソース／ドレイン領域３５５の間に位置する。ドープタイプのイオン注入は、Ｐ型ドーパント又はＮ型ドーパントを含んでよい。例として、Ｐ型ドーパントは、ホウ素又は二フッ化ホウ素（ＢＦ２）であってよく、Ｎ型ドーパントは、リン又はヒ素であってよい。ある実施形態において、基板注入領域３５３にＰ型ドーパントを注入し、ソース／ドレイン領域３５５にＮ型ドーパントを注入し、及びチャンネル領域３５７にＰ型ドーパント又はＮ型ドーパントを注入する。つまり、基板注入領域３５３、ソース／ドレイン領域３５５とチャンネル領域３５７は、電気に応じて適切なドープをするように設計されてよい。注入プロセスにより、ソース／ドレイン領域３５５の間のソース／ドレイン領域３５５とチャンネル領域３５７は、トランジスタとされてよく、且つこのトランジスタがメモリユニットとされてよい。
ある実施形態において、注入プロセスの後で行われるアニーリングプロセスは、約７００度〜約１２００度の範囲内の温度で実行される急速熱アニール（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ；ＲＴＡ）プロセスであり、約３０秒間〜約９０秒間の間に持続する。他の実施形態において、伝統的なファーネスアニーリング（ｃｏｎｖｅｎｔｉｏｎａｌ ｆｕｒｎａｃｅ ａｎｎｅａｌｉｎｇ；ＣＦＡ）プロセスは、約９００度〜約１２００度の範囲内の温度で実行され、約３０分間〜約２時間の間に持続する。
図２０Ａ〜図２０Ｄを参照すると、第２のゲート誘電体層３４２は、第４のポリシリコン層３４０の側壁に形成される。第２のゲート誘電体層３４２と垂直チャンネル３５０の波形側壁３５１とは、コンフォーマル（ｃｏｎｆｏｒｍａｌ）となる。ある実施形態において、第２のゲート誘電体層３４２は、シリコン酸化物又は窒化シリコンからなり、及びある他の実施形態において、第２のゲート誘電体層３４２は、高誘電率の材料を含んでよい。例として、第２のゲート誘電体層３４２は、１層又は複数層の金属酸化物又はＨｆ、Ａｌ、Ｚｒのシリケート又は以上の任意の組み合わせを含んでよい。他の適切な材料は、金属酸化物タイプ又は金属合金酸化物タイプのＬａ、Ｍｇ、Ｂａ、Ｔｉ、Ｐｂ、Ｚｒ及び以上の任意の組み合わせを含む。例示的な材料は、ＭｇＯｘ、ＢａＴｉｘＯｙ、ＢａＳｒｘＴｉｙＯｚ、ＰｂＴｉｘＯｙ、ＰｂＺｒｘＴｉｙＯｚ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、ＹＧｅｘＯｙ、ＹＳｉｘＯｙ、ＬａＡｌＯ３及び類似物を含む。
第２のゲート誘電体層３４２を形成してから、適切な堆積技術により導電層３４４を第２のゲート誘電体層３４２内に嵌設されるように形成する。導電層３４４は、ドープトポリシリコン又は他の導電性材料、例えば窒化タンタル又は他の導電性窒化物、タングステン又は他の金属、又は前記の任意の組み合わせであってよい。例として、導電層３４４は、ＴａＮを示される実施形態における材料としてよい。導電層３４４は、トランジスタのゲートとしてよい。トランジスタがメモリユニットとされる実施形態において、導電層３４４は、キャラクターラインとしてよい。
図２０Ａを参照すると、導電層３４４の形成により周辺領域ＰＲ１における第４のポリシリコン層４４０を囲むように導電層４４４を形成させて、上面図においてＵ字形構造を形成し、且つ周辺領域ＰＲ２における第４のポリシリコン層５４０を囲むように導電層５４４を形成して、上面図において逆Ｕ字形構造を形成する。
図２１Ａ〜図２１Ｄを参照すると、ディープトレンチ隔離エッチングプロセスを行って、垂直に隣接する第３のポリシリコン層３３４の間のノッチＲ１の外部の導電層３４４の一部が取り除かれて、ノッチＲ１における導電層３４４の残りの部分がキャラクターライン３４５とされてよく、キャラクターライン３４５と第３のポリシリコン層３３４が相互に垂直に配列されて、フラッシュメモリユニットを形成する。ある実施形態において、キャラクターライン３４５の埋め込み部とピーク３５１ｐは、相互に配列される。ある実施形態において、エッチングプロセスは、ドライエッチング又はウェットエッチングを使用してよい。ドライエッチングを使用する場合、プロセスのガスは、ＣＦ４、ＣＨＦ３、ＮＦ３、ＳＦ６、Ｂｒ２、ＨＢｒ、Ｃｌ２又は以上の任意の組み合わせを含んでよい。選択的にＮ２、Ｏ２又はＡｒのような薄いガスを使用してよい。ウェットエッチングを使用する場合、エッチャントは、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ（ＡＰＭ）、ＮＨ２ＯＨ、ＫＯＨ、ＨＮＯ３：ＮＨ４Ｆ：Ｈ２Ｏ及び／又は類似物を含んでよい。
図２２Ａと図２２Ｂを参照すると、トレンチＴ２に絶縁材料を入れて、周辺領域ＰＲ１とＰＲ２に延伸するトレンチに別の第２のディープトレンチ隔離層３４６を形成する。ある実施形態において、第２のディープトレンチ隔離層３４６は、酸化シリコン層、窒化シリコン層又は酸化窒化シリコン層等を含む。第２のディープトレンチ隔離層３４６は、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）又は流動可能式化学蒸着（ＦＣＶＤ）により形成されてよい。例えば化学的機械研磨プロセス（ＣＭＰ）のような平坦化プロセスにより第２のディープトレンチ隔離層３４６の過剰な材料を取り除いてよい。
ある実施形態において、後でストリング選択トランジスタＳＳＴプロセスを行って、そのプロセス方法は、図１２Ａと図１２Ｂのグラウンド選択トランジスタＧＳＴと同じ、複数回のシャロートレンチ隔離及び両層を形成する第５のポリシリコン層（図示せず）と第６のポリシリコン層（図示せず）により完成してよい。ストリング選択トランジスタＳＳＴ細部の製造方法は、ここに省略する。ストリング選択トランジスタＳＳＴの例示は、図９に示され、且つ既に図９で検討された。
図２３は、ある実施形態の非対称に配列される垂直トランジスタ構造を示す。図２３に示すように、３Ｄ−ＮＡＮＤフラッシュメモリは、複数のファン構造電界効果トランジスタユニット３６０を含む。各ファン構造電界効果トランジスタユニット３６０は、第２のライナー層３３６、第４のポリシリコン層３４０、第２のゲート誘電体層３４２及びキャラクターライン３４５を含む。各第１のユニット３７０と第２のユニット３８０は、それぞれ２つのファン構造電界効果トランジスタユニット３６０を含み、且つファン構造電界効果トランジスタユニット３６０が互いに非対称となる。ある実施形態において、ファン構造電界効果トランジスタユニット３６０は、構造の密度を向上させるように互いに非対称に配列されてよい。ある他の実施形態において、ファン構造電界効果トランジスタは、ファン構造電界効果トランジスタの最も密な構造を形成するように、複合六角形（即ち６つのファン構造電界効果トランジスタユニット３６０からなる）となるように配列されてよく、これは非対称複合六角形技術（ａｓｙｍｍｅｔｒｉｃａｌ ｃｏｍｐｏｕｎｄ ｈｅｘａｇｏｎ ｔｅｃｈｎｏｌｏｇｙ；ＡＣＨＴ）と称される。理解すべきなのは、ある実施形態において、３Ｄ−ＮＡＮＤフラッシュメモリはファン構造電界効果トランジスタユニット３６０の１つの例示的な適用だけである。他の実施形態において、ファン構造電界効果トランジスタユニット３６０は、例えば特定材料を有する／有しない磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、可変抵抗式メモリ（ＲｅＲＡＭ又はＲＲＡＭ(登録商標)）、ＮＡＮＤ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、コーディング型フラッシュメモリ（ＮＯＲ）及びロジック素子のような他の適用とされてよい。
図２４Ａと図２４Ｂは、本開示のある実施形態による３Ｄ−ＮＡＮＤ垂直チャンネルフラッシュメモリのバックエンドプロセス（ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ；ＢＥＯＬ）配線を示す上面図と断面図である。図２４Ａと図２４Ｂに示すように、３Ｄ−ＮＡＮＤ垂直チャンネルフラッシュメモリのバックエンドプロセスは、複数のストリップ形隔離層６０２、蛇行状の隔離層６０４、ポリシリコン層６０６、キャラクターライン（ＷＬ）ｗ０〜ｗ５、ビットライン（ＢＬ）ｂ１〜Ｂ１２、選択ゲート線（ＳＧＬ）ｓ１〜ｓ４、及び金属層Ｍ１とＭ２を含む。複数のキャラクターラインは、蛇行状の隔離層６０４の両側に形成される。金属層Ｍ１とＭ２は、複数のビットライン、キャラクターライン及び選択ゲート線を含む。
複数のビア、例えば階段ビア（ｓｔａｉｒｃａｓｅ ｖｉａ、カスケードコンタクトビア（ｃａｓｃａｄｅ ｃｏｎｔａｃｔ ｖｉａ；ＣＣＶ）とも称される）、ビア１、ビア２は、ビットラインＢＬ、キャラクターラインＷＬと選択ゲート線ＳＧＬを含む金属層の間の電気的な接続を提供してよい。図２４Ａに示すように、ビア１は、選択ゲート線ＳＧＬとキャラクターラインＷＬとの間の電気的な接続を提供してよい。金属層Ｍ１は、ビットラインＢＬ、例えばビットラインｂ５となるように設計されてよい。ビア１は、ビットラインＢＬ、キャラクターラインＷＬ及び選択ゲート線ＳＧＬを含む金属層の間の電気的な接続を提供してよい。例として、ビア１は、金属層Ｍ１とキャラクターラインＷＬとの間の電気的な接続を提供してよい。ビア２は、ビットラインＢＬ、キャラクターラインＷＬ及び選択ゲート線ＳＧＬを含む金属層の間の電気的な接続を提供してよい。例として、ビア２は、金属層Ｍ２とキャラクターラインＷＬとの間の電気的な接続を提供してよい。
図２４Ｂを参照すると、カスケードコンタクトビアＣＣＶは、キャラクターラインＷＬを金属層Ｍ１のビア１に電気的に接続してよく、それからビア２を介して金属層Ｍ２に電気的に接続される。例として、最上層のキャラクターラインｗ５は、カスケードコンタクトビアＣＣＶとビア１を介して金属層Ｍ１に電気的に接続され、ビア２を介して金属層Ｍ２の選択ゲート線ＳＧＬに電気的に接続されてよい。
ある実施形態において、３Ｄ−ＮＡＮＤ垂直チャンネルフラッシュメモリの銅プロセスバックエンドプロセスと図２４Ａ及び図２４Ｂに示すようなバックエンドプロセスとは類似する。カスケードコンタクトビアＣＣＶは、選択ゲート線ＳＧＬとキャラクターラインＷＬとの間に電気的に接続されてよい。ダブルダマシン（ｄｏｕｂｌｅ ｄａｍａｓｃｅｎｅ）は、ビア１と金属層Ｍ１を含んでよい。別のダブルダマシンは、ビア２と金属層Ｍ２を含んでよい。
ある実施形態において、トランジスタは、基板、ゲートとゲート誘電体層を含む。基板は、複数のソース／ドレイン領域とチャンネル領域を有し、チャンネル領域がこれらのソース／ドレイン領域の間に位置する。ゲート誘電体層は、ゲートと基板との間に位置し、上面図において、基板がゲート誘電体層から離れる方向へ次第に小さくなる。
ある実施形態において、ゲート誘電体層、基板とゲートは、上面図において半楕円形の輪郭を形成する。
ある実施形態において、ゲートは、ゲート誘電体層内に嵌設される。
ある実施形態において、ゲート誘電体層は、基板内に嵌設される。
ある実施形態において、ゲートは、ゲート誘電体層と接触する凸面を含む。
ある実施形態において、基板は、ゲート誘電体層と接触する凹面を含む。
ある実施形態において、ゲート及び基板は、それぞれ凸面及び凹面を含み、ゲート誘電体層が凸面と凹面との間に位置する。
ある実施形態において、トランジスタは、第１の隔離層を更に含み、基板は第１の隔離層内に嵌設され、第１の隔離層が上面図において蛇行状形状を有する。
ある実施形態において、トランジスタは、第２の隔離層を更に含み、ゲートが第２の隔離層とゲート誘電体層との間に位置し、且つ上面図において、第２の隔離層が第１の隔離層と異なる形を有する。
ある実施形態において、第２の隔離層は、上面図においてストリップ形状を有する。
ある実施形態において、半導体素子は、第１の隔離層及び複数のトランジスタを含む。第１の隔離層は、第１の側と第２の側を有し、且つ上面図において非対称となる。これらのトランジスタは、それぞれ第１の隔離層における非対称となる第１の側と第２の側に嵌設される。各トランジスタは、水平に順に配列されるゲート、ゲート誘電体層とドープトシリコン基板を含む。
ある実施形態において、第１の隔離層は、上面図において蛇行状形状を有する。
ある実施形態において、半導体素子は、複数の第２の隔離層を更に含み、上面図において、第１の隔離層がこれらの第２の隔離層の間に位置し、且つこれらの第２の隔離層が上面図において第１の隔離層と異なる形を有する。
ある実施形態において、各第２の隔離層は、上面図においてストリップ形状を有する。
ある実施形態において、各トランジスタは、上面図において半楕円形状を有する。
ある実施形態において、第１の隔離層の第１の側に、複数の第１のノッチを有し、トランジスタの第１組がこれらの第１のノッチに位置し、第１の隔離層の第２の側に、複数の第２のノッチを有し、トランジスタの第２組がこれらの第２のノッチに位置し、且つ上面図において、これらの第１のノッチとこれらの第２のノッチとが非対称に配列される。
ある実施形態において、各トランジスタのドープトシリコン基板は、複数のソース／ドレイン領域を含み且つ垂直に配列される。
実施形態において、メモリ素子の形成方法は、窒化シリコン層とポリシリコン層が交互に配置されたスタックを形成することと、窒化シリコン層とポリシリコン層のスタックにおける蛇行状トレンチをエッチングすることと、蛇行状トレンチに第１の隔離層を形成することと、窒化シリコン層の１層を取り除いて、これらのポリシリコン層の隣接する両層にノッチを形成することと、ノッチに順にドープトポリシリコン層、ゲート誘電体層と導電層を形成することと、を含む。
ある実施形態において、メモリ素子の形成方法は、これらの窒化シリコン層とこれらのポリシリコン層のスタックに位置するストリップ形トレンチ（ｓｔｒｉｐｅ−ｓｈａｐｅｄ）をエッチングすることと、ドープトシリコン層、ゲート誘電体層と導電層を形成した後で、ストリップ形トレンチに第２の隔離層を形成することと、を更に含む。
ある実施形態において、上面図において、第１の部分と第２の部分がドープトシリコン層を囲むように導電層が形成され、且つ第１の隔離層が導電層の第１の部分と第２の部分との間に位置する。
本開示を実施形態によって以上のように詳しく開示したが、他の実施形態も可能であり、本開示を限定するものではない。したがって、添付される特許請求の範囲の精神と範囲は、本開示の実施形態の説明に限定されない。
当業者であれば、本開示の精神と範囲から逸脱しない限り、各種の変更及び修飾することができるため、すべてのこれらの変更及び修飾は、何れも本開示に添付される特許請求の保護範囲に含まれるべきである。
１、２、３、４ａ、４ｂ、４ｃ、５ａ、５ｂ、６ａ、６ｂ、６ｃ、７ ファン構造電界効果トランジスタ
１０、２０２ 基板
２０ 誘電体層
１００ メモリユニットアレイ
１２０ メモリユニットストリング
１４０ メモリユニットブロック
２００ 不揮発性メモリ素子
２２０、３５０ 垂直チャンネル
２２２ ゲート誘電体層
２２６ ライナー層
２２８、２３０ 隔離層
２３２ 埋め込み部
２３４ 接続部
２３６ 凸面
２３８ 凹面
２４０、２４２ 側
３１０ アース線
３１９ 第１のポリシリコン層
３２０ 第２のポリシリコン層
３２２ 第１のゲート誘電体層
３２４ グラウンド選択ライン
３２６ 第１のライナー層
３２８、３３０ シャロートレンチ隔離層
３３２、４３２、５３２ 窒化シリコン層
３３４、４３４、５３４ 第３のポリシリコン層
３３５ ハードシールド層
３３６ 第２のライナー層
３３８ 第１のディープトレンチ隔離層
３４６ 第２のディープトレンチ隔離層
３４０、４４０、５４０ 第４のポリシリコン層
３４２ 第２のゲート誘電体層
３４４、４４４、５４４ 導電層
３４５ キャラクターライン
３５１ 側壁
３５１ｐ ピーク
３５１ｔ ボトム
３５３ 基板注入領域
３５５ ソース／ドレイン領域
３５７ チャンネル領域
３６０ ファン構造電界効果トランジスタユニット
３７０ 第１のユニット
３８０ 第２のユニット
６０２、６０４ 隔離層
Ｔ０、Ｔ１、Ｔ２ トレンチ
Ｒ１ ノッチ
Ｓ／Ｄ ソース／ドレイン領域
Ｃ チャンネル領域
Ｇ ゲート
Ｍ１〜Ｍｎ メモリユニット
ＷＬ、Ｗ１〜Ｗｎ、ｗ０〜ｗ５ キャラクターライン
ＢＬ、Ｂ１〜Ｂｍ、ｂ１〜Ｂ１２ ビットライン
ＳＧＬ、ｓ１〜ｓ４ 選択ゲート線
ＣＲ ユニット領域
Ｍ１、Ｍ２ 金属層
ＰＲ１、ＰＲ２ 周辺領域
ＭＣＳ メモリユニットストリング
ＳＳＴ ストリング選択トランジスタ
ＧＳＴ グラウンド選択トランジスタ
ＣＳＬ 共通ソースライン
ＳＳＬ ストリング選択ライン
ＧＳＬ グラウンド選択ライン
ＣＣＶ カスケードコンタクトビア

Claims (19)

  1. 複数のソース／ドレイン領域及びチャンネル領域を有し、前記チャンネル領域が前記ソース／ドレイン領域の間に位置する基板であって、基板は、第１の表面と第２の表面とを含み、第２の表面は、第１の表面の一側から第１の表面の他側へ接続され、第２の表面の長さは、第１の表面の長さより大きく、チャンネル領域は、第１の表面上に配置される、前記基板と、
    ゲートと、
    前記ゲートと前記基板との間に位置するゲート誘電体層と、
    を含み、
    また、上面図において、前記基板が前記ゲート誘電体層から離れる方向へ次第に小さくなり、
    前記ゲートは、前記ゲート誘電体層内に嵌設される、
    トランジスタ。
  2. 前記ゲート誘電体層、前記基板及び前記ゲートは、上面図において半楕円形の輪郭を形成する、請求項１に記載のトランジスタ。
  3. 前記ゲート誘電体層は、前記基板内に嵌設される、請求項１または２に記載のトランジスタ。
  4. 前記ゲートは、前記ゲート誘電体層と接触する凸面を含む、請求項１〜３の何れか１項に記載のトランジスタ。
  5. 前記基板は、前記ゲート誘電体層と接触する凹面を含む、請求項１〜４の何れか１項に記載のトランジスタ。
  6. 前記ゲート及び前記基板は、それぞれ凸面及び凹面を含み、且つ前記ゲート誘電体層が前記凸面及び前記凹面の間に位置する、請求項１〜３の何れか１項に記載のトランジスタ。
  7. 第１の隔離層を更に含み、前記基板が前記第１の隔離層内に嵌設され、前記第１の隔離層が上面図において蛇行状形状を有する、請求項１〜６の何れか１項に記載のトランジスタ。
  8. 第２の隔離層を更に含み、前記ゲートが前記第２の隔離層及び前記ゲート誘電体層の間に位置し、且つ上面図において、前記第２の隔離層が前記第１の隔離層と異なる形を有する、請求項７に記載のトランジスタ。
  9. 前記第２の隔離層は、上面図においてストリップ形状を有する、請求項８に記載のトランジスタ。
  10. 複数の第１の側と複数の第２の側を有し、且つ前記第１の側及び前記第２の側が上面図において非対称となる第１の隔離層と、
    それぞれ前記第１の隔離層における非対称となる前記第１の側及び前記第２の側に嵌設され、各々が水平に順に配列されるゲート、ゲート誘電体層及びドープトシリコン基板を含む複数のトランジスタと、
    を備え、
    前記ゲートは、前記ゲート誘電体層内に嵌設され、
    ドープトシリコン基板は、第１の表面と第２の表面とを含み、第２の表面は、第１の表面の一側から第１の表面の他側へ接続され、第２の表面の長さは、第１の表面の長さより大きく、ドープトシリコン基板のチャンネル領域は、第１の表面上に配置される、
    半導体素子。
  11. 前記第１の隔離層は、上面図において蛇行状形状を有する、請求項１０に記載の半導体素子。
  12. 複数の第２の隔離層を更に含み、上面図において、前記第１の隔離層が前記第２の隔離層の間に位置し、且つ前記第２の隔離層が上面図において前記第１の隔離層と異なる形を有する、請求項１０又は１１に記載の半導体素子。
  13. 前記第２の隔離層の各々は、上面図においてストリップ形状を有する、請求項１２に記載の半導体素子。
  14. 前記トランジスタの各々は、上面図において半楕円形状を有する、請求項１０〜１３の何れか１項に記載の半導体素子。
  15. 前記第１の隔離層の前記第１の側に複数の第１のノッチを有し、前記トランジスタの第１組が前記第１のノッチに位置し、前記第１の隔離層の前記第２の側に複数の第２のノッチを有し、前記トランジスタの第２組が前記第２のノッチに位置し、且つ上面図において、前記第１のノッチと前記第２のノッチが非対称となるように配列される、請求項１０〜１４の何れか１項に記載の半導体素子。
  16. 前記トランジスタの各々の前記ドープトシリコン基板は、複数のソース／ドレイン領域を含み且つ垂直に配列される、請求項１０〜１５の何れか１項に記載の半導体素子。
  17. 複数の窒化シリコン層及び複数のポリシリコン層が交互に配置されたスタックを形成することと、
    前記窒化シリコン層及び前記ポリシリコン層の前記スタックに位置する蛇行状トレンチをエッチングすることと、
    前記蛇行状トレンチに第１の隔離層を形成することと、
    前記窒化シリコン層の１層を取り除いて、前記ポリシリコン層の隣接する両層にノッチを形成することと、
    前記ノッチにポリシリコン層を入れ、該ポリシリコン層はその中に不純物ドーパントを含むことと、
    前記ノッチにポリシリコン層を入れた後、前記ノッチに順にゲート誘電体層及び導電層を形成することと、
    を含む、メモリ素子の形成方法。
  18. 前記窒化シリコン層及び前記ポリシリコン層の前記スタックに位置するストリップ形トレンチをエッチングすることと、
    前記ゲート誘電体層及び前記導電層を形成した後で、第２の隔離層を前記ストリップ形トレンチに形成することと、
    を更に含む、請求項１７に記載のメモリ素子の形成方法。
  19. 上面図において、前記導電層の第１の部分及び前記導電層の第２の部分が前記ポリシリコン層を囲むように前記導電層が形成され、且つ前記第１の隔離層が前記導電層の前記第１の部分及び前記第２の部分の間に位置する、請求項１７又は１８に記載のメモリ素子の形成方法。
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