DE102018123957A1

DE102018123957A1 - Transistor, Halbleitereinrichtung, Speichereinrichtung und Herstellung derselben

Info

Publication number: DE102018123957A1
Application number: DE102018123957.2A
Authority: DE
Inventors: Anmelder Gleich
Original assignee: Individual
Current assignee: Individual
Priority date: 2017-10-20
Filing date: 2018-09-27
Publication date: 2019-04-25

Abstract

Ein Transistor umfasst ein Substrat mit einer Vielzahl von Source/Drain-Regionen und einer Kanalregion zwischen den Source/Drain-Regionen, ein Gate und eine dielektrische Gate-Schicht zwischen Gate und Substrat. In Draufsicht verjüngt sich das Substrat in einer von der dielektrischen Gate-Schicht weg weisenden Richtung. Die Transistorstrukturdichte lässt sich mit Hilfe der vorgenannten Struktur verbessern.

Description

HINTERGRUND
Technisches Gebiet
Die vorliegende Offenlegung bezieht sich auf Transistor- und nichtflüchtige Speichereinrichtungen. Im Besonderen bezieht sich die vorliegende Erfindung auf eine dreidimensionale (3D)-NAND-Flash-Speichereinrichtung.
Beschreibung der verwandten Technik
Halbleiterspeichereinrichtungen können in zwei Kategorien unterteilt werden: flüchtige Speichereinrichtungen und nichtflüchtige Speichereinrichtungen. Im Gegensatz zu flüchtigen Speichereinrichtungen finden nichtflüchtige Speichereinrichtungen breite Anwendung in Festkörperbauelementen (Solid State Devices; SSD) und Cloud-Speicherung, weil nichtflüchtige Speichereinrichtungen keinen Strom benötigen, um Daten zu bewahren. Ein Flash-Speicher ist eine Art von nichtflüchtigen Speichereinrichtungen und hat verschiedene Vorteile, wie hohe Integration, schnelle Zugriffsgeschwindigkeit, einfach zu programmieren, zu löschen und auszulesen. Um die Bitdichte im Flash-Speicher weiter zu steigern und die Bitkosten zu senken, entstand ein 3D-NAND-Flash-Speicher als vielversprechender Kandidat in einer zukünftigen nichtflüchtigen Speichereinrichtung.
ZUSAMMENFASSUNG
Gemäß einigen Ausführungsformen umfasst ein Transistor ein Substrat mit einer Vielzahl von Source/Drain-Regionen und einer Kanalregion zwischen den Source/Drain-Regionen, ein Gate und eine dielektrische Gate-Schicht zwischen Gate und Substrat. In Draufsicht verjüngt sich das Substrat in einer von der dielektrischen Gate-Schicht weg weisenden Richtung.
Gemäß einigen Ausführungsformen umfasst eine Halbleitereinrichtung eine erste Isolierschicht mit einer ersten und einer zweiten Seite, die in Draufsicht asymmetrisch sind, und eine Vielzahl von Transistoren, die jeweils in die erste und zweite Seite der ersten Isolierschicht eingebettet sind. Die Transistoren umfassen jeweils horizontal nacheinander angeordnet ein Gate, eine dielektrische Gate-Schicht und ein dotiertes Polysilizium-Substrat.
Gemäß einigen Ausführungsformen umfasst ein Verfahren zum Herstellen einer Speichereinrichtung das Bilden eines Stapels aus Siliziumnitridschichten und Polysiliziumschichten, die abwechselnd angeordnet sind, das Ätzen eines gewundenen Grabens in den Stapel aus Siliziumnitridschichten und Polysiliziumschichten, das Bilden einer ersten Isolierschicht in dem gewundenen Graben, das Entfernen von einer der Siliziumnitridschichten, um eine Aussparung zwischen zwei benachbarten Polysiliziumschichten auszubilden, und das Bilden einer dotierten Polysiliziumschicht, einer dielektrischen Gate-Schicht und einer leitfähigen Schicht der Reihe nach in der Aussparung.
Ausführungsformen der vorliegenden Offenlegung bieten Vorteile, und obwohl es sich versteht, dass weitere Ausführungsformen andere Vorteile bieten können, werden nicht alle Vorteile notwendigerweise hierin erörtert und kein bestimmter Vorteil ist für alle Ausführungsformen erforderlich.
Es versteht sich, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende ausführliche Beschreibung beispielhaft sind und weitere Erläuterungen der beanspruchten Erfindung bieten sollen.
Figurenliste
Ausführungsformen der vorliegenden Offenlegung sind besser verständlich, wenn die folgende ausführliche Beschreibung der Ausführungsform gelesen wird, wobei auf die begleitenden Zeichnungen wie folgt Bezug genommen wird.

Die 1A bis 1C, 2A bis 2C und 3A bis 3C zeigen verschiedene Arten des Fächerstruktur-Feldeffekttransistors (FanFET) gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
Die 4A bis 4C, 5A bis 5B, 6A bis 6C und 7 zeigen verschiedene Arten von FanFETs gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
8 ist ein Ersatzschaltbild einer Speicherzellenanordnung einer nichtflüchtigen Speichereinrichtung gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
Die 9 bis 11 sind schematische Perspektivansichten einer 3D-Struktur von Speicherzellenketten einer nichtflüchtigen Speichereinrichtung gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
Die 12A bis 16A sind schematische Draufsichten verschiedener Phasen bei der Herstellung einer Speichereinrichtung gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
Die 12B bis 16B sind Querschnittsansichten entlang einer Linie B bis B in den 12A bis 16A gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
Die 17A bis 22A und 23 sind horizontale Querschnittsansichten der Speichereinrichtung entlang einer Ebene von einer der entfernten Siliziumnitridschichten gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
Die 17B bis 22B sind Querschnittsansichten entlang einer Linie B-B in den 17A bis 22A gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
Die 14C, 16C, 17C, 18C, 20C, 21C und 22C sind Querschnittsansichten entlang einer Linie C-C in den 14A, 16A, 17A, 18A, 20A, 21A und 22A gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
19C ist eine vergrößerte Teilansicht von 19B.
Die 14D, 16D, 17D, 18D, 19D, 20D, 21D und 22D sind Querschnittsansichten entlang einer Linie D-D in den 14A, 16A, 17A, 18A, 19A, 20A, 21A und 22A gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
19E ist eine Querschnittsansicht entlang einer Linie E-E in 19A gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
24A ist eine Draufsicht auf das BEoL-Layout (Back End of Line) einer Speichereinrichtung gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
24B ist eine Querschnittsansicht einer BEoL-Speichereinrichtung gemäß einigen Ausführungsformen der vorliegenden Offenlegung.

AUSFÜHRLICHE BESCHREIBUNG
Es wird nun ausführlich Bezug auf die vorliegenden Ausführungsformen der Erfindung genommen, von denen Beispiele in den begleitenden Zeichnungen veranschaulicht werden. Soweit dies möglich ist, werden in den Zeichnungen und in der Beschreibung die gleichen Bezugszeichen verwendet, um gleiche oder ähnliche Teile zu bezeichnen.
Des Weiteren können verwandte räumliche Begriffe wie „unterhalb“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin benutzt werden, um die Beziehung eines Elements oder Merkmals zu anderen Elementen oder Merkmalen wie in den Figuren veranschaulicht einfacher zu beschreiben. Die verwandten räumlichen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der in Benutzung oder Betrieb befindlichen Vorrichtung einbeziehen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin benutzten verwandten räumlichen Deskriptoren können ebenfalls entsprechend interpretiert werden.
Die 1A bis 1C, 2A bis 2C und 3A bis 3C zeigen verschiedene Arten des Fächerstruktur-Feldeffekttransistors (FanFET). Der FanFET wird für integrierte Schaltungen von Transistoren und Speicherzellen verwendet. Die 1A, 2A und 3A sind Seitenansichten verschiedener Arten von FanFETs gemäß einigen Ausführungsformen der vorliegenden Offenlegung. Die 1B, 2B und 3B sind jeweils Draufsichten verschiedener Arten von FanFETs gemäß einigen Ausführungsformen der vorliegenden Offenlegung. Die 1C, 2C und 3C sind Querschnittsansichten verschiedener Arten von FanFETs gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
Bezug nehmend auf die 1A bis 1C umfasst ein FanFET 1 ein Substrat 10, Source/Drain-Regionen S/D und eine Kanalregion C im Substrat 10, ein Gate G und eine dielektrische Schicht 20 (in diesem Zusammenhang als dielektrische Gate-Schicht bezeichnet) zwischen dem Gate G und dem Substrat 10. Das Substrat 10 verjüngt sich in einer von der dielektrischen Schicht 20 weg weisenden Richtung. Bei den in 1B dargestellten Ausführungsformen kann die Form des Substrats 10 in Draufsicht in einigen Ausführungsformen beispielsweise ein gleichseitiges Dreieck, ein spitzwinkliges Dreieck und ein stumpfwinkliges Dreieck sein. Die Kanalregion C befindet sich zwischen den Source/Drain-Regionen S/D und ist mit einem andersartigen Dotierstoff als die Source/Drain-Regionen S/D dotiert. Optional kann eine Region des Substrats 10, die von der Kanalregion C und den Source/Drain-Regionen S/D entfernt ist, mit einem geeigneten Dotierstoff dotiert sein. Die dielektrische Schicht 20 hat Kontakt zu einer den Source/Drain-Regionen S/D und der Kanalregion C im Substrat 10 nahegelegenen Seitenwand. Das Gate G hat Kontakt zur dielektrischen Schicht 20.
In einigen Ausführungsformen besteht das Substrat 10 beispielsweise aus Polysilizium. Die Source/Drain-Regionen S/D sind mit einem Dotierstoff vom n-Typ (z. B. Phosphor oder Arsen) oder einem Dotierstoff vom p-Typ (z. B. Bor) dotiert. Die Kanalregion C ist mit einem Dotierstoff anderer Leitfähigkeit als die Source/Drain-Regionen S/D dotiert. Eine Region des Substrats 10, die von der Kanalregion C und den Source/Drain-Regionen S/D entfernt ist, kann optional mit dem gleichen Dotierstoff wie die Kanalregion C dotiert sein.
In einigen Ausführungsformen ist die dielektrische Schicht 20 ein einschichtiger Film oder ein mehrschichtiger Film. Beispielsweise ist die dielektrische Schicht 20 in einigen Ausführungsformen eine einzelne Oxidschicht, und in anderen Ausführungsformen ist die dielektrische Schicht 20 ein zweischichtiger Film bestehend aus einer Oxidschicht (bei einigen Ausführungsformen als Tunneloxid bezeichnet) und einer Nitridschicht zwischen der Oxidschicht und dem Gate G. In einigen Ausführungsformen ist die dielektrische Schicht 20 eine dielektrische High-k-Schicht oder eine Kombination mit einem mehrschichtigen Film. Beispielsweise kann die dielektrische Schicht 20 eine Schicht aus einem Metalloxid oder einem Silikat von Hf, AI, Zr und Kombinationen davon umfassen. Andere geeignete Materialien sind unter anderem La, Mg, Ba, Ti, Pb, Zr in Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Beispielhafte Materialien sind unter anderem MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O5, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen.
In einigen Ausführungsformen besteht das Gate G aus einem leitfähigen Material, zum Beispiel aus dotiertem Polysilizium, Tantalnitrid (TaN), einem anderen leitfähigen Nitrid, Wolfram, einem anderen Metall oder Kombinationen davon. Beispielsweise besteht das Gate G aus TaN.
Die 2A-2C veranschaulichen einen weiteren FanFET, FanFET 2, der zahlreiche Merkmale des FanFET 1 aufweist, ausgenommen eine Form des Substrats 10. In einigen Ausführungsformen, wie in den 2A-2C dargestellt, ist die Form des Substrats 10 in Draufsicht trapezförmig. Im Einzelnen umfasst das Substrat 10 eine lange Basis, die Kontakt zur dielektrischen Schicht 20 hat, und eine kurze Basis, die kürzer als die lange Basis und von der dielektrischen Schicht 20 entfernt ist. Aufgrund der Trapezform verjüngt sich auch das Substrat 10, wie in 2B veranschaulicht, in der von der dielektrischen Schicht 20 weg weisenden Richtung.
Die 3A-3C veranschaulichen einen weiteren FanFET, FanFET 3, der zahlreiche Merkmale des FanFET 1 aufweist, ausgenommen eine Form des Substrats 10. In einigen Ausführungsformen, wie in den 3A-3C dargestellt, ist die Form des Substrats 10 halbkugelförmig, halbelliptisch, halbzylindrisch, halbellipsoid, halbellipsoid-zylindrisch (SECL) und dergleichen. Aufgrund der halbkugeligen Form verjüngt sich auch das Substrat 10, wie in 3B veranschaulicht, in der von der dielektrischen Schicht 20 weg weisenden Richtung.
Die 4A bis 4C, 5A bis 5B, 6A bis 6C und 7 zeigen verschiedene Arten von FanFETs gemäß einigen Ausführungsformen der vorliegenden Offenlegung. 4A veranschaulicht einen weiteren FanFET, FanFET 4a, der zahlreiche Merkmale der in den 1A - 1C, 2A - 2C und 3A - 3C dargestellten FanFETs 1, 2 und/oder 3 aufweist ausgenommen eine Form des Substrats 10 in der Querschnittsansicht. In einigen Ausführungsformen, wie in 4A dargestellt, ist die Form des Substrats 10 in der Querschnittsansicht dreieckig. Im Einzelnen hat das dreieckige Substrat 10 zwei geneigte Seiten, die sich an einem spitzen Ende treffen, das in der Querschnittsansicht am weitesten von der dielektrischen Schicht 20 entfernt liegt. 4B veranschaulicht einen weiteren FanFET, FanFET 4b, der zahlreiche Merkmale des FanFET 4a aufweist, ausgenommen eine Form des Substrats 10 in der Querschnittsansicht. Im Einzelnen hat das dreieckige Substrat 10 eine im Wesentlichen gerade Seite und eine geneigte Seite, die sich an einem spitzen Ende treffen, das am weitesten von der dielektrischen Schicht 20 entfernt liegt, wobei die im Wesentlichen gerade Seite in der Querschnittansicht eine höhere Position als die geneigte Seite hat. 4C veranschaulicht einen weiteren FanFET, FanFET 4c, der zahlreiche Merkmale des FanFET 4b aufweist, ausgenommen eine Form des Substrats 10 in der Querschnittsansicht. Im Einzelnen hat das dreieckige Substrat 10 eine im Wesentlichen gerade Seite und eine geneigte Seite, die sich an einem spitzen Ende treffen, das in der Querschnittsansicht am weitesten von der dielektrischen Schicht 20 entfernt liegt, wobei die im Wesentlichen gerade Seite in der Querschnittansicht eine niedrigere Position als die geneigte Seite hat.
5A veranschaulicht einen weiteren FanFET, FanFET 5a, der zahlreiche Merkmale der FanFETs 1, 2 und/oder 3 aufweist, wie in den 1A - 1C, 2A - 2C und 3A - 3C dargestellt, ausgenommen eine Form des Substrats 10 in Querschnittsansicht. In einigen Ausführungsformen, wie in 5A dargestellt, ist die Form des Substrats 10 in der Querschnittsansicht trapezförmig. Im Einzelnen hat das trapezförmige Substrat 10 eine lange Basis, die Kontakt zur dielektrischen Schicht 20 hat, und eine kurze Basis, die sich in der Querschnittsansicht am weitesten entfernt von der dielektrischen Schicht 20 befindet. Es versteht sich, dass wenn der FanFET 5a ein Draufsichtprofil aufweist, wie es in 1B oder 3B dargestellt ist, die kurze Basis des trapezförmigen Substrats 10 in der Querschnittsansicht perspektivisch betrachtet einer Linie gleicht. Wenn hingegen der FanFET 5a ein Draufsichtprofil aufweist, wie es in 2B dargestellt ist, gleicht die kurze Basis des trapezförmigen Substrats 10 in der Querschnittsansicht perspektivisch betrachtet einer Fläche.
5B veranschaulicht einen weiteren FanFET, FanFET 5b, der zahlreiche Merkmale des FanFET 5a aufweist, ausgenommen eine Form des Substrats 10 in der Querschnittsansicht. Im Einzelnen hat das trapezförmige Substrat 10, wie in 5B dargestellt, eine kurze Basis, die Kontakt zur dielektrischen Schicht 20 hat, und eine lange Basis, die sich am weitesten entfernt von der dielektrischen Schicht 20 befindet. Es versteht sich, dass wenn der FanFET 5b ein Draufsichtprofil aufweist, wie es in 1B oder 3B dargestellt ist, die lange Basis des trapezförmigen Substrats 10 in der Querschnittsansicht perspektivisch betrachtet einer Linie gleicht. Wenn hingegen der FanFET 5b ein Draufsichtprofil aufweist, wie es in 2B dargestellt ist, gleicht die lange Basis des trapezförmigen Substrats 10 in der Querschnittsansicht perspektivisch betrachtet einer Fläche.
6A veranschaulicht einen weiteren FanFET, FanFET 6a, der zahlreiche Merkmale der FanFETs 1, 2 und/oder 3 aufweist, wie in den 1A - 1C, 2A - 2C und 3A - 3C dargestellt, ausgenommen eine Form des Substrats 10 in Querschnittsansicht. In einigen Ausführungsformen, wie in 6A dargestellt, hat das Substrat 10 ein gebogenes Ende, das sich in der Querschnittsansicht am weitesten entfernt von der dielektrischen Schicht 20 befindet. 6B veranschaulicht einen weiteren FanFET, FanFET 6b, der zahlreiche Merkmale des FanFET 6a aufweist, ausgenommen eine Form des Substrats 10 in der Querschnittsansicht. Im Einzelnen verjüngt sich das Substrat 10 in einer von der dielektrischen Schicht 20 weg weisenden Richtung und hat auch ein gebogenes Ende, das sich in der Querschnittsansicht am weitesten entfernt von der dielektrischen Schicht 20 befindet. 6C veranschaulicht einen weiteren FanFET, FanFET 6c, der zahlreiche Merkmale des FanFET 6a aufweist, ausgenommen eine Form des Substrats 10 in der Querschnittsansicht. Im Einzelnen verjüngt sich das Substrat 10 in einer zur dielektrischen Schicht 20 hin weisenden Richtung und hat auch ein gebogenes Ende, das sich in der Querschnittsansicht am weitesten entfernt von der dielektrischen Schicht 20 befindet.
7 veranschaulicht einen weiteren FanFET, FanFET 7, der zahlreiche Merkmale der FanFETs 1, 2, 3, 4a - 4c, 5a - 5b und/oder 6a - 6c aufweist, wie in den 1A - 1C, 2A - 2C, 3A - 3C, 4A - 4C, 5A - 5B und 6A - 6C dargestellt, ausgenommen eine Form des Substrats 10 in Draufsicht. In einigen Ausführungsformen, wie in 7 dargestellt, verjüngt sich das Substrat 10 in einer von der dielektrischen Schicht 20 weg weisenden Richtung und hat ferner in Draufsicht ein gebogenes Ende.
Es versteht sich, dass alle in den 1A - 1C, 2A - 2C, 3A - 3C, 4A - 4C, 5A - 5B, 6A - 6C und 7 gezeigten Geometrien lediglich Beispiele für den FanFET sind, die den beanspruchten Umfang nicht einschränken. Jede andere Variante des FanFET ist in den beanspruchten Umfang einzubeziehen.
8 ist ein Ersatzschaltbild einer Speicherzellenanordnung 100 einer nichtflüchtigen Speichereinrichtung gemäß einigen Ausführungsformen der vorliegenden Offenlegung. Im Einzelnen ist 8 ein Ersatzschaltbild einer 3D-NAND-Flash-Speichereinrichtung mit einer vertikalen Kanalstruktur (vertical channel, VC).
Bezug nehmend auf 8 umfasst die Speicherzellenanordnung 100 eine Vielzahl von Speicherzellenketten 120 in einer vertikalen Richtung, d. h. Z-Richtung. Eine Vielzahl von Speicherzellenketten 120 kann einen Speicherzellenblock 140 bilden, der mit einer Vielzahl von Wortleitungen (word lines) W1 bis Wn verbunden ist. Jede der Speicherzellenketten 120 kann einen Kettenauswahltransistor SST, eine Vielzahl von Speicherzellen M1 bis Mn und einen Masseauswahltransistor GST umfassen. Der Kettenauswahltransistor SST, die Vielzahl von Speicherzellen M1 bis Mn und der Masseauswahltransistor GST können in Reihe in der Z-Richtung angeordnet sein. Die Vielzahl von Wortleitungen W1 bis Wn kann entsprechend mit der Vielzahl von Speicherzellen M1 bis Mn verbunden sein, um so die jeweiligen Speicherzellen M1 bis Mn zu steuern. Die Anzahl der Speicherzellen M1 bis Mn kann entsprechend der Kapazität einer Halbleiterspeichereinrichtung angepasst sein.
Eine Vielzahl von sich in der Y-Richtung erstreckenden Bitleitungen B1 bis Bm kann mit der Oberseite der Speicherzellenketten 120 an der ersten Spalte bis m-ten Spalte verbunden sein, beispielsweise mit einem Drain des Kettenauswahltransistors SST. Darüber hinaus kann eine gemeinsame Source-Leitung CSL mit der Unterseite der Speicherzellenketten 120 verbunden sein, beispielsweise mit einer Source des Masseauswahltransistors GST. In einigen Ausführungsformen kann jede Speicherzellenkette 120 eine Vielzahl von Speicherzellen umfassen (beispielsweise von 4 Speicherzellen bis zu 8192 Speicherzellen). Die oben genannte Anzahl der Speicherzellen ist nur beispielshaft und soll den beanspruchten Umfang nicht einschränken.
Eine sich in der X-Richtung erstreckende Wortleitung kann gemeinsam mit Gate-Elektroden der Speicherzellen aus den Speicherzellen M1 bis Mn der Speicherzellenketten 120 verbunden sein, die in der derselben Schicht angeordnet sind (beispielsweise Speicherzellen, die in derselben Schicht wie M1 angeordnet sind). Entsprechend der Ansteuerung der Wortleitungen W1 bis Wn können Daten in den Speicherzellen M1 bis Mn programmiert/gelesen oder daraus gelöscht werden.
Der Kettenauswahltransistor SST kann zwischen der Bitleitung (beispielsweise B1) und der obersten Speicherzelle Mn in jeder Speicherzellenkette 120 angeordnet sein. Jeder Kettenauswahltransistor SST im Speicherzellenblock 140 kann die Datenübertragung zwischen den Bitleitungen B1 bis Bm und den Speicherzellen M1 bis Mn durch eine mit dem Gate des Kettenauswahltransistors SST verbundene Kettenauswahlleitung SSL steuern.
Der Masseauswahltransistor GST kann zwischen der untersten Speicherzelle M1 und der gemeinsamen Source-Leitung CSL angeordnet sein. Jeder Masseauswahltransistor GST im Speicherzellenblock 140 kann die Datenübertragung zwischen der gemeinsamen Source-Leitung CSL und den Speicherzellen M1 bis Mn durch eine mit dem Gate des Masseauswahltransistors GST verbundene Masseauswahlleitung GSL steuern.
Die 9 bis 11 sind schematische Perspektivansichten von Speicherzellenketten 120 (in 8 gezeigt) einer nichtflüchtigen Speichereinrichtung 200 gemäß einigen Ausführungsformen der vorliegenden Offenlegung. Im Einzelnen veranschaulicht 9 Ketten eines Masseauswahltransistors GST, von Speicherzellen M1 bis Mn und eines Kettenauswahltransistors SST, 10 veranschaulicht im Wesentlichen die gleiche Struktur wie 9, abgesehen vom Wegfall der Kettenauswahltransistoren SST, und 11 veranschaulicht im Wesentlichen die gleiche Struktur wie 9, abgesehen vom Wegfall der Kettenauswahltransistoren SST und Speicherzellen M1 bis Mn. In den 9 bis 11 sind die Darstellungen einiger die Speicherzellenketten 120 aus 8 bildenden Elemente weggelassen.
Bezug nehmend auf 9 kann die nichtflüchtige Speichereinrichtung 200 eine Vielzahl von Speicherzellenketten MCS umfassen, die jeweils einen sich in der Z-Richtung erstreckenden vertikalen Kanal 220 umfassen. Die vertikalen Kanäle 220 haben jeweils eine Kette aus Speicherzellen mit einer halbellipsoidzylindrischen Form. Die Vielzahl von Speicherzellenketten MCS erstreckt sich vom Substrat 202 aus in der Z-Richtung und ist entlang der X-Y-Ebene angeordnet. Die Speicherzellenketten MCS entsprechen den Speicherzellenketten 120 aus 8. Jede Speicherzellenkette MCS kann einen Masseauswahltransistor GST, eine Vielzahl von Speicherzellen M1 bis Mn und einen Kettenauswahltransistor SST umfassen. Dargestellt sind auch Masseauswahlleitungen GSL, Wortleitungen W1 bis Wn und Kettenauswahlleitungen SSL, die mit den Speicherzellenketten MCS elektrisch verbunden sind.
Eine Hauptoberfläche des Substrats 202 kann sich in der X-Y-Ebene erstrecken. In der vorliegenden Ausführungsform ist das Substrat 202 ein Siliziumsubstrat. Alternativ kann das Substrat 202 einen anderen Elementhalbleiter, beispielsweise Germanium, einen Verbindungshalbleiter umfassend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter umfassend SiGe, GaAsP, AlInAs, AIGaAs, GalnAs, GaInP und/oder GalnAsP oder Kombinationen davon umfassen. In einer wiederum anderen Alternative ist das Substrat 202 ein Halbleiter-auf-Isolator (Semiconductor-On-Insulator; SOI), beispielsweise mit einer Einbettungsschicht.
Die vertikalen Kanäle 220 mit einem halbelliptischen Profil können sich in der Z-Richtung erstrecken, die senkrecht zur Richtung der Hauptoberfläche des Substrats 202 verläuft. Die vertikalen Kanäle 220 können getrennt voneinander angeordnet sein. Im Einzelnen sind die auf gegenüberliegenden Seiten einer Isolierschicht 228 eingebetteten vertikalen Kanäle 220 entlang der Y-Richtung versetzt zueinander.
Eine dielektrische Gate-Schicht 222 kann in die vertikalen Kanälen 220 eingebettet sein. Die dielektrische Gate-Schicht 222 kann auf der X-Y-Ebene angeordnet sein und sich in der Z-Richtung erstrecken, die senkrecht zum Substrat 202 verläuft. In einigen Ausführungsformen ist die dielektrische Gate-Schicht 222 ein mehrschichtiger Film in den Speicherzellen M1-Mn. Beispielsweise kann die dielektrische Gate-Schicht 222 in den Speicherzellen M1-Mn ein zweischichtiger Film umfassend eine Siliziumoxidschicht (bei einigen Ausführungsformen als Tunneloxid bezeichnet) und eine Siliziumnitridschicht sein. In einigen Ausführungsformen ist die dielektrische Gate-Schicht 222 im Masseauswahltransistor GST und Kettenauswahltransistor SST ein einschichtiger Film. Beispielsweise ist die dielektrische Gate-Schicht 222 im Masseauswahltransistor GST und Kettenauswahltransistor SST eine einzelne Siliziumoxidschicht.
In einigen Ausführungsformen umfasst die dielektrische Gate-Schicht 222 Siliziumoxid, Siliziumnitrid, dielektrische High-k-Materialien oder Kombinationen davon. In anderen Ausführungsformen kann die dielektrische Gate-Schicht 222 dielektrische High-k-Materialien umfassen. Beispielsweise kann die dielektrische Gate-Schicht 222 eine oder mehrere Schichten aus einem Metalloxid oder einem Silikat von Hf, Al, Zr und Kombinationen davon umfassen. Andere geeignete Materialien sind unter anderem La, Mg, Ba, Ti, Pb, Zr in Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Beispielhafte Materialien sind unter anderem MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O5, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen. Herstellungsverfahren der dielektrischen Gate-Schicht 222 können unter anderem Molekularstrahlepitaxie (MBE), Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) (z. B. metallorganische CVD (MOCVD), plasmaverstärkte CVD (PECVD), Atmosphärendruck-CVD (APCVD), Niederdruck-CVD (LPCVD), Ultrahochvakuum-CVD (UHCVD), Mikrowellenplasma-CVD (MPCVD), Remote-Plasma-CVD (RPCVD), Rapid-Thermal-CVD (RTCVD)) und dergleichen umfassen.
Die Kettenauswahlleitung SSL, die Wortleitungen W1 bis Wn und die Masseauswahlleitung GSL sind in unterschiedliche Regionen der dielektrischen Gate-Schicht 222 eingebettet, die vertikal angeordnet sind, wie in den 9 - 11 gezeigt. Die Kettenauswahlleitung SSL, die Wortleitungen W1 bis Wn und die Masseauswahlleitung GSL umfassen jeweils eingebettete Abschnitte 232, die in die vertikalen Kanälen 220 eingebettet sind. In einigen Ausführungsformen umfassen die Kettenauswahlleitung SSL, die Wortleitungen W1 bis Wn und die Masseauswahlleitung GSL jeweils ferner eine Vielzahl von Verbindungsabschnitten 234, die abwechselnd mit den eingebetteten Abschnitten 232 angeordnet sind. Die Verbindungsabschnitte 234 sind dünner als die eingebetteten Abschnitte 232. In einigen Ausführungsformen sind die eingebetteten Abschnitte 232 von einer der Wortleitungen W1 bis Wn entsprechend in eine Vielzahl der vertikalen Kanäle 220 eingebettet. Die Wortleitungen W1 bis Wn können ein dotiertes Polysilizium oder ein anderes leitfähiges Material wie Tantalnitrid oder ein anderes leitfähiges Nitrid, Wolfram oder ein anderes Metall oder eine Kombination des Vorgenannten sein. Beispielsweise können die Wortleitungen W1 bis Wn Tantalnitrid (TaN) als Material in den beschriebenen Ausführungsformen verwenden.
In einigen Ausführungsformen kann auf einer der dielektrischen Gate-Schicht 222 gegenüberliegenden Seitenwand des vertikalen Kanals 220 eine optionale Auskleidungsschicht 226 ausgestaltet sein. Die Auskleidungsschicht 226 kann Siliziumoxid, Siliziumnitrid, dergleichen oder Kombinationen davon umfassen.
Die dielektrische Gate-Schicht 222 kann zwischen dem vertikalen Kanal 220 und der Kettenauswahlleitung SSL, zwischen dem vertikalen Kanal 220 und den Wortleitungen W1 bis Wn und zwischen dem vertikalen Kanal 220 und der Masseauswahlleitung GSL eingefügt sein. In einigen Ausführungsformen ist die dielektrische Gate-Schicht 222 zwischen den eingebetteten Abschnitten 232 und dem vertikalen Kanal 220 angeordnet. Die Kettenauswahlleitung SSL, der vertikale Kanal 220 und die dielektrische Gate-Schicht 222 benachbart zur Kettenauswahlleitung SSL bilden oder definieren zusammen den Kettenauswahltransistor SST, wie in 8 gezeigt. Die Wortleitungen W1 bis Wn, der vertikale Kanal 220 und die dielektrische Gate-Schicht 222 neben den Wortleitungen W1 bis Wn bilden oder definieren zusammen die Speicherzelle M1 bis Mn, wie in 8 gezeigt. Die Masseauswahlleitung GSL, der vertikale Kanal 220 und die dielektrische Gate-Schicht 222 benachbart zur Masseauswahlleitung GSL bilden oder definieren zusammen den Masseauswahltransistor GST, wie in 8 gezeigt. In einigen Ausführungsformen kann der eingebettete Abschnitt 232 eine mit der dielektrischen Gate-Schicht 222 gekoppelte konvexe Oberfläche 236 umfassen. Darüber hinaus kann der vertikale Kanal 220 eine mit der dielektrischen Gate-Schicht 222 gekoppelte konkave Oberfläche 238 umfassen. Im Einzelnen kann jeder eingebettete Abschnitt 232 und jeder vertikale Kanal 220 jeweils eine konvexe Oberfläche 236 und eine konkave Oberfläche 238 umfassen, und die dielektrische Gate-Schicht 222 befindet sich zwischen der konvexen Oberfläche 236 und der konkaven Oberfläche 238.
Eine Isolierschicht 228 kann ausgestaltet sein, um verschiedene Regionen einer Wortleitung (z. B. Wn), der Kettenauswahlleitung SSL oder der Masseauswahlleitung GSL voneinander zu trennen. Ein Abschnitt der Isolierschicht 228, der zur Trennung der Wortleitungen dient, kann als Isolierschicht mit tiefem Graben (Deep Trench Isolation; DTI) bezeichnet werden. Ein oberer Abschnitt der Isolierschicht 228, der zur Trennung der Kettenauswahlleitungen SSL dient, kann als Isolierschicht mit flachem Graben (Shallow Trench Isolation; STI) bezeichnet werden. Ein unterer Abschnitt der Isolierschicht 228, der zur Trennung der Masseauswahlleitungen GSL dient, kann ebenfalls als STI-Schicht bezeichnet werden. In einigen Ausführungsformen kann die Isolierschicht 228 über dem Substrat 202 ausgestaltet sein und gegenüberliegende Seiten 240 und 242 haben, die asymmetrisch sind. Die vertikalen Kanäle 220 sind entsprechend in die asymmetrischen Seiten 240 und 242 eingebettet. Im Einzelnen hat die Isolierschicht 228 mit asymmetrischen Seiten 240 und 242 in Draufsicht ein gewundenes Profil, und die vertikalen Kanäle 220 sind entsprechend in die asymmetrischen Seiten 240 und 242 der Isolierschicht 228 eingebettet. Die Isolierschicht 228 kann gebildet werden, indem eine Siliziumoxidschicht, Siliziumnitridschicht oder eine Siliziumoxynitridschicht, dergleichen oder Kombinationen davon aufgetragen wird. Beispielsweise kann die Isolierschicht 228 durch Auftragen von Tetraethoxysilan (TEOS) ausgestaltet werden. Die Herstellungsverfahren der Isolierschicht 228 umfassen physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) und dergleichen.
Eine weitere Isolierschicht 230 kann parallel zur Isolierschicht 228 ausgestaltet sein. Die Isolierschicht 230 hat eine andere Form als die Isolierschicht 228. Beispielsweise hat die Isolierschicht 230 in Draufsicht eine Streifenform, und die Isolierschicht 228 hat in Draufsicht eine gewundene Form. Ein Abschnitt der Isolierschicht 230, der zur Trennung der Wortleitungen dient, kann als Isolierschicht mit tiefem Graben (Deep Trench Isolation; DTI) bezeichnet werden. Ein oberer Abschnitt der Isolierschicht 230, der zur Trennung der Kettenauswahlleitungen SSL dient, kann als Isolierschicht mit flachem Graben (Shallow Trench Isolation; STI) bezeichnet werden. Ein unterer Abschnitt der Isolierschicht 230, der zur Trennung der Masseauswahlleitungen GSL dient, kann ebenfalls als STI-Schicht bezeichnet werden. Die Isolierschicht 230 kann gebildet werden, indem eine Siliziumoxidschicht, Siliziumnitridschicht oder eine Siliziumoxynitridschicht, und dergleichen aufgetragen wird. Beispielsweise kann die Isolierschicht 230 durch Auftragen von TEOS ausgestaltet werden. Die Herstellungsverfahren der Isolierschicht 230 umfassen physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) und dergleichen.
Bezug nehmend auf 10 wird darin eine schematische Perspektivansicht eines Abschnitts der nichtflüchtigen Speichereinrichtung 200 gezeigt. Diese Ausführungsform gleicht der in 9 gezeigten, abgesehen davon, dass die Kettenauswahltransistoren SST in 10 nicht gezeigt sind, um ein Draufsichtprofil der Speicherzellen Mn zu zeigen. Weitere Aspekte dieser Ausführungsform sind zur Vereinfachung weggelassen.
Bezug nehmend auf 11 wird darin eine schematische Perspektivansicht eines Abschnitts der nichtflüchtigen Speichereinrichtung 200 gezeigt. Diese Ausführungsform gleicht der in 9 gezeigten, abgesehen davon, dass die Kettenauswahltransistoren SST und Speicherzellen M1-Mn in 11 nicht gezeigt werden, um ein Draufsichtprofil der Masseauswahltransistoren GST zu zeigen. Weitere Aspekte dieser Ausführungsform sind zur Vereinfachung weggelassen.
Die 12A bis 16A sind schematische Draufsichten verschiedener Phasen bei der Herstellung einer Speichereinrichtung. Die 12B bis 16B sind Querschnittsansichten entlang einer Linie B-B in den jeweiligen 12A bis 16A gemäß einigen Ausführungsformen der vorliegenden Offenlegung. Die 17A bis 22A sind horizontale Querschnittsansichten der Speichereinrichtung entlang einer Ebene von einer der entfernten Siliziumnitridschichten gemäß einigen Ausführungsformen der vorliegenden Offenlegung. Die 17B bis 22B sind Querschnittsansichten entlang einer Linie B-B in den 17A bis 22A gemäß einigen Ausführungsformen der vorliegenden Offenlegung. Die 14C, 16C, 17C, 18C, 20C, 21C und 22C sind Querschnittsansichten entlang einer Linie C-C in den 14A, 16A, 17A, 18A, 20A, 21A und 22A gemäß einigen Ausführungsformen der vorliegenden Offenlegung. 19C ist eine vergrößerte Teilansicht von 19B. Die 14D, 16D, 17D, 18D, 19D, 20D, 21D und 22D sind Querschnittsansichten entlang einer Linie D-D in den 14A, 16A, 17A, 18A, 19A, 20A, 21A und 22A gemäß einigen Ausführungsformen der vorliegenden Offenlegung. 19E ist eine Querschnittsansicht entlang einer Linie E-E in 19A gemäß einigen Ausführungsformen der vorliegenden Offenlegung.
Bezug nehmend auf die 12A und 12B zeigen diese Figuren eine beispielhafte Draufsicht und eine Querschnittsansicht der Herstellung eines Masseauswahltransistors der Speichereinrichtung. Es versteht sich, dass vor, während und nach den in den 12A und 12B gezeigten Prozessen weitere Abläufe vorgesehen sein können, und einige der nachstehend beschriebenen Abläufe können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder beseitigt werden. Die Reihenfolge der Abläufe/ Prozesse kann austauschbar sein. Das ausführliche Herstellungsverfahren eines Masseauswahltransistors und eines Kettenauswahltransistors (wie in 9 gezeigt) wird hier weggelassen und bei den folgenden Ausführungsformen beschrieben.
Eine Masseleitung 310 wird unter Verwendung geeigneter Lithographie-, Ätz- und/oder Abscheidungstechniken auf einem Substrat 302 gebildet. Eine erste Polysiliziumschicht 319 und Siliziumnitridschicht (nicht gezeigt) werden auf einem Substrat 302 gebildet. In der vorliegenden Ausführungsform ist das Substrat 302 ein Siliziumsubstrat. Alternativ kann das Substrat 302 einen anderen Elementhalbleiter, beispielsweise Germanium, einen Verbindungshalbleiter umfassend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter umfassend SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GalnAsP oder Kombinationen davon umfassen. In einer wiederum anderen Alternative ist das Substrat 302 ein SOI, beispielsweise mit einer eingebetteten Schicht.
Nachdem die erste Polysiliziumschicht 319 und die Siliziumnitridschicht später gebildet wurden, wird der Ätzprozess für die Isolierschicht mit flachem Graben (STI) durchgeführt. Die erste Auskleidungsschicht 326 kann an der Seitenwand der ersten Polysiliziumschicht 319 und Siliziumnitridschicht gebildet werden. Die erste Auskleidungsschicht 326 kann typische Verbindungsbarriere-Auskleidungsschichtmaterialien wie Tantal, Tantalnitrid und Kombinationen davon oder Titan, Titannitrid und Kombinationen davon umfassen. In einigen Ausführungsformen wird ein CMP-Prozess durchgeführt, um überschüssige Materialien zu entfernen.
In einigen Ausführungsformen wird ein weiterer STI-Ätzprozess durchgeführt und die Siliziumnitridschicht wird entfernt. Nachdem die Siliziumnitridschicht entfernt ist, wird eine zweite Polysiliziumschicht 320 mit Verunreinigungsdotierstoff aufgefüllt. In einigen Ausführungsformen können verschiedene Regionen der zweiten Polysiliziumschicht 320 mit geeigneten Dotierstoffen dotiert werden, um als Source/Drain-Regionen und Kanalregionen von Masseauswahltransistoren zu dienen.
Eine erste dielektrische Gate-Schicht 322 kann als in die zweite Polysiliziumschicht 320 eingebettet ausgestaltet werden. In einigen Ausführungsformen kann die erste dielektrische Gate-Schicht 322 Siliziumoxid oder Siliziumnitrid sein, und in anderen Ausführungsformen kann die erste dielektrische Gate-Schicht 322 dielektrische High-k-Materialien umfassen. Beispielsweise kann die erste dielektrische Gate-Schicht 322 eine Schicht aus einem Metalloxid oder einem Silikat von Hf, Al, Zr und Kombinationen davon umfassen. Andere geeignete Materialien sind unter anderem La, Mg, Ba, Ti, Pb, Zr in Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Beispielhafte Materialien sind unter anderem MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O5, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen.
Eine Masseauswahlleitung 324 kann als in die erste dielektrische Gate-Schicht 322 eingebettet ausgestaltet werden. Die Masseauswahlleitung 324 kann ein dotiertes Polysilizium oder ein anderes leitfähiges Material wie Tantalnitrid oder ein anderes leitfähiges Nitrid, Wolfram oder ein anderes Metall oder eine Kombination des Vorgenannten sein. Beispielsweise kann die Masseauswahlleitung 324 TaN, Silizid oder selbstausrichtendes Silizid (Salicide) in der Ausführungsform verwenden.
Nachdem der STI-Ätzprozess erneut durchgeführt wurde, kann eine Isolierschicht mit flachem Graben (STI) 328 ausgestaltet werden, um jede von der ersten Polysiliziumschichten 319 und der zweiten Polysiliziumschichten 320 voneinander zu trennen und die Masseauswahlleitung 324 als die leitfähige Schicht zu definieren. Die STI-Schicht 328 kann ausgestaltet werden, indem eine Siliziumoxidschicht, Siliziumnitridschicht oder eine Siliziumoxynitridschicht, und dergleichen aufgetragen wird. Beispielsweise kann die STI-Schicht 328 TEOS sein. Die STI-Schicht 328 hat in Draufsicht eine gewundene Form und somit asymmetrische gegenüberliegende Seiten, und Abschnitte der zweiten Polysiliziumschichten 320 sind entsprechend in die asymmetrischen Seiten eingebettet. Darüber hinaus kann eine weitere STI-Schicht 330 parallel zur STI-Schicht 328 gebildet werden. Die STI-Schicht 330 kann gebildet werden, indem eine Siliziumoxidschicht, Siliziumnitridschicht oder eine Siliziumoxynitridschicht und dergleichen aufgetragen wird. Beispielsweise kann die STI-Schicht 330 TEOS sein.
Bezug nehmend auf 12A werden die erste Polysiliziumschicht 319, die zweite Polysiliziumschicht 320, die erste dielektrische Gate-Schicht 322 und die Masseauswahlleitung 324 in einer Zellenregion CR gebildet, um als Masseauswahltransistoren zu dienen. Auf diese Weise können eingebettete Abschnitte der Masseauswahlleitung 324, die der ersten Polysiliziumschicht 319 gegenüberliegen und darin eingebettet sind, und die zweite Polysiliziumschicht 320 als Gates der Masseauswahltransistoren dienen. Randregionen PR1 und PR2 liegen auf gegenüberliegenden Seiten der Zellenregion CR und frei von den Masseauswahltransistoren. Die Herstellung der Masseauswahltransistoren gleicht der Herstellung von Speicherzellen wie unter Bezugnahme auf die 13A-23 unten beschrieben.
Bezug nehmend auf die 13A und 13B ist eine Vielzahl von Siliziumnitridschichten 332 und dritten Polysiliziumschichten 334 abwechselnd auf den Masseauswahltransistoren sowie über die Zellenregion CR und den Randregionen PR1 und PR2 gestapelt. Über dem Stapel aus dritten Polysiliziumschichten 334 und Siliziumnitridschichten 332 wird eine strukturierte Hartmaskenschicht 335 gebildet. Die strukturierte Hartmaskenschicht 335 kann Fotolack, Siliziumdioxid, Silizium-Carbonnitrid, Siliziumoxynitrid, Siliziumnitrid oder dergleichen umfassen, jedoch können auch andere geeignete dielektrische Filme verwendet werden. Beispielsweise kann in der Ausführungsform Siliziumnitrid verwendet werden. Die strukturierte Hartmaskenschicht 335 kann unter Verwendung geeigneter Abscheidungs-, Lithographie- und/oder Ätztechniken ausgestaltet werden. Das Strukturieren der Hartmaskenschicht 335 führt zu gewundenen Gräben T0, die in der strukturierten Hartmaskenschicht 335 parallel angeordnet sind. Die gewundenen Gräben T0 legen darunterliegende Materialien (z. B. die dritte Polysiliziumschicht 334) in der Zellenregion CR frei. Die Randregionen PR1 und PR2 sind von der Hartmaskenschicht 335 abgedeckt, um so den Stapel aus dritten Polysiliziumschichten 334 und Siliziumnitridschichten 332 in den Randregionen PR1 und PR2 zu schützen.
Bezug nehmend auf die 14A und 14B wird das DTI-Ätzen an den freiliegenden, von der strukturierten Hartmaskenschicht 335 unbedeckten Materialien unter Verwendung der strukturierten Hartmaskenschicht 335 als Ätzmaske durchgeführt, so dass das Muster aus gewundenen Gräben T0 auf den Stapel der Siliziumnitridschichten 332 und der dritten Polysiliziumschichten 334 übertragen wird, wodurch Gräben T1 in den Stapel der Siliziumnitridschichten 332 und der dritten Polysiliziumschichten 334 geätzt werden. Das DTI-Ätzen endet an der STI-Schicht 330. In einigen Ausführungsformen kann eine Endpunkterkennungstechnik verwendet werden, um das Stoppen des DTI-Ätzprozesses zu bestimmen. Der Ätzprozess kann entweder Trocken- oder Nassätzen verwenden. Beim Trockenätzen kann das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 oder Kombinationen davon umfassen. Optional können verdünnende Gase wie N2, O2 oder Ar verwendet werden. Beim Nassätzen kann die Ätzlösung (Beize) NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O und/oder dergleichen umfassen. Die Hartmaskenschicht 335 wird von der Zellenregion CR sowie den Randregionen PR1 und PR2 entfernt. Bezug nehmend auf die 14C und 14D sind eine Vielzahl von Siliziumnitridschichten 432 und dritten Polysiliziumschichten 434 abwechselnd in der Randregion PR1 gestapelt. Die Siliziumnitridschichten 432 erstrecken sich durchgehend ausgehend von den entsprechenden Siliziumnitridschichten 332 in der Zellenregion CR, und die dritten Polysiliziumschichten 434 erstrecken sich ebenfalls durchgehend ausgehend von den entsprechenden dritten Polysiliziumschichten 334 in der Zellenregion CR. Eine Vielzahl von Siliziumnitridschichten 532 und dritten Polysiliziumschichten 534 sind ebenfalls abwechselnd in der Randregion PR2 gestapelt. Die Siliziumnitridschichten 532 erstrecken sich durchgehend ausgehend von den entsprechenden Siliziumnitridschichten 332 in der Zellenregion CR, und die dritten Polysiliziumschichten 534 erstrecken sich ebenfalls durchgehend ausgehend von den entsprechenden dritten Polysiliziumschichten 334 in der Zellenregion CR.
Bezug nehmend auf die 15A und 15B, sind die zweiten Auskleidungsschichten 336 auf der freiliegenden Seitenwand des Stapels der Siliziumnitridschicht 332 und der dritten Polysiliziumschichten 334 gebildet. Nachdem die Seitenwände der Gräben T1 mit den zweiten Auskleidungsschichten 336 ausgekleidet sind, werden die Gräben T1 mit Isoliermaterial aufgefüllt, um erste DTI-Schichten 338 in den jeweiligen Gräben T1 auszugestalten. In einigen Ausführungsformen umfassen die ersten DTI-Schichten 338 eine Siliziumoxidschicht, Siliziumnitridschicht oder Siliziumoxynitridschicht und dergleichen. Die ersten DTI-Schichten 338 können mittels CVD, PECVD, ALD oder FCVD ausgestaltet werden. Ein Planarisierungsprozess, beispielsweise ein CMP-Prozess, kann durchgeführt werden, um überschüssige Materialien der zweiten Auskleidungsschichten 336 und/oder ersten DTI-Schichten 338 zu entfernen.
Bezug nehmend auf die 16A bis 16D wird ein weiterer DTI-Ätzprozess durchgeführt, um Gräben T2 in den Stapel der Siliziumnitridschichten 332 und dritten Polysiliziumschichten 334 zu ätzen und so einen aktiven Bereich auszugestalten. Die Gräben T2 sind abwechselnd mit den ersten DTI-Schichten 338 angeordnet. Die Gräben T2 haben eine Streifenform, die sich von der gewundenen Form der ersten DTI-Schichten 338 unterscheidet. Die Gräben T2 erstrecken sich über die Zellenregion CR und die Randregionen PR1 und PR2, so dass die Gräben T2 ebenfalls in den Stapel der Siliziumnitridschichten 432 und dritten Polysiliziumschichten 434 in der Randregion PR1 geätzt werden (wie in 16C gezeigt), und die Gräben T2 werden auch in den Stapel der Siliziumnitridschichten 532 und dritten Polysiliziumschichten 534 in der Randregion PR2 geätzt (wie in 16D gezeigt). Eine Endpunkterkennungstechnik kann verwendet werden, um das Stoppen des DTI-Ätzprozesses zu bestimmen. Der Ätzprozess kann entweder Trocken- oder Nassätzen verwenden. Beim Trockenätzen kann das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, CI2 oder Kombinationen davon umfassen. Optional können verdünnende Gase wie N2, O2 oder Ar verwendet werden. Beim Nassätzen kann die Ätzlösung (Beize) NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O und/oder dergleichen umfassen.
Bezug nehmend auf die 17A und 17B werden die Siliziumnitridschichten 332 entfernt. Nachdem die Siliziumnitridschichten 332 entfernt sind, werden Aussparungen R1 zwischen den vertikal angeordneten dritten Polysiliziumschichten 334 in der Zellenregion CR ausgestaltet. Es versteht sich, dass 17A sowie nachfolgend die 18A, 19A, 20A, 21A, 22A und 23 horizontale Querschnittsansichten der Speichereinrichtung entlang einer Ebene von einer der entfernten Siliziumnitridschichten sind. Darüber hinaus werden, wie in den 17C und 17D gezeigt, die Siliziumnitridschichten 432 und 532 auch aus den Polysilizium/Nitrid-Stapeln in den Randregionen PR1 und PR2 entfernt, was wiederum zu den dritten Polysiliziumschichten 434 ohne eingreifende Siliziumnitridschichten in der Randregion PR1 führt, und zu den dritten Polysiliziumschichten 534 ohne eingreifende Siliziumnitridschichten in der Randregion PR2.
Bezug nehmend auf die 18A und 18B wird ein Prozess zur Integration Aussparungen aufweisender Zellen (Recessed Cell Integration; RCI) durchgeführt. Das heißt, nachdem die Aussparungen R1 ausgestaltet sind, werden die Aussparungen R1 mit einer vierten Polysiliziumschicht 340 mit einem Verunreinigungsdotierstoff aufgefüllt. Nachdem die vierte Polysiliziumschicht 340 ausgestaltet ist, wird ein thermischer Härtprozess durchgeführt. Wie in den 18C und 18D gezeigt, werden die vierten Polysiliziumschichten 440 und 540 in den Randregionen PR1 bzw. PR2 gebildet.
Bezug nehmend auf die 19A - 19E werden Implantationsprozesse an der vierten Polysiliziumschicht 340 durchgeführt, gefolgt von einem Härtprozess, um die implantierten Dotierstoffe zu aktivieren. Die dritte Polysiliziumschicht 334 und die vierte Polysiliziumschicht 340 sind als vertikaler Kanal 350 definiert. Jede der vierten Polysiliziumschichten 340 wird abwechselnd auf die dritte Polysiliziumschicht 334 gestapelt. Das heißt, der vertikale Kanal 350 hat eine wellenförmige Seitenwand 351. In einigen Ausführungsformen umfasst die wellenförmige Seitenwand 351 des vertikalen Kanals 350 eine Vielzahl von abwechselnd angeordneten Erhöhungen 351p und Vertiefungen 351t.
19C ist eine vergrößerte Teilansicht von 19B. Bezug nehmend auf 19C werden die Source/Drain-Regionen 355 in den vierten Polysiliziumschichten 340 gebildet, indem Dotierstoffe einer Ionenimplantation mit einem bestimmten Winkel gesteuert werden. Die Implantationsprozesse führen zu einer Substrat-Implantationsregion 353, Source/Drain-Regionen 355 und einer Kanalregion 357 in jeder vierten Polysiliziumschicht 340. Die Kanalregion 357 befindet sich zwischen den Source/Drain-Regionen 355. Der Dotierstofftyp der Ionenimplantation kann p-Typ-Dotierstoffe oder n-Typ-Dotierstoffe umfassen. Beispielsweise können p-Typ-Dotierstoffe Bor oder BF2 sein und n-Typ-Dotierstoffe können Phosphor oder Arsen sein. In einigen Ausführungsformen wird ein p-Typ-Dotierstoff in die Substrat-Implantationsregion 353 implantiert, ein n-Typ-Dotierstoff wird in die Source/Drain-Regionen 355 implantiert, und ein p-Typ-Dotierstoff oder n-Typ-Dotierstoff wird in die Kanalregion 357 implantiert. Mit anderen Worten: die Substrat-Implantationsregion 353, die Source/Drain-Regionen 355 und die Kanalregion 357 können je nach ihren elektrischen Eigenschaften mit geeigneten Dotierstoffen dotiert werden. Infolge der Implantationsprozesse können die Source/Drain-Regionen 355 und die Kanalregion 357 zwischen den Source/Drain-Regionen 355 als ein Transistor dienen, der als Speicherzelle fungiert.
In einigen Ausführungsformen ist der nach den Implantationsprozessen durchgeführte Härtprozess ein schneller thermischer Härtprozess (Rapid Thermal Annealing; RTA), der in einem Temperaturbereich zwischen ca. 700 °C und ca. 1200 °C für eine Dauer zwischen ca. 30 Sekunden und ca. 90 Sekunden durchgeführt wird. In weiteren Ausführungsformen kann der herkömmliche Ofenhärtprozess (Conventional Furnace Annealing; CFA) in einem Temperaturbereich zwischen ca. 900 °C bis ca. 1200 °C für eine Dauer zwischen ca. 30 Minuten und ca. 2 Stunden durchgeführt werden.
Bezug nehmend auf die 20A bis 20D wird eine zweite dielektrische Gate-Schicht 342 auf der Seitenwand der vierten Polysiliziumschicht 340 ausgestaltet. Die zweite dielektrische Gate-Schicht 342 ist konform zu der wellenförmigen Seitenwand 351 des vertikalen Kanals 350. In einigen Ausführungsformen kann die zweite dielektrische Gate-Schicht 342 aus Siliziumoxid oder Siliziumnitrid bestehen, und in anderen Ausführungsformen kann die zweite dielektrische Gate-Schicht 342 dielektrische High-k-Materialien umfassen. Beispielsweise kann die zweite dielektrische Gate-Schicht 342 eine oder mehrere Schichten aus Metalloxid oder einem Silikat von Hf, AI, Zr und Kombinationen davon umfassen. Andere geeignete Materialien sind unter anderem La, Mg, Ba, Ti, Pb, Zr in Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Beispielhafte Materialien sind unter anderem MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O5, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen.
Nachdem die zweite dielektrische Gate-Schicht 342 ausgestaltet ist, wird unter Verwendung geeigneter Abscheidungstechniken eine leifähige Schicht 344 als in die zweite dielektrische Gate-Schicht 342 eingebettet gebildet. Die leitfähige Schicht 344 ist dotiertes Polysilizium oder ein anderes leitfähiges Material wie Tantalnitrid oder ein anderes leitfähiges Nitrid, Wolfram oder ein anderes Metall oder eine Kombination des Vorgenannten. Beispielsweise verwendet die leitfähige Schicht 344 TaN als Material in der Ausführungsform. Die leitfähige Schicht 344 kann als ein Gate für einen Transistor dienen. In Ausführungsformen, bei denen der Transistor als eine Speicherzelle fungiert, fungiert die leitfähige Schicht 344 als Wortleitung.
Bezug nehmend auf 20A führt das Abscheiden der leitfähigen Schicht 344 auch zum Abscheiden der um die vierte Polysiliziumschicht 440 in der Randregion PR1 gewickelten leitfähigen Schicht 444, um eine in Draufsicht U-förmige Struktur auszugestalten, sowie zum Abscheiden der um die vierte Polysiliziumschicht 540 in der Randregion PR2 gewickelten leitfähigen Schicht 544, um eine in Draufsicht umgekehrte U-förmige Struktur auszugestalten.
Bezug nehmend auf die 21A bis 21D wird ein DTI-Ätzprozess derartig durchgeführt, dass Abschnitte der leitfähigen Schicht 344 außerhalb der Aussparungen R1 zwischen vertikal benachbarten dritten Polysiliziumschichten 334 entfernt werden, während verbleibende Abschnitte der leitfähigen Schicht 344 in den Aussparungen R1 als Wortleitungen 345 dienen, die vertikal abwechselnd mit den dritten Polysiliziumschichten 334 angeordnet sind, um eine Flash-Speicherzelle zu bilden. In einigen Ausführungsformen sind die eingebetteten Abschnitte der Wortleitungen 345 abwechselnd mit den Erhöhungen 351p angeordnet. In einigen Ausführungsformen kann der Ätzprozess entweder Trocken- oder Nassätzen verwenden. Beim Trockenätzen kann das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 oder Kombinationen davon umfassen. Optional können verdünnende Gase wie N2, O2 oder Ar verwendet werden. Beim Nassätzen kann die Ätzlösung (Beize) NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O und/oder dergleichen umfassen.
Bezug nehmend auf die 22A und 22B werden die Gräben T2 mit Isoliermaterial aufgefüllt, um eine weitere zweite DTI-Schicht 346 in den sich zur den Randregionen PR1 und PR2 erstreckenden Gräben auszugestalten. In einigen Ausführungsformen umfasst die zweite DTI-Schicht 346 eine Siliziumoxidschicht, Siliziumnitridschicht oder Siliziumoxynitridschicht und dergleichen. Die zweite DTI-Schicht 346 kann mittels CVD, PECVD, ALD oder FCVD ausgestaltet werden. Ein Planarisierungsprozess, beispielsweise ein CMP-Prozess, kann durchgeführt werden, um überschüssige Materialien der zweiten DTI-Schicht 346 zu entfernen.
In einigen Ausführungsformen wird die Herstellung eines Kettenauswahltransistors SST durchgeführt, wobei das Herstellungsverfahren des Kettenauswahltransistors SST das gleiche wie beim Masseauswahltransistor GST ist (wie in 12A und 12B gezeigt), indem verschiedene STI-Ätzprozesse durchgeführt werden und eine fünfte Polysiliziumschicht (nicht gezeigt) und sechste Polysiliziumschicht (nicht gezeigt) gebildet werden. Das ausführliche Herstellungsverfahren eines Kettenauswahltransistors SST wird hier weggelassen. Beispielhafte Kettenauswahltransistoren SST sind in 9 dargestellt und wurden zuvor in Bezug auf 9 erörtert.
23 veranschaulicht eine vertikale Transistorstruktur, die bei einigen Ausführungsformen als asymmetrische Struktur angeordnet ist. Wie in 23 gezeigt, umfasst ein 3D-NAND-Flash mehrere FanFET-Zellen 360. Jede FanFET-Zelle 360 umfasst die zweiten Auskleidungsschichten 336, die vierte Polysiliziumschicht 340, die zweite dielektrische Gate-Schicht 342 und die Wortleitungen 345. Jede erste Einheit 370 und jede zweite Einheit 380 umfasst entsprechend zwei FanFET-Zellen 360, die asymmetrisch zueinander sind. In einigen Ausführungsformen können die FanFET-Zellen 360 asymmetrisch zueinander angeordnet sein, um die Strukturdichte zu verbessern. In anderen Ausführungsformen kann ein FanFET auch als Verbund-Hexagon (mit sechs FanFET-Zellen 360 kombiniert) angeordnet sein, um die dichteste FanFET-Struktur zu bilden, die als Asymmetrical Compound Hexagon Technology (ACHT) bezeichnet wird. Es versteht sich, dass der 3D-NAND-Flash nur eine beispielhafte Anwendung der FanFET-Zellen 360 in einigen Ausführungsformen ist. In anderen Ausführungsformen können die FanFET-Zellen 360 in weiteren Anwendungen wie MRAM, ReRAM (RRAM), NAND, DRAM, NOR und logischen Bauteilen mit/ohne spezifische Materialien benutzt werden.
Die 24A und 24B zeigen eine Draufsicht auf das Layout und eine Querschnittsansicht der BEoL (Back End of Line)-Anordnung vom Typ VC eines 3D-NAND-Flash gemäß einigen Ausführungsformen der vorliegenden Offenlegung. Wie in den 24A und 24B dargestellt, umfasst die BEoL-Anordnung vom Typ VC des 3D-NAND-Flash eine Vielzahl von streifenförmigen Isolierschichten 602, gewundenen Isolierschichten 604, Polysiliziumschichten 606, Wortleitungen (WL) w0 bis w5, Bitleitungen (BL) b1 bis b12, Auswahl-Gate-Leitungen (SGL) s1 bis s4 und Metallschichten M1 und M2. Auf beiden Seiten der gewundenen Isolierschichten 604 ist eine Vielzahl von Wortleitungen ausgebildet. Die Metallschichten M1 und M2 können eine Vielzahl von Bitleitungen, Wortleitungen und Auswahl-Gate-Leitungen umfassen.
Eine Vielzahl von Durchkontaktierungen („Via“), beispielsweise ein „Staircase Via“ (auch bezeichnet als Kaskaden-Kontakt-Durchkontaktierung („Cascade Contact Via; CCV“)), Durchkontaktierung 1 (Via1) und Durchkontaktierung 2 (Via2), können eine elektrische Verbindung zwischen den Metallschichten umfassend BL, WL und SGL bereitstellen. Bezug nehmend auf 24A kann die Durchkontaktierung 1 die elektrische Verbindung zwischen SGL und WL bereitstellen. Die Metallschicht M1 kann als BL gestaltet sein, beispielsweise Bitleitung b5. Die Durchkontaktierung 1 kann die elektrische Verbindung zwischen den Metallschichten umfassend BL, WL und SGL bereitstellen. Beispielsweise kann die Durchkontaktierung 1 die elektrische Verbindung zwischen Metallschicht M1 und WL bereitstellen. Die Durchkontaktierung 2 kann ebenfalls die elektrische Verbindung zwischen den Metallschichten umfassend BL, WL und SGL bereitstellen. Beispielsweise kann die Durchkontaktierung 2 die elektrische Verbindung zwischen der Metallschicht M2 und WL bereitstellen.
Bezug nehmend auf 24B kontaktiert die Kaskaden-Kontakt-Durchkontaktierung CCV elektrisch von WL zur Durchkontaktierung 1 der Metallschicht M1 und dann zur Metallschicht M2 durch die Durchkontaktierung 2. Beispielsweise kann die oberste Wortleitung w5 über die Kaskaden-Kontakt-Durchkontaktierung CCV und die Durchkontaktierung 1 mit der Metallschicht M1 elektrisch verbunden sein und dann über die Durchkontaktierung 2 mit SGL der Metallschicht M2 elektrisch verbunden sein.
In einigen Ausführungsformen gleicht der Kupferprozess BEoL vom VC-Typ des 3D-NAND-Flash dem BEoL-Prozess, wie in den 24A und 24B gezeigt. Die Kaskaden-Kontakt-Durchkontaktierung CCV kann SGL und WL elektrisch verbinden. Das Dual-Damascene (DD1) kann die Durchkontaktierung 1 und die Metallschicht M1 umfassen. Ein weiteres Dual-Damascene (DD2) kann die Durchkontaktierung 2 und die Metallschicht M2 umfassen.
In einigen Ausführungsformen umfasst ein Transistor ein Substrat mit einer Vielzahl von Source/Drain-Regionen und einer Kanalregion zwischen den Source/Drain-Regionen, ein Gate und eine dielektrische Gate-Schicht zwischen Gate und Substrat. In Draufsicht verjüngt sich das Substrat in einer von der dielektrischen Gate-Schicht weg weisenden Richtung.
In einigen Ausführungsformen bilden die dielektrische Gate-Schicht, das Substrat und das Gate in Draufsicht ein halbelliptisches Profil.
In einigen Ausführungsformen ist das Gate in die dielektrische Gate-Schicht eingebettet.
In einigen Ausführungsformen ist die dielektrische Gate-Schicht in das Substrat eingebettet.
In einigen Ausführungsformen umfasst das Gate eine mit der dielektrischen Gate-Schicht gekoppelte konvexe Oberfläche.
In einigen Ausführungsformen umfasst das Substrat eine mit der dielektrischen Gate-Schicht gekoppelte konkave Oberfläche.
In einigen Ausführungsformen umfassen das Gate und das Substrat jeweils eine konvexe Oberfläche und eine konkave Oberfläche, und die dielektrische Gate-Schicht befindet sich zwischen der konvexen Oberfläche und der konkaven Oberfläche.
In einigen Ausführungsformen umfasst der Transistor weiterhin eine erste Isolierschicht, in die das Substrat eingebettet ist, wobei die erste Isolierschicht in Draufsicht eine gewundene Form hat.
In einigen Ausführungsformen umfasst der Transistor zudem eine zweite Isolierschicht, wobei sich das Gate zwischen der zweiten Isolierschicht und der dielektrischen Gate-Schicht befindet, und die zweite Isolierschicht hat in Draufsicht eine andere Form als die erste Isolierschicht.
In einigen Ausführungsformen hat die zweite Isolierschicht in Draufsicht eine Streifenform.
In einigen Ausführungsformen umfasst eine Halbleitereinrichtung eine erste Isolierschicht mit einer ersten und einer zweiten Seite, die in Draufsicht asymmetrisch sind, und eine Vielzahl von Transistoren, die entsprechend in die asymmetrische erste und zweite Seite der ersten Isolierschicht eingebettet sind. Die Transistoren umfassen jeweils horizontal nacheinander angeordnet ein Gate, eine dielektrische Gate-Schicht und ein dotiertes Polysilizium-Substrat.
In einigen Ausführungsformen hat die erste Isolierschicht in Draufsicht eine gewundene Form.
In einigen Ausführungsformen umfasst die Halbleitereinrichtung ferner eine Vielzahl von zweiten Isolierschichten, wobei sich die erste Isolierschicht in Draufsicht zwischen den zweiten Isolierschichten befindet und die zweiten Isolierschichten in Draufsicht andere Formen als die erste Isolierschicht haben.
In einigen Ausführungsformen haben die zweiten Isolierschichten in Draufsicht jeweils eine Streifenform.
In einigen Ausführungsformen haben die Transistoren in Draufsicht jeweils eine halbelliptische Form.
In einigen Ausführungsformen hat die erste Seite der ersten Isolierschicht eine Vielzahl von ersten Aussparungen, in denen sich eine erste Gruppe der Transistoren befindet, die zweite Seite der ersten Isolierschicht hat eine Vielzahl von zweiten Aussparungen, in denen sich eine zweite Gruppe der Transistoren befindet, und die ersten Aussparungen fluchten in Draufsicht nicht mit den zweiten Aussparungen.
In einigen Ausführungsformen umfasst das dotierte Polysiliziumsubstrat von jedem der Transistoren Source/Drain-Regionen, die vertikal angeordnet sind.
In einigen Ausführungsformen umfasst ein Verfahren zum Herstellen einer Speichereinrichtung das Bilden eines Stapels aus Siliziumnitridschichten und Polysiliziumschichten, die abwechselnd angeordnet sind, das Ätzen eines gewundenen Grabens in den Stapel aus Siliziumnitridschichten und Polysiliziumschichten, das Bilden einer ersten Isolierschicht in dem gewundenen Graben, das Entfernen von einer der Siliziumnitridschichten, um eine Aussparung zwischen zwei benachbarten der Polysiliziumschichten auszubilden, und das aufeinanderfolgende Bilden einer dotierten Polysiliziumschicht, einer dielektrischen Gate-Schicht und einer leitfähigen Schicht in der Aussparung.
In einigen Ausführungsformen umfasst ein Verfahren zum Herstellen einer Speichereinrichtung ferner das Ätzen eines streifenförmigen Grabens in den Stapel aus Siliziumnitridschichten und Polysiliziumschichten sowie das Bilden einer zweiten Isolierschicht in dem streifenförmigen Graben, nachdem die dotierte Polysiliziumschicht, die dielektrische Gate-Schicht und die leitfähige Schicht gebildet wurden.
In einigen Ausführungsformen wird das Bilden der leitfähigen Schicht derartig durchgeführt, dass sich ein erster Abschnitt der leitfähigen Schicht und ein zweiter Abschnitt der leitfähigen Schicht in Draufsicht um die dotierte Polysiliziumschicht wickeln und sich die erste Isolierschicht in Draufsicht zwischen dem ersten Abschnitt und dem zweiten Abschnitt der leitfähigen Schicht befindet.
Obwohl die vorliegende Offenlegung unter Bezugnahme auf bestimmte Ausführungsformen davon sehr ausführlich beschrieben wurde, sind andere Ausführungsformen möglich. Daher dürfen Wesensart und Umfang der angehängten Ansprüche nicht auf die Beschreibung der hierin enthaltenen Ausführungsformen beschränkt werden.
Für Fachleute wird offensichtlich sein, dass sich verschiedene Modifikationen und Abwandlungen an der Struktur der vorliegenden Offenlegung vornehmen lassen, ohne von Umfang oder Wesensart der Erfindung abzuweichen. In Anbetracht des Vorgenannten ist es beabsichtigt, dass die vorliegende Offenlegung Modifikationen und Abwandlungen dieser Erfindung abdeckt, sofern sie in den Umfang der folgenden Ansprüche fallen.

Claims

Transistor, umfassend: ein Substrat mit einer Vielzahl von Source/Drain-Regionen und einer Kanalregion zwischen den Source/Drain-Regionen, ein Gate; und eine dielektrische Gate-Schicht zwischen dem Gate und dem Substrat, wobei sich das Substrat in Draufsicht in einer von der dielektrischen Gate-Schicht weg weisenden Richtung verjüngt.
Transistor nach Anspruch 1, wobei die dielektrische Gate-Schicht, das Substrat und das Gate in Draufsicht ein halbelliptisches Profil bilden.
Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Gate in die dielektrische Gate-Schicht eingebettet ist.
Transistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die dielektrische Gate-Schicht in das Substrat eingebettet ist.
Transistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Gate eine mit der dielektrischen Gate-Schicht gekoppelte konvexe Oberfläche hat.
Transistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat eine mit der dielektrischen Gate-Schicht gekoppelte konkave Oberfläche hat.
Transistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Gate und das Substrat jeweils eine konvexe Oberfläche und eine konkave Oberfläche umfassen und sich die dielektrische Gate-Schicht zwischen der konvexen Oberfläche und der konkaven Oberfläche befindet.
Transistor nach einem der vorhergehenden Ansprüche, gekennzeichnet durch: eine erste Isolierschicht, in die das Substrat eingebettet ist, wobei die erste Isolierschicht in Draufsicht eine gewundene Form hat.
Transistor nach Anspruch 8, gekennzeichnet durch: eine zweite Isolierschicht, wobei sich das Gate zwischen der zweiten Isolierschicht und der dielektrischen Gate-Schicht befindet, und die zweite Isolierschicht in Draufsicht eine andere Form als die erste Isolierschicht hat.
Transistor nach Anspruch 9, dadurch gekennzeichnet, dass die zweite Isolierschicht in Draufsicht eine Streifenform hat.
Halbleitereinrichtung, umfassend: eine erste Isolierschicht mit einer ersten und zweiten Seite, die in Draufsicht asymmetrisch sind; und eine Vielzahl von Transistoren, die entsprechend in die asymmetrische erste und zweite Seite der ersten Isolierschicht eingebettet sind, wobei die Transistoren jeweils ein Gate, eine dielektrische Gate-Schicht und ein dotiertes Polysiliziumsubstrat horizontal nacheinander angeordnet umfassen.
Halbleitereinrichtung nach Anspruch 11, dadurch gekennzeichnet, dass die erste Isolierschicht in Draufsicht eine gewundene Form hat.
Halbleitereinrichtung nach Anspruch 11 oder 12, gekennzeichnet durch: eine Vielzahl von zweiten Isolierschichten, wobei sich die erste Isolierschicht in Draufsicht zwischen den zweiten Isolierschichten befindet und die zweiten Isolierschichten in Draufsicht andere Formen als die erste Isolierschicht haben.
Halbleitereinrichtung nach Anspruch 13, dadurch gekennzeichnet, dass die zweiten Isolierschichten in Draufsicht jeweils eine Streifenform haben.
Halbleitereinrichtung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die Transistoren in Draufsicht jeweils eine halbelliptische Form haben.
Halbleitereinrichtung nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass die erste Seite der ersten Isolierschicht eine Vielzahl von ersten Aussparungen hat, in denen sich eine erste Gruppe der Transistoren befindet, die zweite Seite der ersten Isolierschicht eine Vielzahl von zweiten Aussparungen hat, in denen sich eine zweite Gruppe der Transistoren befindet, und die ersten Aussparungen in Draufsicht nicht mit den zweiten Aussparungen ausgerichtet sind.
Halbleitereinrichtung nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, dass das dotierte Polysiliziumsubstrat von jedem der Transistoren Source/Drain-Regionen umfasst, die vertikal angeordnet sind.
Verfahren zum Herstellen einer Speichereinrichtung, umfassend: Bilden eines Stapels aus Siliziumnitridschichten und Polysiliziumschichten, die abwechselnd angeordnet sind; Ätzen eines gewundenen Grabens in den Stapel aus Siliziumnitridschichten und Polysiliziumschichten; Bilden einer ersten Isolierschicht in dem gewundenen Graben; Entfernen von einer der Siliziumnitridschichten, um eine Aussparung zwischen zwei benachbarten Polysiliziumschichten zu bilden; und Bilden einer dotierten Polysiliziumschicht, einer dielektrischen Gate-Schicht und einer leitfähigen Schicht der Reihe nach in der Aussparung.
Verfahren nach Anspruch 18, gekennzeichnet durch: Ätzen eines streifenförmigen Grabens in den Stapel aus Siliziumnitridschichten und Polysiliziumschichten; und Bilden einer zweiten Isolierschicht in dem streifenförmigen Graben, nachdem die dotierte Polysiliziumschicht, die dielektrische Gate-Schicht und die leitfähige Schicht ausgestaltet wurden.
Verfahren nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass das Bilden der leitfähigen Schicht derartig durchgeführt wird, dass sich ein erster Abschnitt der leitfähigen Schicht und ein zweiter Abschnitt der leitfähigen Schicht in Draufsicht um die dotierte Polysiliziumschicht wickeln, und sich die erste Isolierschicht in Draufsicht zwischen dem ersten Abschnitt und dem zweiten Abschnitt der leitfähigen Schicht befindet.