CN107204341A - 制造垂直存储器装置的方法 - Google Patents

制造垂直存储器装置的方法 Download PDF

Info

Publication number
CN107204341A
CN107204341A CN201710065305.4A CN201710065305A CN107204341A CN 107204341 A CN107204341 A CN 107204341A CN 201710065305 A CN201710065305 A CN 201710065305A CN 107204341 A CN107204341 A CN 107204341A
Authority
CN
China
Prior art keywords
raceway groove
groove hole
bit line
hole
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710065305.4A
Other languages
English (en)
Other versions
CN107204341B (zh
Inventor
金基元
金成勋
孙在翼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107204341A publication Critical patent/CN107204341A/zh
Application granted granted Critical
Publication of CN107204341B publication Critical patent/CN107204341B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)

Abstract

提供一种制造垂直存储器装置的方法，所述方法包括基于每个沟道孔和与其相邻的隔离区之间的距离、多个沟道孔在布局中的形状、多个沟道孔在布局中的坐标中的至少一个，将包括在垂直存储器装置的布局中的多个沟道孔划分为多种类型。识别连接到包括在布局中的多条位线中的每条位线的沟道孔的类型，以及基于针对每条位线确定的沟道孔的类型来确定多条位线的负载是否均衡。

Description

制造垂直存储器装置的方法
本申请要求于2016年2月22日在韩国知识产权局提交的第10-2016-0020706号韩国专利申请的权益，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开涉及一种存储器装置，更具体地，涉及一种验证垂直存储器装置的布局的方法。
背景技术
存储器装置用于存储数据，并被划分为易失性存储器装置或非易失性存储器装置。作为非易失性存储器装置的示例的闪存装置可以用在移动电话、数码照相机、个人数字助理(PDA)、便携式计算机、台式计算机和其它装置中。最近，已经开发了垂直存储器装置以增大存储容量并实现非易失性存储器装置的小型化。垂直存储器装置包括垂直堆叠在基底上的多个存储器单元或多个存储器单元阵列。在其中形成有具有多孔结构的沟道孔的垂直存储器装置中，形成在沟道孔中的存储器单元的特性可以根据每个沟道孔和与其相邻的隔离区之间的距离而变化。
发明内容
根据公开的方面，提供一种验证垂直存储器装置的布局的方法，所述方法包括基于每个沟道孔和与其相邻的隔离区之间的距离、多个沟道孔在布局中的形状、多个沟道孔在布局中的坐标中的至少一个，将包括在垂直存储器装置的布局中的多个沟道孔划分为多种类型。识别连接到包括在布局中的多条位线中的每条位线的沟道孔的类型，以及基于针对每条位线识别的沟道孔的类型对多条位线的负载是否均衡作出结论。
根据公开的另一方面，提供一种验证垂直存储器装置的布局的方法。方法包括测量在垂直存储器装置的布局中将多个沟道孔连接到多条位线中的每条位线的导电线的尺寸，以及基于针对每条位线测量的尺寸验证多条位线的负载是否均衡。
根据公开的另一方面，提供一种制造垂直存储器装置的方法，所述方法包括：基于每个沟道孔和与其相邻的隔离区之间的距离、多个沟道孔在布局中的形状和所述多个沟道孔在布局中的坐标中的至少一个，将垂直存储器装置的布局中的所述多个沟道孔划分为多种类型；识别连接到布局中的多条位线中的每条位线的沟道孔的类型；基于针对每条位线识别的沟道孔的类型，验证所述多条位线的负载是否均衡；在验证到位线的负载均衡时，基于布局制造用于垂直存储器装置的蚀刻掩模；以及通过蚀刻已经应用了蚀刻掩模的多层器件来制造垂直存储器装置，其中，在所制造的垂直存储器装置内的位线的负载是均衡的。
根据公开的另一方面，提供一种制造垂直存储器装置的方法，所述方法包括：将垂直存储器装置的布局中的多个沟道孔连接到多条位线中的每条位线的导电线的尺寸进行测量；基于针对每条位线测量的导电线的尺寸，验证所述多条位线的负载是否均衡；在验证了位线的负载均衡时，基于布局制造用于垂直存储器装置的蚀刻掩模；以及通过蚀刻已经应用了蚀刻掩模的多层器件来制造垂直存储器装置，其中，在制造的垂直存储器装置内的位线的负载是均衡的。
根据公开的另一方面，提供一种制造垂直存储器装置的方法。方法包括基于垂直存储器装置的布局，针对多条位线中的每条位线确定由沟道孔和将沟道孔连接到所述每条位线的导电迹线呈现的负载。确定每条位线呈现的负载是否与位线中的其它的位线呈现的负载相等。在确定了位线的负载相等时，基于布局制造用于垂直存储器装置的蚀刻掩模。通过对已经应用了蚀刻掩模的多层器件进行蚀刻来制造垂直存储器装置。在所制造的垂直存储器装置内呈现到每条位线的负载与在所制造的垂直存储器装置内呈现到位线中的其它的位线的负载相等。
附图说明
通过下面结合附图的详细描述，将更清楚地理解公开的实施例，在附图中：
图1是示出根据实施例的制造垂直存储器装置的方法的流程图；
图2是示出根据实施例的存储器单元阵列的图；
图3是示意性地示出包括在图2的非易失性存储器装置的存储器单元阵列中的存储器块中的一个的电路图；
图4是示出根据实施例的验证垂直存储器装置的布局的方法的流程图；
图5是示出根据实施例的垂直存储器装置的布局的示例的视图；
图6A和图6B是为了描述根据实施例的制造垂直存储器装置的方法沿图5的线VI-VI’截取的视图；
图7是示出根据实施例的垂直存储器装置的布局的另一示例的视图；
图8是示出根据实施例的验证垂直存储器装置的布局的方法的流程图；
图9是示出根据实施例的垂直存储器装置的布局的示例的视图；
图10是示出根据实施例的制造垂直存储器装置的方法的流程图；
图11是示出对图9的布局中的沟道孔进行分类的结果的表格；
图12是示出根据对图9的布局中的沟道孔进行分类的结果的布局的视图；
图13是示出根据实施例的垂直存储器装置的布局的另一示例的视图；
图14是示出对图13的布局中的沟道孔进行分类的结果的表格；
图15是示出根据实施例的验证垂直存储器装置的布局的方法的流程图；
图16是示意性地示出根据实施例的垂直存储器装置的剖视图；
图17是示出根据实施例的测量在垂直存储器装置的布局中的导电线的尺寸的结果的视图；
图18是示出根据一些实施例的垂直存储器装置的框图；以及
图19是示出根据一些实施例的包括垂直存储器装置的存储器系统的框图。
具体实施方式
图1是示出根据实施例的制造垂直存储器装置的方法的流程图。
参照图1，在操作S110中，设计垂直存储器装置的布局。垂直存储器装置指包括由垂直地堆叠在基底上的多个存储器单元形成的存储器单元阵列的存储器装置。将参照图2来描述存储器单元阵列。布局可以是允许用于垂直存储器装置的设计电路转移在晶片上并可以包括多个图案的物理结构。图案可以对应于与垂直存储器装置的操作、互连等直接相关的电路。
在操作S130中，通过使用例如验证工具来验证布局中的位线的负载是否均衡。验证工具可以接收布局数据，并基于接收到的布局数据来验证位线的负载是否均衡。例如，验证工具可以是包括在处理器上可执行的多个指令并可以存储在非暂时性计算机可读存储介质中的软件。
在实施例中，可以通过检查连接到每条位线的多个沟道孔的类型是否规则地分布来验证位线的负载是否均衡。在垂直存储器装置中，形成在沟道孔中的存储器单元的特性可以根据每个沟道孔和与每个沟道孔相邻的隔离区(例如，字线切割区)之间的距离而变化。因此，位线中的负载失配可以引起垂直存储器装置的操作速度和性能下降。
根据实施例，可以验证布局中的位线的负载是否均衡。如果验证结果表明位线的负载是均衡的，则可以基于验证的布局来形成垂直存储器装置。否则，可以通过改变位线与沟道孔之间的布线来均衡位线的负载。
在操作S150中，制造掩模。可以在操作S130与操作S150之间执行光学邻近校正(OPC)操作或后模拟操作。OPC操作可以是改变布局中的图案以校正由于光学邻近效应(OPE)的误差的操作。可以通过使用布局的图案或其校正图案对用于掩模的基底执行曝光工艺来制造掩模。在曝光工艺之后，可以通过进一步执行诸如显影工艺、蚀刻工艺、清洁工艺和烘烤工艺的一系列工艺来制造掩模。
在操作S170中，通过使用掩模对半导体基底(例如，晶片)执行各种半导体工艺来形成垂直存储器装置。例如，在通过使用光刻工艺执行图案化工艺时可以使用掩模。可以通过图案化工艺在半导体基底或材料层上形成目标图案。
半导体工艺可以包括沉积工艺、蚀刻工艺、离子工艺、清洁工艺等。沉积工艺可以包括用于形成材料层的诸如化学气相沉积(CVD)工艺、溅射工艺和旋涂工艺的各种工艺。离子工艺可以包括离子注入工艺、扩散工艺、退火工艺等。此外，半导体工艺可以包括将半导体装置安装在印刷电路板(PCB)上并且利用成型构件成型的封装工艺和测试半导体装置或封装件的测试工艺。
图2是示出根据实施例的存储器单元阵列MCA的图。
参照图2，存储器单元阵列MCA可以包括多个存储器块BLK1至BLKn，每个存储器块具有三维(3D)结构(或垂直结构)。为此，存储器单元阵列MCA可以被称为“3D存储器单元阵列”。例如，图1的垂直存储器装置可以包括存储器单元阵列MCA。
在实施例中，3D存储器单元阵列单片地形成在具有在硅基底上方的有源区和与存储器单元的操作相关的电路的存储单元阵列的一个或更多个物理水平面中。相关电路可以在硅基底上方或硅基底内。术语“单片”意味着3D存储器单元阵列的每一水平面的层直接沉积在3D存储器单元阵列的每个在下面的水平面的层上。
在实施例中，3D存储器阵列包括垂直定向使得至少一个存储器单元位于另一个存储器单元之上的NAND串。至少一个存储器单元可以包括电荷捕获层。下面的专利文件(通过引用包含于此)描述了可适合3D存储器阵列的构造，其中，3D存储器阵列被构造为多个水平面，并且字线和/或位线在各个水平面之间被共享：U.S.专利号7,679,133、8,553,466、8,654,587、8,559,235以及US专利公开号2011/0233648。
图3是示出包括在图2的存储器单元阵列MCA中的存储器块中的第一存储器块BLK1的等效电路的电路图。
参照图3，第一存储器块BLK1可以包括多个NAND串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、多条地选择线GSL1至GSL3、多条串选择线SSL1至SSL3和共源极线CSL。NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可以根据实施例而各种改变。
NAND串NS11、NS21和NS31可以设置在第一位线BL1与共源极线CSL之间，NAND串NS12、NS22和NS32可以设置在第二位线BL2与共源极线CSL之间，NAND串NS13、NS23和NS33可以设置在第三位线BL3与共源极线CSL之间。每个NAND串(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。以下，为了便于描述，NAND串可以被称为“串”。
共用地连接到位线的串构成列。例如，共用地连接到第一位线BL1的串NS11、NS21和NS31可以对应于第一列，共用地连接到第二位线BL2的串NS12、NS22和NS32可以对应于第二列，共用地连接到第三位线BL3的串NS13、NS23和NS33可以对应于第三列。
共用地连接到串选择线的串构成行。例如，共用地连接到第一串选择线SSL1的串NS11、NS12和NS13可以对应于第一行，共用地连接到第二串选择线SSL2的串NS21、NS22和NS23可以对应于第二行，共用地连接到第三串选择线SSL3的串NS31、NS32和NS33可以对应于第三行。
在每个串中，串选择晶体管SST连接到串选择线SSL1、SSL2和SSL3中的一条。在每个串中，多个存储器单元MC1至MC8分别连接到字线WL1至WL8。在每个串中，地选择晶体管GST连接到地选择线GSL1、GSL2和GSL3中的一条。在每个串中，串选择晶体管SST连接到位线BL1、BL2和BL3中的一条，地选择晶体管GST连接到共源极线CSL。
在实施例中，相同高度的字线(例如，WL1)彼此共用地连接，串选择线SSL1至SSL3彼此分离，地选择线GSL1至GSL3彼此分离。例如，选择第一字线WL1和第一串选择线SSL1以对连接到第一字线WL1并属于串NS11、NS12和NS13的存储器单元编程。然而，实施例不限于此。在一些实施例中，地选择线GSL1至GSL3可以彼此共用地连接。
在图3中示出的实施例中，每个串包括一个串选择晶体管。然而，实施例不限于此。例如，每个串可以包括串联连接的上串选择晶体管和下串选择晶体管。在这种情况下，在每个串中，上串选择晶体管可以连接到位线，下串选择晶体管可以连接在上串选择晶体管与存储器单元MC8之间。
图4是示出根据实施例的验证垂直存储器装置的布局的方法的流程图。
参照图4，根据实施例的布局验证方法可以与图1的操作S130的一个实施例对应。因此，参照图1至图3给出的描述可以应用于图4的实施例，因此省略它们的重复的描述。
在操作S210中，将垂直存储器装置的布局中的多个沟道孔划分为多种类型。类型的数量可以根据实施例而各种改变。此外，用于将多个沟道孔划分为多种类型的标准(在下文中被称为“分类标准”)可以根据实施例而各种改变。具体地，在实施例中，每个沟道孔和与其相邻的隔离区之间的距离可以用作分类标准。在实施例中，多个沟道孔在布局中的形状可以用作分类标准。在实施例中，多个沟道孔在布局中的坐标可以用作分类标准。此外，在实施例中，可以根据分类结果创建分类表格。在实施例中，可以基于分类结果通过针对各自的类型不同地呈现布局的多个沟道孔来创建校正的布局。
多个沟道孔的特性可以在制造垂直存储器装置的工艺中彼此不同，可以基于多个沟道孔的特性将多个沟道孔划分为多种类型。例如，在连接到第一位线的所有沟道孔是第一类型并且连接到第二位线的所有沟道孔是第二类型的情况下，第一位线和第二位线的负载可以彼此不同(负载失配)。以下将参照图5至图7来对此进行描述。
在操作S230中，检查连接到每条位线的沟道孔的类型。例如，在将多个沟道孔划分为第一类型和第二类型的情况下，可以确定来自连接到每条位线的沟道孔中的第一类型的沟道孔的第一数量与来自连接到每条位线的沟道孔中的第二类型的沟道孔的第二数量。以下，与每条位线相关的沟道孔的第一数量和沟道孔的第二数量可以被称为每条位线的“检查结果”。
在操作S250中，验证位线的负载是否均衡。具体地，基于多条位线的检查结果来验证位线的负载是否均衡。在实施例中，可以针对每条位线比较沟道孔的第一数量和沟道孔的第二数量。其中沟道孔的第一数量和沟道孔的第二数量相同的位线可以被确定为具有均衡负载的位线。相反地，其中沟道孔的第一数量和沟道孔的第二数量彼此不同的位线可以被确定为具有非均衡的负载的位线。
根据实施例的布局验证方法可以以在各种计算机上可执行并可以记录在非暂时性计算机可读介质中的程序指令的形式来实施。非暂时性计算机可读介质可以独立地包括程序指令、数据文件、数据结构等，或者可以包括它们的组合。记录在介质中的程序指令可以针对实施例来具体地设计和构造，或者对于计算机软件的技术人员来说也可以是已知和可用的。非暂时性计算机可读介质可以包括硬件装置，将硬件装置具体地构造为存储并执行程序指令，诸如磁介质、光记录介质(例如，CD-ROM和DVD)、磁光介质(例如，软盘)、只读存储器(ROM)、随机存取存储器(RAM)和闪存。计算机程序的示例不仅包括由编译器创建的机器语言代码，而且还包括通过使用解释器等能够由计算机执行的高级语言代码。
图5是示出根据实施例的垂直存储器装置的布局100的示例的视图。
参照图5，布局100包括第一字线切割区11和第二字线切割区12以及多个沟道孔13。第一字线切割区11和第二字线切割区12可以在第一方向上延伸，并可以彼此平行地设置。多个沟道孔13可以位于第一字线切割区11与第二字线切割区12之间。在这种情况下，多个沟道孔13可以共用地连接到串选择线，多个沟道孔13可以连接到不同的位线。
在实施例中，可以基于每个沟道孔和与其相邻的字线切割区之间的距离将多个沟道孔13划分为两种类型。来自多个沟道孔13中的相对靠近相邻的字线切割区的外孔可以被划分为第一类型，来自多个沟道孔13中的相对远离相邻的字线切割区的内孔可以被划分为第二类型。然而，实施例不限于此。例如，可以基于多个沟道孔13在布局中的形状或多个沟道孔13在布局中的坐标将多个沟道孔13划分为两种类型。
具体地，与第一字线切割区11分隔开第一距离D1的第一沟道孔131可以被划分为第一类型，与第一字线切割区11分隔开第二距离D2的第二沟道孔132可以被划分为第二类型。此外，与第二字线切割区12分隔开第二距离D2的第三沟道孔133可以被划分为第二类型，与第二字线切割区12分隔开第一距离D1的第四沟道孔134可以被划分为第一类型。在这种情况下，第二距离D2可以大于第一距离D1。
图6A和图6B是示出根据实施例的制造垂直存储器装置的方法的示例的视图。图6A和图6B可以与图1的操作S170的示例对应，图6A和图6B可以与沿图5的线VI-VI'截取的剖视图对应。
参照图6A，通过在基底110上重复交替地堆叠牺牲层120和层间绝缘层130来形成模具结构。基底110可以是半导体基底。例如，半导体基底可以包括硅、绝缘体上硅、蓝宝石上硅、锗、硅-锗和镓-砷中的一种。牺牲层120可以包括相对于层间绝缘层130具有蚀刻选择性并通过湿蚀刻工艺容易去除的材料。牺牲层120的蚀刻速率与层间绝缘层130的蚀刻速率的比值可以是例如大约100：1。牺牲层120可以包括诸如氮化硅(SiN)或氮化硅硼(SiBN)的氮化物类材料。层间绝缘层130可以包括诸如氧化硅、碳氮化硅或氟硅酸的氧化物类材料。可以通过化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)工艺、旋涂工艺等来形成牺牲层120和层间绝缘层130。
然后，形成多个沟道孔131至134以穿透牺牲层120和层间绝缘层130，在沟道孔131至134中的每个中形成包括表面层140和内层150的柱件。在这种情况下，表面层140可以用作沟道区，并可以包括例如第一导电类型的硅材料。内层150可以包括诸如氧化硅的绝缘材料或气隙。
此外，在沟道孔131至134的侧壁上形成电荷存储层160。在这种情况下，每个电荷存储层160可以包括阻挡绝缘层、电荷捕获层和隧穿绝缘层。例如，每个电荷存储层160可以具有氧化物-氮化物-氧化物(ONO)结构。然而，实施例不限于此。例如，可以在湿蚀刻工艺之后并在形成栅电极190之前形成电荷存储层160。在这种情况下，可以沿暴露的表面层140和层间绝缘层130的外侧壁形成电荷存储层160。
此外，形成沟槽170以穿透牺牲层120和层间绝缘层130的局部区域。该局部区域可以与字线切割区11和12对应。然后，可以通过执行湿蚀刻工艺选择性地蚀刻牺牲层120，在湿蚀刻工艺中，将相对于氮化硅具有蚀刻选择性的蚀刻剂提供到沟槽170中。例如，H3PO4可以用作蚀刻剂。
参照图6B，通过经由沟槽170注入掺杂剂(或杂质)来在字线切割区11和12中形成共源极线(CSL)180。当执行湿蚀刻工艺时，去除牺牲层120，同时部分地去除层间绝缘层130'。因此，在层间绝缘层130'之间形成间隙。可以通过间隙部分地暴露电荷存储层160的外侧壁。在电荷存储层160的暴露的外侧壁和层间绝缘层130'上形成栅电极190。因此，每层的牺牲层120可以用栅电极190代替。例如，栅电极190可以包括地选择线GSL以及第一字线WL1和第二字线WL2。
因为通过对应于字线切割区11和12的沟槽170提供蚀刻剂，所以与相邻于字线切割区11和12的外沟道孔(即，第一沟道孔131和第四沟道孔134)对应的牺牲层120和层间绝缘层130'的蚀刻量可以比与不相邻于字线切割区11和12的内沟道孔(即，第二沟道孔132和第三沟道孔133)对应的牺牲层120和层间绝缘层130'的蚀刻量大。
因此，在第一字线WL1的长度中，对应于外沟道孔(即，第四沟道孔134)的第一长度L1可以比对应于内沟道孔(即，第三沟道孔133)的第二长度L2大。此外，在第一字线WL1与第二字线WL2之间的空间中，对应于外沟道孔(即，第四沟道孔134)的第一空间S1可以小于内沟道孔(即，第三沟道孔133)的第二空间S2。因此，与外沟道孔(即，第四沟道孔134)对应的在第一字线WL1与第二字线WL2之间的干扰增大。
这样地，与沟道孔对应的字线的特性可以根据沟道孔和与其相邻的字线切割区之间的距离而彼此不同。这意味着形成在沟道孔中的存储器单元的特性彼此不同。具体地，随着沟道孔和与其相邻的字线切割区之间的距离减小，与沟道孔对应的在字线之间的干扰会增大。为此，在将相同的电压施加到字线的情况下，可以增大连接到字线的存储器单元的操作速度。
在将外沟道孔(即，第一沟道孔131和第四沟道孔134)连接到第一位线并且将内沟道孔(即，第二沟道孔132和第三沟道孔133)连接到第二位线的情况下，第一位线和第二位线的负载会彼此不同(负载失配)。同时，在将第一沟道孔131和第二沟道孔132连接到第一位线并且将第三沟道孔133和第四沟道孔134连接到第二位线的情况下，可以均衡第一位线和第二位线的负载。
图7是示出根据实施例的垂直存储器装置的布局200的另一个示例的视图。
参照图7，布局200可以包括第一字线切割区21、第二字线切割区22、多个沟道孔23和串选择线切割区24。第一字线切割区21和第二字线切割区22可以在第一方向上延伸，并可以彼此平行地设置。串选择线切割区24可以在第一方向上延伸，并可以与第一字线切割区21和第二字线切割区22平行地设置。第一字线切割区21与串选择线切割区24之间的沟道孔23可以共用地连接到一条串选择线，第二字线切割区22与串选择线切割区24之间的沟道孔23可以共用地连接到另一条串选择线。多个沟道孔23可以连接到不同的位线。
在实施例中，可以基于每个沟道孔和与其相邻的字线切割区之间的距离以及每个沟道孔和与其相邻的串选择线切割区之间的距离将多个沟道孔23划分为四种类型。来自多个沟道孔23中的相对靠近与其相邻的字线切割区21和22的外沟道孔可以被划分为第一类型Wouter，来自多个沟道孔23中的相对远离与其相邻的字线切割区21和22的内沟道孔可以被划分为第二类型Winner。此外，来自多个沟道孔23中的相对靠近串选择线切割区24的外沟道孔可以被划分为第三类型Souter，来自多个沟道孔23中的相对远离串选择线切割区24的内沟道孔可以被划分为第四类型Sinner。然而，实施例不限于此。例如，可以基于多个沟道孔23在布局中的形状或者多个沟道孔23在布局中的坐标将多个沟道孔23划分为四种类型。
具体地，与第一字线切割区21分隔开第三距离D3的第一沟道孔231可以被划分为第一类型，与第一字线切割区21分隔开第四距离D4的第二沟道孔232可以被划分为第二类型。在这种情况下，第四距离D4可以大于第三距离D3。此外，与串选择线切割区24分隔开第五距离D5的第三沟道孔233可以被划分为第三类型，与串选择线切割区24分隔开第六距离D6的第四沟道孔234可以被划分为第四类型。在这种情况下，第六距离D6可以大于第五距离D5。
图8是示出根据实施例的验证垂直存储器装置的布局的方法的流程图。
参照图8，在操作S310中，测量每个沟道孔和与其相邻的隔离区之间的距离。在实施例中，隔离区可以包括字线切割区。在实施例中，可以基于多个沟道孔在布局中的坐标来测量距离。以下将参照图9至图12来对此进行描述。在实施例中，隔离区可以包括字线切割区和串选择线切割区。以下将参照图13和图14来对此进行描述。
在操作S330中，基于距离将多个沟道孔划分为多种类型。在实施例中，可以基于每个沟道孔与字线切割区之间的距离将多个沟道孔划分为至少两种类型。在实施例中，可以基于每个沟道孔和与其相邻的字线切割区之间的距离以及每个沟道孔和与其相邻的串选择线切割区之间的距离将多个沟道孔划分为至少四种类型。然而，实施例不限于此。例如，可以基于每个沟道孔和与其相邻的字线切割区之间的距离以及每个沟道孔和与其相邻的串选择线切割区之间的距离将多个沟道孔划分为两种类型。
在操作S350中，检查连接到每条位线的沟道孔的类型。例如，如果将多个沟道孔划分为第一类型和第二类型，则可以确定来自连接到每条位线的沟道孔中的第一类型的沟道孔的第一数量和来自连接到每条位线的沟道孔中的第二类型的沟道孔的第二数量。以下，与每条位线相关的沟道孔的第一数量和沟道孔的第二数量可以被称为每条位线的“检查结果”。
在操作S370中，验证多条位线的负载是否均衡。具体地，基于多条位线的检测结果来验证位线的负载是否均衡。在实施例中，可以针对每条位线来比较沟道孔的第一数量和沟道孔的第二数量。可以将沟道孔的第一数量和沟道孔的第二数量相同的位线确定为具有均衡负载的位线。相反，可以将沟道孔的第一数量和沟道孔的第二数量彼此不同的位线确定为具有非均衡负载的位线。
图9是示出根据实施例的垂直存储器装置的布局300的示例的视图。
参照图9，布局300可以包括第一字线切割区31a、第二字线切割区31b和第三字线切割区31c、第一串选择线区32a和第二串选择线区32b、多条位线BL1至BL4以及多个沟道孔331a至334a以及331b至334b。在实施例中，多个沟道孔331a至334a以及331b至334b可以以之字形的形式来布置。
第一字线切割区31a至第三字线切割区31c可以在第一方向上延伸，并可以彼此平行地布置。共源极线CSL可以设置在第一字线切割区31a至第三字线切割区31c中。第一串选择线区32a可以设置在第一字线切割区31a与第二字线切割区31b之间，第二串选择线区32b可以设置在第二字线切割区31b与第三字线切割区31c之间。多条位线BL1至BL4可以在第三方向上延伸并可以彼此平行地布置。
此外，布局300还可以包括位于沟道孔331a至334a以及331b至334b上的漏极接触件34、用于将沟道孔331a至334a以及331b至334b与位线BL1至BL4连接的导电线35a至35c以及位于导电线35a至35c与位线BL1至BL4之间的金属接触件36a至36c。这里，导电线35a至35c可以被称为“布线层”。
在实施例中，可以基于每个沟道孔和与其相邻的隔离区之间的距离将多个沟道孔331a至334a以及331b至334b划分为多种类型。在实施例中，隔离区可以是字线切割区31a至31c中的每个。然而，实施例不限于此。例如，可以基于多个沟道孔331a至334a以及331b至334b在布局中的形状或多个沟道孔331a至334a以及331b至334b在布局中的坐标将多个沟道孔331a至334a以及331b至334b划分为多种类型。
具体地，在第一串选择线区32a中，相对远离第一字线切割区31a的沟道孔331a可以被划分为内沟道孔类型，相对靠近第一字线切割区31a的沟道孔333a可以被划分为外沟道孔类型，相对靠近第二字线切割区31b的沟道孔332a可以被划分为外沟道孔类型，相对远离第二字线切割区31b的沟道孔334a可以被划分为内沟道孔类型。
此外，在第二串选择线区32b中，相对远离第二字线切割区31b的沟道孔332b可以被划分为内沟道孔类型，相对靠近第二字线切割区31b的沟道孔334b可以被划分为外沟道孔类型，相对靠近第三字线切割区31c的沟道孔331b可以被划分为外沟道孔类型，相对远离第三字线切割区31c的沟道孔333b可以被划分为内沟道孔类型。
首先，将描述内沟道孔类型。例如，因为沟道孔331a相对远离第一字线切割区31a，所以连接到沟道孔331a的导电线35a的长度会相对大。此外，如参照图6B所描述的，对于内沟道孔类型，因为每条字线的长度相对小并且相邻字线之间的空间相对大，所以字线之间的干扰会相对小。在这种情况下，连接到沟道孔331a的第一位线BL1的负载可以是大的。
其次，将描述外沟道孔类型。例如，因为沟道孔332a相对靠近第二字线切割区31b，所以连接到沟道孔332a的导电线35b的长度可以相对小。此外，如参照图6B所述，对于外沟道孔类型，因为每条字线的长度相对大并且相邻字线之间的空间相对小，所以字线之间的干扰会相对大。在这种情况下，连接到沟道孔332a的第二位线BL2的负载可以是小的。
这样地，每条位线的负载可以根据连接到每条位线的沟道孔是内沟道孔类型还是外沟道孔类型而变化。在这种情况下，因为连接到每条位线的沟道孔不集中，并且因此连接到每条位线的沟道孔不是仅一种类型，而是规则地分布并且具有内沟道孔类型和外沟道孔类型，所以可以使多条位线的负载均衡。
图10是示出根据实施例的垂直存储器装置400的示例的剖视图。图10可以与沿图9的线X-X'截取的剖视图对应。
参照图10，垂直存储器装置400沿垂直于基底SUB的方向形成。基底SUB具有第一导电类型(例如，p型)，掺杂有第二导电类型(例如，n型)的掺杂剂(或杂质)并沿第一方向延伸的共源极线CSL形成在基底SUB上。沿第一方向延伸的多个绝缘层IL沿第二方向顺序地设置在基底SUB的两个相邻共源极线CSL之间的区域上。绝缘层IL沿第三方向彼此分隔开特定的距离。例如，多个绝缘层IL中的每个可以包括诸如氧化硅的绝缘材料。
沿第一方向顺序地设置并沿第二方向穿透多个绝缘层IL的多个柱件“P”设置在基底SUB的两个相邻共源极线CSL之间的区域上。例如，多个柱件“P”可以穿过多个绝缘层IL与基底SUB接触。具体地，每个柱件“P”的表面层“S”可以包括第一类型的硅材料，并可以用作沟道区。同时，每个柱件“P”的内层“I”可以包括诸如氧化硅的绝缘材料或气隙。
在两个相邻共源极线CSL之间的区域中，电荷存储层CS可以沿绝缘层IL、柱件“P”和基底SUB的暴露的表面设置。电荷存储层CS可以包括隧穿绝缘层、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，在位于两个相邻的共源极线CSL之间的第一串选择线区32a(参照图9)中，诸如选择线GSL1和SSL1以及字线WL1至WL4的栅电极GE设置在电荷存储层CS的暴露的表面上。另外，在位于两个相邻的共源极线CSL之间的第二串选择线区32b(参照图9)中，诸如选择线GSL2和SSL2以及字线WL1至WL4的栅电极GE设置在电荷存储层CS的暴露的表面上。
漏极或漏极接触件34分别设置在多个柱件“P”上。例如，漏极或漏极接触件34中的每个可以包括掺杂有第二导电类型的掺杂剂的硅材料。导电线35a设置在连接到沟道孔331a的漏极接触件34上，金属接触件36a设置在导电线35a上，第一位线BL1设置在金属接触件36a上。导电线35b可以设置在连接到沟道孔332a和332b的漏极接触件34上，导电线35b可以连接到图9的第二位线BL2。导电线35c设置在连接到沟道孔331b的漏极接触件34上，金属接触件36c设置在导电线35c上，第一位线BL1设置在金属接触件36c上。
图11呈现了示出对在图9的布局中的沟道孔进行分类的结果的表格(表1)。
参照图9和图11，根据实施例，可以基于每个沟道孔和与其相邻的字线切割区之间的距离将包括在垂直存储器装置的布局中的多个沟道孔划分为多种类型，可以针对每条位线检查连接到多条位线BL1至BL4的沟道孔的类型。根据实施例，可以针对每条位线创建表示在每个串选择线区中的沟道孔的类型的表格(表1)。在实施例中，可以将外沟道孔Outer划分为第一类型，可以将内沟道孔Inner划分为第二类型。
将来自连接到第一位线BL1的沟道孔331a和331b中的设置在第一串选择线区32a中的沟道孔331a划分为第二类型；将设置在第二串选择线区32b中的沟道孔331b划分为第一类型。因此，在连接到第一位线BL1的沟道孔331a和331b中，第一类型的沟道孔的数量可以与第二类型的沟道孔的数量相同。即，外沟道孔类型的沟道孔的数量可以与内沟道孔类型的沟道孔的数量相同。在这种情况下，可以将第一位线BL1确定为均衡的。
将来自连接到第二位线BL2的沟道孔332a和332b中的设置在第一串选择线区32a中的沟道孔332a划分为第一类型，将设置在第二串选择线区32b中的沟道孔332b划分为第二类型。因此，在连接到第二位线BL2的沟道孔332a和332b中，第一类型的沟道孔的数量可以与第二类型的沟道孔的数量相同。即，外沟道孔类型的沟道孔的数量可以与内沟道孔类型的沟道孔的数量相同。在这种情况下，可以将第二位线BL2确定为均衡的。
将来自连接到第三位线BL3的沟道孔333a和333b中的设置在第一串选择线区32a中的沟道孔333a划分为第一类型，将设置在第二串选择线区32b中的沟道孔333b划分为第二类型。因此，在连接到第三位线BL3的沟道孔333a和333b中，第一类型的沟道孔的数量可以与第二类型的沟道孔的数量相同。即，外沟道孔类型的沟道孔的数量可以与内沟道孔类型的沟道孔的数量相同。在这种情况下，可以将第三位线BL3确定为均衡的。
将来自连接到第四位线BL4的沟道孔334a和334b中的设置在第一串选择线区32a中的沟道孔334a划分为第二类型，将设置在第二串选择线区32b中的沟道孔334b划分为第一类型。因此，在连接到第四位线BL4的沟道孔334a和334b中，第一类型的沟道孔的数量可以与第二类型的沟道孔的数量相同。即，外沟道孔类型的沟道孔的数量可以与内沟道孔类型的沟道孔的数量相同。在这种情况下，可以将第四位线BL4确定为均衡的。
图12是示出根据对包括在图9的布局中的沟道孔进行分类的结果的布局300'的视图。
参照图12，根据实施例，可以基于每个沟道孔和与其相邻的字线切割区之间的距离将垂直存储器装置的布局中的多个沟道孔划分为多种类型，可以针对每条位线来检查连接到多条位线BL1至BL4的沟道孔的类型。根据实施例，可以根据沟道孔的类型分配颜色，可以通过不同的颜色标记与不同类型对应的沟道孔。在实施例中，可以将外沟道孔划分为第一类型，可以将内沟道孔划分为第二类型。
在一些实施例中，可以根据沟道孔的类型来确定轮廓类型。例如，第一类型的沟道孔可以由实线标记，第二类型的沟道孔可以由点线标记。在一些实施例中，可以根据沟道孔的类型来确定标记层。例如，星形的标记层可以应用于第一类型的沟道孔，未标记层可以单独地应用于第二类型的沟道孔。
图13是示出根据实施例的垂直存储器装置的布局500的另一个示例的视图。
参照图13，布局500可以包括第一字线切割区51a、第二字线切割区51b、串选择线切割区52、第一串选择线区53a、第二串选择线区53b、多条位线BL1至BL4以及多个沟道孔541a至544a和541b至544b。在实施例中，多个沟道孔541a至544a以及541b至544b可以以之字形图案布置。
第一字线切割区51a和第二字线切割区51b可以在第一方向上延伸并可以彼此平行地布置。共源极线CSL可以设置在第一字线切割区51a和第二字线切割区51b中。第一串选择线区53a可以设置在第一字线切割区51a与串选择线切割区52之间，第二串选择线区53b可以设置在串选择线切割区52与第二字线切割区51b之间。多条位线BL1至BL4可以在第三方向上延伸并可以彼此平行地布置。
此外，布局500还可以包括在沟道孔541a至544a以及541b至544b上的漏极接触件55、用于将沟道孔541a至544a以及541b至544b与位线BL1至BL4连接的导电线56a至56e以及位于导电线56a至56e与位线BL1至BL4之间的金属接触件57a至57c。这里，导电线56a至56e可以被称为“布线层”。
在实施例中，可以基于每个沟道孔和与其相邻的隔离区之间的距离将多个沟道孔541a至544a以及541b至544b划分为多种类型。在实施例中，隔离区可以包括字线切割区51a、51b和串选择线切割区52。然而，实施例不限于此。例如，可以基于多个沟道孔541a至544a以及541b至544b在布局中的形状或多个沟道孔541a至544a以及541b至544b在布局中的坐标将多个沟道孔541a至544a以及541b至544b划分为多种类型。
具体地，在第一串选择线区53a中，相对靠近第一字线切割区51a的沟道孔543a可以被划分为字线外沟道孔类型(在下文中被称为“第一类型”)，相对远离第一字线切割区51a的沟道孔541a可以被划分为字线内沟道孔类型(在下文中被称为“第二类型”)，相对靠近串选择线切割区52的沟道孔542a可以被划分为串选择线外沟道孔类型(在下文中被称为“第三类型”)，相对远离串选择线切割区52的沟道孔544a可以被划分为串选择线内沟道孔类型(在下文中被称为“第四类型”)。
此外，在第二串选择线区53b中，相对靠近串选择线切割区52的沟道孔542b可以被划分为第三类型，相对远离串选择线切割区52的沟道孔544b可以被划分为第四类型，相对靠近第二字线切割区51b的沟道孔543b可以被划分为第一类型，相对远离第二字线切割区51b的沟道孔541b可以被划分为第二类型。
首先，将描述第一类型。例如，因为沟道孔543a相对靠近第一字线切割区51a，所以连接到沟道孔543a的导电线56d的长度可以相对小。在这种情况下，连接到沟道孔543a的第三位线BL3的负载可以是小的。其次，将描述第二类型。例如，因为沟道孔541a相对远离第一字线切割区51a，所以连接到沟道孔541a的导电线56a的长度可以相对大。在这种情况下，连接到沟道孔541a的第一位线BL1的负载可以是大的。
第三，将描述第三类型。例如，因为沟道孔542a相对靠近串选择线切割区52，所以连接到沟道孔542a的导电线56b的长度可以相对小。在这种情况下，连接到沟道孔542a的第二位线BL2的负载可以是小的。第四，将描述第四类型。例如，因为沟道孔544a相对远离串选择线切割区52，所以连接到沟道孔544a的导电线56e的长度可以相对大。在这种情况下，连接到沟道孔544a的第四位线BL4的负载可以是大的。
这样地，每条位线的负载可以根据连接到每条位线的沟道孔是字线内沟道孔类型还是字线外沟道孔类型以及连接到每条位线的沟道孔是串选择线内沟道孔类型还是串选择线外沟道孔类型而变化。在这种情况下，因为连接到每条位线的沟道孔不集中在一种类型上，而是均匀地分布为字线内沟道孔类型、字线外沟道孔类型、串选择线内沟道孔类型和串选择线外沟道孔类型，所以多条位线的负载可以是均衡的。
图14是示出对包括在图13的布局中的沟道孔进行分类的结果的表格(表格2)。
参照图13和图14，根据实施例，可以基于每个沟道孔和与其相邻的字线切割区或串选择线切割区之间的距离将包括在垂直存储器装置的布局中的多个沟道孔划分为多种类型，可以针对每条位线来检查连接到多条位线BL1至BL4的沟道孔的类型。根据实施例，可以针对每条位线创建表示包括在每个串选择线区中的沟道孔的类型的表格(表2)。在实施例中，可以将字线外沟道孔Wouter划分为第一类型，可以将字线内沟道孔Winner划分为第二类型，可以将串选择线外沟道孔Souter划分为第三类型，可以将串选择线内沟道孔Sinner划分为第四类型。
在连接到第一位线BL1的沟道孔541a和541b中，设置在第一串选择线区53a中的沟道孔541a和设置在第二串选择线区53b中的沟道孔541b都具有第二类型。因此，在连接到第一位线BL1的沟道孔541a和541b中，具有第一类型的沟道孔的数量可以不同于具有第二类型的沟道孔的数量。在这种情况下，可以将第一位线BL1确定为不均衡的。
在连接到第二位线BL2的沟道孔542a和542b中，设置在第一串选择线区53a中的沟道孔542a和设置在第二串选择线区53b中的沟道孔542b都具有第三类型。因此，在连接到第二位线BL2的沟道孔542a和542b中，具有第三类型的沟道孔的数量可以不同于具有第四类型的沟道孔的数量。在这种情况下，可以将第二位线BL2确定为不均衡的。
在连接到第三位线BL3的沟道孔543a和543b中，设置在第一串选择线区53a中的沟道孔543a和设置在第二串选择线区53b中的沟道孔543b都具有第一类型。因此，在连接到第三位线BL3的沟道孔543a和543b中，具有第一类型的沟道孔的数量可以不同于具有第二类型的沟道孔的数量。在这种情况下，可以将第三位线BL3确定为不均衡的。
在连接到第四位线BL4的沟道孔544a和544b中，设置在第一串选择线区53a中的沟道孔544a和设置在第二串选择线区53b中的沟道孔544b都具有第四类型。因此，在与第四位线BL4连接的沟道孔544a和544b中，具有第三类型的沟道孔的数量可以不同于具有第四类型的沟道孔的数量。在这种情况下，可以将第四位线BL4确定为不均衡的。
图15是示出根据实施例的验证垂直存储器装置的布局的方法的流程图。
参照图15，在操作S410中，将包括在垂直存储器装置的布局中的多个沟道孔与多条位线中每条连接的导电线的尺寸进行测量。这里，导电线的尺寸可以包括导电线的长度、宽度或形状或者相邻的导电线之间的空间。这里，导电线可以与每条位线和多个沟道孔之间的布线层对应。
在操作S430中，基于针对各自的位线测量的尺寸来验证多条位线的负载是否均衡。在实施例中，将与多条位线对应的导电线的尺寸的总和彼此进行比较。具体地，在每条位线中，可以计算导电线的长度的总和，其中，每条导电线用于将沟道孔连接到位线。可以确定分别对应于位线的总和是否相同。在这种情况下，可以将其中导电线的长度的总和相同的位线确定为位线的负载被成功地均衡；可以将其中导电线的长度的总和彼此不同的位线确定为位线的负载未被均衡。
在实施例中，可以确定与多条位线中的每条对应的导电线的形状是否相同。在这种情况下，可以将导电线的形状相同的位线确定为其负载被成功地均衡。可以将导电线的形状彼此不同的位线确定为其负载未被均衡。在实施例中，可以确定与多条位线中的每条对应的导电线的宽度或面积是否相同。在这种情况下，可以将导电线的宽度或面积相同的位线确定为其负载被成功地均衡。可以将导电线的宽度或面积彼此不同的位线确定为其负载未被均衡。在实施例中，可以确定与多条位线中的每条对应的导电线是否以规则的间隔设置。在这种情况下，可以将导电线以规则间隔设置的位线确定为其负载被成功地均衡。可以将导电线以不规则间隔设置的位线确定为其负载未被均衡。
图16是示意性地示出根据实施例的垂直存储器装置600的剖视图。
参照图16，垂直存储器装置600可以包括第一沟道孔610和第二沟道孔620、第一立柱630、第二立柱640、导电线(M0)650、金属接触件(MC)660以及位线(M1)670。第一沟道孔610和第二沟道孔620的全部可以连接到同一位线670。第一立柱630和第二立柱640可以分别设置在第一沟道孔610和第二沟道孔620上。第一立柱630和第二立柱640中的每个可以是漏极接触件。
在实施例中，第一沟道孔610和第二沟道孔620可以分别对应于图9的沟道孔332a和332b。导电线650可以对应于图9的导电线35b。此外，金属接触件660可以对应于图9的金属接触件36b，位线670可以对应于图9的第二位线BL2。在实施例中，第一沟道孔610和第二沟道孔620可以分别对应于图13的沟道孔542a和542b。导电线650可对应于图13的导电线56b。此外，金属接触件660可以对应于图13的金属接触件57b，位线670可以对应于图13的第二位线BL2。
图17是示出根据实施例的测量垂直存储器装置的布局700中的导电线的尺寸的结果的视图。
参照图17，布局700可以包括导电线MO以及位线M1a和M1b。根据实施例，在布局700中，可以测量每条导电线MO的宽度W、长度L或形状或者相邻的导电线之间的空间“S”。
在实施例中，可以计算用于将第一沟道孔连接到位线M1a的导电线的第一长度与用于将第二沟道孔连接到位线M1a的导电线的第二长度的总和。在实施例中，可以计算用于将第三沟道孔连接到位线M1b的导电线的第三长度与用于将第四沟道孔连接到位线M1b的导电线的第四长度的总和。当第一长度和第二长度的总和与第三长度和第四长度的总和相同时，可以将位线M1a和M1b确定为具有均衡的负载。相反，当第一长度和第二长度的总和不同于第三长度和第四长度的总和时，可以确定位线M1a和M1b具有不均衡的负载。
图18是示出根据一些实施例的垂直存储器装置1000的框图。
参照图18，垂直存储器装置1000可以包括存储器单元阵列1100、行解码器1200、页缓冲器1300、输入/输出缓冲器1400、控制逻辑电路1500和电压发生器1600。存储器单元阵列1100可以包括与垂直堆叠在基底上的多条字线连接的多个存储器单元。存储器单元阵列1100可以通过字线WL以及选择线SSL和GSL连接到行解码器1200。存储器单元阵列1100可以通过位线BL连接到页缓冲器1300。
根据实施例，可以通过执行图8中示出的布局验证方法来制造垂直存储器装置1000。在这种情况下，可以均衡包括在存储器单元阵列1100中的多条位线的负载，从而改善包括存储器单元阵列1100的垂直存储器装置1000的操作速度。
行解码器1200可以响应于地址ADDR而选择存储器单元阵列1100的存储器块中的一个。此外，行解码器1200可以选择在选择的存储器块中的字线中的一条。行解码器1200可以将字线电压提供到在选择的存储器块中的所选择的字线。在编程操作期间，行解码器1200可以分别将编程电压提供给选择的字线，并将通过电压提供给每条未被选择的字线。在读取操作期间，行解码器1200可以分别将选择读取电压提供到选择的字线，并将非选择读取电压提供到每条未被选择的字线。在这种情况下，可以将非选择读取电压提供到选择线GSL和SSL。
页缓冲器1300可以基于操作模式而操作为写驱动器或感测放大器。在编程操作期间，页缓冲器1300可以向存储器单元阵列1100的位线提供与将被编程的数据对应的位线电压。在读取操作期间，页缓冲器1300可以通过位线感测存储在所选择的存储器单元中的数据。页缓冲器1300可以锁存感测到的数据并可以将锁存的数据输出到外部(或外部设备)。在擦除操作期间，页缓冲器1300可以使位线浮置。
输入/输出缓冲器1400可以在编程操作期间将从外部接收的写数据DATA提供到页缓冲器1300。输入/输出缓冲器1400可以在读取操作期间将由页缓冲器1300提供的数据DATA输出到外部。输入/输出缓冲器1400可以向行解码器1200或控制逻辑电路1500提供接收到的地址或命令。控制逻辑电路1500可以响应于从外部接收的用于访问所选择的存储器单元的命令来控制行解码器1200、页缓冲器1300、电压发生器1600等。
电压发生器1600可以在控制逻辑电路1500的控制下生成将被提供给字线的各种字线电压和将被提供到形成存储器单元的体(例如，阱区)的电压。提供到字线的字线电压可以包括编程电压、通过电压、选择读取电压和非选择读取电压。电压发生器1600可以产生在读取操作或编程操作(或被称为“写入操作”)期间用于选择存储器单元的电压。例如，电压发生器1600产生将被提供到字线WL以及选择线SSL和GSL的电压。由电压发生器1600产生的电压可以通过行解码器1200提供到存储器单元阵列1100。
图19是示出根据一些实施例的包括垂直存储器装置的存储器系统2000的框图。
参照图19，存储器系统2000包括存储控制器2100和多个非易失性存储器装置2200。存储控制器2100可以从主机接收数据，并可以将接收的数据存储在多个非易失性存储器装置2200中。多个非易失性存储器装置2200可以根据参照图1至图17描述的方法来制造。
如本领域中惯例的，可以根据执行所描述的一个或多个功能的块来描述并示出实施例。这里可以被称为单元或模块等的这些块通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件和硬连线电路等的模拟和/或数字电路来物理地实现，并可以由固件和/或软件可选地驱动。例如，电路可以被实现在一个或更多个半导体芯片中，或者被实现在诸如印刷电路板等的基底支撑件上。构成块的电路可以通过专用硬件实现，或通过处理器(例如，一个或更多个编程的微处理器和相关的电路)实现或者通过用于执行块的一些功能的专用硬件和用于执行块的其它功能的处理器的组合来实现。在不脱离公开的范围的情况下，实施例的每个块可以物理上分离成两个或更多个相互作用且不连续的块。同样，在不脱离公开的范围的情况下，实施例的块可以物理地组合成更复杂的块。
尽管已经参照公开的实施例具体地示出并描述了公开，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种制造垂直存储器装置的方法，所述方法包括：
基于每个沟道孔和与其相邻的隔离区之间的距离、多个沟道孔在布局中的形状和所述多个沟道孔在布局中的坐标中的至少一个，将垂直存储器装置的布局中的所述多个沟道孔划分为多种类型；
识别连接到布局中的多条位线中的每条位线的沟道孔的类型；
基于针对每条位线识别的沟道孔的类型，验证所述多条位线的负载是否均衡；
在验证到位线的负载均衡时，基于布局制造用于垂直存储器装置的蚀刻掩模；以及
通过蚀刻已经应用了蚀刻掩模的多层器件来制造垂直存储器装置，其中，
在所制造的垂直存储器装置内的位线的负载是均衡的。
2.根据权利要求1所述的方法，所述方法还包括：在划分之前，测量每个沟道孔与相邻的隔离区之间的距离。
3.根据权利要求2所述的方法，其中，所述测量的步骤包括基于所述多个沟道孔在布局中的坐标来测量距离。
4.根据权利要求1所述的方法，其中，隔离区包括字线切割区。
5.根据权利要求4所述的方法，其中，所述划分的步骤包括将所述多个沟道孔划分为相对靠近字线切割区的第一类型的沟道孔和相对远离字线切割区的第二类型的沟道孔。
6.根据权利要求5所述的方法，其中，识别的步骤包括识别来自连接到每条位线的沟道孔之中的第一类型沟道孔的数量和来自连接到每条位线的沟道孔之中的第二类型沟道孔的数量。
7.根据权利要求6所述的方法，其中，所述验证的步骤包括：
针对每条位线比较第一类型沟道孔的数量与第二类型沟道孔的数量；
确定所述多条位线之中第一类型沟道孔的数量等于第二类型沟道孔的数量的位线具有均衡的负载；以及
确定所述多条位线之中第一类型沟道孔的数量不同于第二类型沟道孔的数量的位线具有非均衡的负载。
8.根据权利要求1所述的方法，其中，隔离区包括字线切割区和串选择线切割区。
9.根据权利要求8所述的方法，其中，所述划分的步骤包括将所述多个沟道孔划分为最靠近字线切割区的第一类型沟道孔、第二最靠近字线切割区的第二类型沟道孔、最靠近串选择线切割区的第三类型沟道孔和第二最靠近串选择线切割区的第四类型沟道孔。
10.根据权利要求9所述的方法，其中，所述识别的步骤包括识别来自连接到每条位线的沟道孔之中的第一类型沟道孔的数量、来自连接到每条位线的沟道孔之中的第二类型沟道孔的数量、来自连接到每条位线的沟道孔之中的第三类型沟道孔的数量以及来自连接到每条位线的沟道孔之中的第四类型沟道孔的数量。
11.根据权利要求10所述的方法，其中，所述验证的步骤包括：
针对每条位线比较第一类型沟道孔至第四类型沟道孔的数量；
确定所述多条位线之中第一类型沟道孔的数量等于第二类型沟道孔的数量、或者第三类型沟道孔的数量等于第四类型沟道孔的数量的位线具有均衡的负载；以及
确定所述多条位线之中第一类型沟道孔的数量不同于第二类型沟道孔的数量、或者第三类型沟道孔的数量不同于第四类型沟道孔的数量的位线具有非均衡的负载。
12.一种制造垂直存储器装置的方法，所述方法包括：
将垂直存储器装置的布局中的多个沟道孔连接到多条位线中的每条位线的导电线的尺寸进行测量；
基于针对每条位线测量的导电线的尺寸，验证所述多条位线的负载是否均衡；
在验证了位线的负载均衡时，基于布局制造用于垂直存储器装置的蚀刻掩模；以及
通过蚀刻已经应用了蚀刻掩模的多层器件来制造垂直存储器装置，其中
在制造的垂直存储器装置内的位线的负载是均衡的。
13.根据权利要求12所述的方法，其中，所述测量的步骤包括测量每条导电线的长度、宽度或形状，或者测量相邻导电线之间的距离。
14.根据权利要求12所述的方法，其中，每条导电线与对应的位线和对应的沟道孔之间的布线层对应。
15.根据权利要求12所述的方法，其中，所述验证的步骤包括：
比较与所述多条位线中的每条位线对应的导电线的尺寸；
确定所述多条位线之中连接有相同尺寸的导电线的位线具有均衡的负载；以及
确定所述多条位线之中连接有不同尺寸的导电线的位线具有非均衡的负载。
16.一种制造垂直存储器装置的方法，所述方法包括：
基于垂直存储器装置的布局，针对多条位线中的每条位线确定通过沟道孔和将沟道孔连接到所述每条位线的导电迹线呈现的负载；
确定所述多条位线中的每条位线呈现的负载与所述多条位线中的其它位线呈现的负载是否相等；
在确定了位线的负载相等时，基于布局制造用于垂直存储器装置的蚀刻掩模；以及
通过对已经应用了蚀刻掩模的多层器件进行蚀刻来制造垂直存储器装置，其中，
在制造的垂直存储器装置内呈现到所述多条位线中的每条位线的负载与制造的垂直存储器装置内呈现到所述多条位线中的其它位线的负载相等。
17.根据权利要求16所述的方法，其中，对于每条位线，由连接到位线的每个沟道孔和与所述每个沟道孔相邻的隔离区之间的距离来确定负载。
18.根据权利要求16所述的方法，其中，对于每条位线，由连接到位线的沟道孔在布局中的形状来确定负载。
19.根据权利要求16所述的方法，其中，对于每条位线，由连接到位线的沟道孔在布局中的坐标来确定负载。
20.根据权利要求17所述的方法，其中，隔离区是字线切割区或串选择线切割区。
CN201710065305.4A 2016-02-22 2017-02-06 制造垂直存储器装置的方法 Active CN107204341B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160020706A KR102630180B1 (ko) 2016-02-22 2016-02-22 수직형 메모리 장치의 레이아웃 검증 방법
KR10-2016-0020706 2016-02-22

Publications (2)

Publication Number Publication Date
CN107204341A true CN107204341A (zh) 2017-09-26
CN107204341B CN107204341B (zh) 2020-06-23

Family

ID=59630208

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710065305.4A Active CN107204341B (zh) 2016-02-22 2017-02-06 制造垂直存储器装置的方法

Country Status (3)

Country Link
US (1) US9929172B2 (zh)
KR (1) KR102630180B1 (zh)
CN (1) CN107204341B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659306A (zh) * 2017-10-11 2019-04-19 三星电子株式会社 竖直存储器装置和制造竖直存储器装置的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165134A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
CN113192858B (zh) * 2021-04-27 2022-04-01 长江存储科技有限责任公司 一种测量方法和3d存储器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983601A (zh) * 2005-09-02 2007-06-20 三星电子株式会社 双栅极动态随机存取存储器及其制造方法
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
US20150179661A1 (en) * 2012-12-13 2015-06-25 Institute of Microelectronics, Chinese Academy of Sciences Vertical channel-type 3d semiconductor memory device and method for manufacturing the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3218844B2 (ja) * 1994-03-22 2001-10-15 松下電器産業株式会社 半導体メモリ装置
JPH1117013A (ja) * 1997-06-23 1999-01-22 Fujitsu Ltd 集積回路のフロアプランにおける論理合成ブロックの分割方法
JP5411193B2 (ja) 2011-03-25 2014-02-12 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8987805B2 (en) 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
KR102002802B1 (ko) 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치
JP6173684B2 (ja) 2012-12-25 2017-08-02 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
US9219070B2 (en) * 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
CN104659207B (zh) * 2013-11-19 2019-04-26 三星电子株式会社 存储装置
KR102237700B1 (ko) 2013-11-27 2021-04-08 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983601A (zh) * 2005-09-02 2007-06-20 三星电子株式会社 双栅极动态随机存取存储器及其制造方法
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
US20150179661A1 (en) * 2012-12-13 2015-06-25 Institute of Microelectronics, Chinese Academy of Sciences Vertical channel-type 3d semiconductor memory device and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659306A (zh) * 2017-10-11 2019-04-19 三星电子株式会社 竖直存储器装置和制造竖直存储器装置的方法

Also Published As

Publication number Publication date
KR102630180B1 (ko) 2024-01-26
US9929172B2 (en) 2018-03-27
US20170243882A1 (en) 2017-08-24
KR20170098595A (ko) 2017-08-30
CN107204341B (zh) 2020-06-23

Similar Documents

Publication Publication Date Title
CN109754836B (zh) 非易失性存储器件
KR102021684B1 (ko) 3d 스택형 메모리에서 메모리 셀의 프로그래밍 속도 밸런싱
JP2021048324A (ja) メモリデバイス
EP3262654B1 (en) Program verify for non-volatile storage
KR20180001296A (ko) 수직형 구조를 가지는 메모리 장치
CN108694971A (zh) 三维半导体存储器装置
US10373972B2 (en) Vertical memory devices and methods of manufacturing vertical memory devices
US9830998B2 (en) Stress patterns to detect shorts in three dimensional non-volatile memory
TWI774193B (zh) 半導體記憶體裝置
KR20200021779A (ko) 비휘발성 메모리 장치
US11721655B2 (en) Memory device including memory chip and peripheral memory chip and method of manufacturing the memory device
CN110751967B (zh) 半导体存储器及其制造方法
CN107204341A (zh) 制造垂直存储器装置的方法
KR20210144096A (ko) 수직형 메모리 장치
CN110197691A (zh) 非易失性存储器设备及其操作方法
KR20170103469A (ko) 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템
JP2014192243A (ja) 半導体記憶装置
TWI692082B (zh) 半導體記憶裝置
KR20210035446A (ko) 반도체 장치
KR20210083545A (ko) 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
US11894077B2 (en) Self-diagnostic smart verify algorithm in user mode to prevent unreliable acquired smart verify program voltage
CN115705882A (zh) 通过选择性半圆虚设字线程序进行的半圆漏极侧选择栅极维护
US20240213054A1 (en) Method and computing system for manufacturing three-dimensional semiconductor device
JP2019161177A (ja) 半導体装置
US11587621B1 (en) Foggy-fine programming for memory cells with reduced number of program pulses

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant