KR20080001878A - 반도체 소자의 리세스 게이트 형성방법 - Google Patents

반도체 소자의 리세스 게이트 형성방법 Download PDF

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KR20080001878A
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Abstract

본 발명은 트렌치의 임계치수를 적어도 트렌치 식각공정 전 하드 마스크 패턴의 임계치수와 동일하게 가져갈 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 활성영역과 비활성영역으로 정의하는 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 기판 상에 보호막을 형성하는 단계와, 상기 보호막 상에 아모르퍼스 카본막으로 이루어진 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 활성영역 내에 트렌치를 형성하는 단계를 포함하는 반도체 소자의 리세스 게이트 형성방법을 제공한다.
리세스 게이트, 뿔, 누설전류, PETEOS

Description

반도체 소자의 리세스 게이트 형성방법{METHOD FOR FORMING RECESS GATE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 리세스 게이트 형성방법을 도시한 공정 단면도.
도 2는 종래기술에 따른 반도체 소자의 리세스 게이트 형성방법을 통해 형성된 리세스 게이트를 도시한 SEM(Scanning Electron Microscope) 사진.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법을 도시한 공정 단면도.
도 4는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법을 통해 형성된 리세스 게이트를 도시한 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11, 111 : 패드 산화막
12, 112 : 패드 질화막
13, 113 : 소자 분리막
16 : HTO(High Temperature Oxide)막
17, 116 : 하드 마스크 패턴
18, 117 : 감광막 패턴
16A : HTO막 패턴
20, 119 : 리세스용 트렌치
21, 120 : 게이트 산화막
22, 121 : 폴리실리콘막
23, 122 : 텅스텐실리사이드막
24, 123 : 게이트용 하드 마스크
25, 124 : 리세스 게이트
115 : 산화막(PETEOS;Plasma Enhanced Tetra Ethyle Ortho Silicate)
115A : 산화막 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스 게이트(recess gate) 형성방법, 더욱 상세하게는 벌브형(bulb type) 리세스 게이트 형성방법에 관한 것이다.
반도체 산업이 발전하고, 선폭이 점차 미세화되어 감에 따라 100nm급 이하의 선폭을 갖는 반도체 소자가 개발되고 있다. 선폭이 미세화되어 감에 따라 그에 따른 리프레시(refresh) 특성이 요구되고 있으며, 게이트와 액티브 영역(active region)과의 접촉면적을 확대하기 위하여 입체적인 선폭 구조를 시도하고 있다. 입체적인 선폭 구조 중 하나로 트렌치(trench) 구조를 갖는 리세스 게이트가 제안되었다.
다시 말하면, 100nm 이하의 선폭을 갖는 반도체 소자, 예컨대 DRAM(Dynamic Random Access Memory) 소자의 셀 트랜지스터(cell transistor)에서 요구되는 셀 문턱전압(threshold voltage)을 만족시키기 위해서는 채널 도핑(channel doping) 농도가 1018/cm3 이상이 필요하다. 그러나, 채널 도핑 농도를 1018/cm3 이상으로 높일 경우 전기장(electric field)에 의한 접합 누설전류(junction leakage current) 때문에 더 이상 데이터 유지(data retention) 특성에 대한 요구 조건을 충족할 수 없는 상황이다.
따라서, 기존의 수평 채널을 갖는 평면 타입(planar type)의 셀 트랜지스터를 리세스 채널(recessed channel)을 갖는 셀 트랜지스터로 바꾸어 유효채널길이(effective channel length)를 증가시키고, 채널 도핑 농도를 1017/cm3 수준으로 낮추어 전기장을 효과적으로 감소시킴으로써 접합 누설전류 측면에서 양호한 소자의 특성을 확보하여 리프레시 특성을 개선시킬 수 있는 리세스 게이트 공정이 제안되었다.
최근에는 채널 길이를 더욱 증가시키는 동시에 기존 리세스 게이트 구조에서 발생되는 혼(horn) 현상을 방지하기 위한 일환으로 벌브(bulb)형 리세스 게이트 구조가 제안되었다.
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 벌브형 리세스 게이트 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서, 각 도는 리세스 게이트의 단축방향으로 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 활성영역과 비활성영역인 필드영역으로 정의되는 반도체 기판(10) 상에 순차적으로 패드 산화막(11)과 패드 질화막(12)을 형성한다.
이어서, 패드 질화막(12), 패드 산화막(11) 및 기판(10)을 순차적으로 식각하여 트렌치(trench, 미도시)를 형성한다.
이어서, 상기 트렌치가 매립되도록 소자 분리막용 절연막으로 HDP(High Density plasma) 산화막을 증착한다.
이어서, 상기 HDP 산화막에 대하여 CMP(Chemical Mechanical Polishing) 공정으로 평탄화공정을 실시하여 상기 트렌치가 완전히 매립되는 소자 분리막(13)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 식각공정(14)을 실시하여 패드 질화막(12, 도 1a참조)을 제거한다.
이어서, 1c에 도시된 바와 같이, 산화공정을 실시하여 패드 질화막(12, 도 1a참조)이 제거된 전체 구조 상부에 리세스 게이트 보호막으로 HTO(High Temperature Oxidation) 산화막(15)을 형성한다. 여기서, HTO 산화막(15)을 형성하 는 이유는 후속 트렌치(19, 도 1e참조) 형성공정시 활성영역의 기판이 손상되는 것을 방지하기 위함이다. 트렌치(19) 형성공정시 활성영역 상에는 패드 산화막(11)이 형성되어 있으나, 그 두께가 너무 얇아 트렌치(19) 형성공정시 충분히 활성영역을 보호하지 못하게 된다.
이어서, HTO 산화막(16) 상부에 폴리실리콘막으로 하드 마스크(hard mask)(16)를 증착한다.
이어서, 상기 하드 마스크(16) 상부에 감광막을 도포한 후 포토마스크(photomask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 감광막 패턴(17)을 형성한다.
이어서, 도 1d에 도시된 바와 같이 감광막 패턴(17)을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크 패턴(16A)을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 감광막 패턴(17)과 하드 마스크 패턴(16A)을 식각 마스크로 이용한 식각공정(18)을 실시하여 활성영역 내에 트렌치(19)를 형성한다.
이어서, 도 1f에 도시된 바와 같이, 도 1e에 도시된 감광막 패턴(17), 하드 마스크 패턴(16A), HTO 산화막(15) 및 패드 산화막(11)을 제거한다.
이어서, 도 1g에 도시된 바와 같이, 트렌치(19, 도 1f참조) 내측벽에 스페이서(20)를 형성한다.
이어서, 스페이서(20)를 식각 장벽층으로 이용한 식각공정을 실시하여 트렌치(19)의 저부를 확장한다. 이로써, 저부가 원형을 갖는 벌브형 트렌치(19A)가 형 성된다.
이어서, 도 1h에 도시된 바와 같이, 벌브형 트렌치(19A, 도 1g참조)를 포함하는 전체 구조 상부면의 단차를 따라 게이트 산화막(21)을 형성한다.
이어서, 게이트 산화막(21) 상부에 순차적으로 폴리실리콘막(22), 텅스텐실리사이드막(23) 및 게이트용 하드 마스크(24)를 형성한 후 식각하여 리세스 게이트(25)를 형성한다.
그러나, 상기에서 설명한 종래기술에 따른 벌브형 리세스 게이트 형성방법은 다음과 같은 문제점이 있다.
도 1d 및 도 1e에 도시된 바와 같이, 종래기술에 따른 벌브형 리세스 게이트 형성방법에서는 트렌치(19)를 형성하기 위한 식각공정(이하, 트렌치 식각공정이라 함)시 식각 장벽층으로 사용되는 하드 마스크(16)를 기판(11)과 동일한 폴리실리콘막으로 형성하기 때문에 상기 트렌치 식각공정시 하드 마스크 패턴(16A)의 임계치수가 'CD1'-초기 하드 마스크 패턴(16A)의 임계치수-에서 'CD2'로 증가하고, 이로 인하여 트렌치(19)의 임계치수-벌브형 리세스 게이트 구조에서는 목 부위 임계치수-가 증가하는 문제가 발생된다. 결국, 트렌치(19)의 임계치수를 제어하는데 많은 어려움이 발생된다. 또한, 하드 마스크 패턴(16A)의 임계치수가 불균일하게 변동되고, 이로 인해 도 2에 도시된 바와 같이 트렌치(19) 형성 후 상부에서 바라보면 트렌치가 균일하게 식각되는 것이 아니라 울퉁불퉁 줄무늬(striation) 형태를 갖게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 트렌치 식각공정 후 트렌치가 불균일하게 식각되는 것을 방지할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 트렌치의 임계치수를 안정적으로 제어할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 활성영역과 비활성영역으로 정의하는 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 기판 상에 보호막을 형성하는 단계와, 상기 보호막 상에 아모르퍼스 카본막으로 이루어진 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 활성영역 내에 트렌치를 형성하는 단계를 포함하는 반도체 소자의 리세스 게이트 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있 어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 벌브형 리세스 게이트 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서, 각 도는 리세스 게이트의 단축방향으로 도시한 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 활성영역과 비활성영역인 필드영역으로 정의되는 반도체 기판(110) 상에 순차적으로 패드 산화막(111)과 패드 질화막(112)을 형성한다.
이어서, 패드 질화막(112), 패드 산화막(111) 및 기판(110)을 순차적으로 식각하여 트렌치(trench, 미도시)를 형성한다. 이때, 상기 트렌치는 도 3e에서 형성되는 리세스용 트렌치(119)의 깊이보다 1.5~1.7배 정도 더 깊게 형성하는 것이 바람직하다.
이어서, 상기 트렌치가 매립되도록 소자 분리막용 절연막을 형성한다. 이때, 소자 분리막용 절연막은 매립 특성이 우수한 SOD(Spin On Dielectric)막, SOG(Spin On Glass)막, HDP막 중 선택된 어느 하나의 막 또는 이들 막이 적어도 2층 이상 적층된 막으로 형성한다.
이어서, 상기 HDP 산화막에 대하여 CMP 공정으로 평탄화공정을 실시하여 상기 트렌치가 완전히 매립되는 소자 분리막(113)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 식각공정(114)을 실시하여 패드 질화막(112, 도 3a참조)을 제거한다. 이때, 식각공정(114)은 인산(H3PO4)을 이용하여 실시한다.
이어서, 도 3c에 도시된 바와 같이, 패드 질화막(112, 도 3a참조)이 제거된 전체 구조 상부의 단차를 따라 산화막 계열의 물질로 보호막(115)을 형성한다.
이어서, 보호막(115) 상에 하드 마스크(116)를 형성한다. 이때, 하드 마스크는 아모르퍼스 카본막(amorphous carbon layer)으로 형성한다. 이때, 하드 마스크(116)는 1000~5000Å으로 형성한다.
이어서, 하드 마스크(116) 상에 실리콘산화질화막(SiON)막 및 반사 방지막(Bottom Anti-Reflective Coating layer; BARC)(미도시)을 순차적으로 형성할 수 있다.
이어서, 하드 마스크(116) 상에 실리콘산화질화막 및 반사 방지막이 형성된 경우, 상기 반사 방지막 상에 상기 하드 마스크 상부에 감광막을 도포한 후 포토마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 감광막 패턴(117)을 형성한다.
이어서, 도 3d에 도시된 바와 같이 감광막 패턴(117)을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크 패턴(16A)을 형성한다. 이때, 도시되진 않았 지만 보호막(115) 또한 패터닝될 수 있다.
이어서, 도 3e에 도시된 바와 같이, 감광막 패턴(117)과 하드 마스크 패턴(16A)을 식각 장벽층으로 이용한 트렌치 식각공정(118)을 실시하여 리세스용 트렌치(119)를 형성한다.
이어서, 도 3f에 도시된 바와 같이, 도 3e에 도시된 감광막 패턴(117), 하드 마스크 패턴(116A), 보호막 패턴(115A), 패드 산화막 패턴(111A)을 식각하여 제거한다.
이어서, 트렌치(119)의 내측벽에 스페이서(120)를 형성한다.
이어서, 도 3g에 도시된 바와 같이, 스페이서(120)를 식각 장벽층으로 이용한 식각공정을 실시하여 트렌치(119, 도 3f참조)의 저부를 확장시켜 원형 구조의 벌브형 트렌치(119A)를 형성한다.
이어서, 도 3h에 도시된 바와 같이, 벌브형 트렌치(119A, 도 3g참조)를 포함하는 전체 구조 상부면의 단차를 따라 게이트 산화막(121)을 형성한다.
이어서, 게이트 산화막(121) 상부에 순차적으로 폴리실리콘막(122), 텅스텐실리사이드막(123) 및 게이트용 하드 마스크(124)를 형성한 후 식각하여 리세스 게이트(125)를 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 트렌치 식각공정시 하드 마스크를 아모르퍼스 카본막으로 형성함으로써 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명은 트렌치 식각공정 후 균일한 트렌치를 형성하는 것이 가능하다.
둘째, 본 발명은 하드 마스크 패턴의 임계치수의 변동을 최소화할 수 있기 때문에 트렌치의 임계치수를 안정적으로 제어하는 것이 가능하다.
세째, 본 발명은 트렌치의 임계치수를 안정적으로 제어하는 것이 가능하기 때문에 소자의 동작 특성(리프레시 특성 등)을 향상시켜 소자의 수율(yield)를 향상시킬 수 있다.

Claims (6)

  1. 활성영역과 비활성영역으로 정의하는 소자 분리막이 형성된 기판을 제공하는 단계;
    상기 기판 상에 보호막을 형성하는 단계;
    상기 보호막 상에 아모르퍼스 카본막으로 이루어진 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 활성영역 내에 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 리세스 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크를 형성하는 단계 후, 상기 하드 마스크 상부에 실리콘산화질화막을 형성하는 단계를 더 포함하는 반도체 소자의 리세스 게이트 형성방법.
  3. 제 2 항에 있어서,
    상기 실리콘산화질화막 상부에 반사 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 리세스 게이트 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계에서는 상기 하드 마스크와 상기 보호막을 동시에 식각하는 반도체 소자의 리세스 게이트 형성방법.
  5. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계 후 상기 트렌치의 내측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 리세스 게이트 형성방법.
  6. 제 5 항에 있어서,
    상기 스페이서를 형성하는 단계 후 상기 트렌치의 내부를 확장시켜 원형 구조를 갖는 트렌치를 형성하는 단계를 더 포함하는 반도체 소자의 리세스 게이트 형성방법.
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