KR20110043300A - 활성 영역 구조체의 형성방법 - Google Patents

활성 영역 구조체의 형성방법 Download PDF

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Abstract

활성 영역 구조체의 형성방법을 제공한다. 이를 위해서, 반도체 기판을 준비할 수 있다. 상기 반도체 기판은 셀 어레이 영역 및 주변 회로 영역을 가질 수 있다. 반도체 기판 상에 하부 및 상부 마스크 막들을 형성할 수 있다. 상기 셀 어레이 영역의 반도체 기판, 하부 마스크 막 및 상부 마스크 막을 식각해서 셀 트랜치를 형성할 수 있다. 상기 주변 회로 영역의 반도체 기판, 하부 마스크 막 및 상부 마스크 막을 식각해서 주변 트랜치를 형성할 수 있다. 상기 주변 트랜치는 셀 트랜치 대비 반도체 기판에 먼저 형성될 수도 있다. 상기 셀 및 주변 트랜치들은 활성 영역 구조체를 한정할 수 있다.
Figure P1020090100351
활성 영역, 반도체 기판, 트랜치

Description

활성 영역 구조체의 형성방법{Method Of Forming Active Region Structure}
실시예들은 활성 영역 구조체의 형성방법에 관한 것이다.
일반적으로, 반도체 장치는 반도체 기판에 활성 영역들을 한정시키기 위해서 반도체 기판에 트랜치들 및 소자 분리막을 구비해서 제조된다. 상기 트랜치들은 활성 영역들을 정의한다. 상기 트랜치들은 소자 분리막으로 채워진다. 상기 소자 분리막은 반도체 기판에서 불순물 확산 영역 대비 활성 영역들을 확실하게 절연시킨다. 그러나, 상기 활성 영역들은 반도체 장치의 디자인 룰의 축소에 따라서 계속적으로 작은 디멘젼(Dimension)을 갖는다. 이를 통해서, 상기 활성 영역들의 디멘젼은 반도체 기판 상에 위치하는 반도체 개별 소자들의 디멘젼에 근접하고 있다. 따라서, 상기 트랜치들의 디멘젼은 반도체 기판의 선택된 영역에서 반도체 포토 리써그래피 공정 및 반도체 식각 공정의 한계에 부딪치고 있다.
발명의 실시예들이 해결하고자 하는 기술적 과제는 반도체 포토 리써그래피 공정 및 반도체 식각 공정의 한계를 극복할 수 있는 활성 영역 구조체의 형성방법을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 발명의 실시예들은 반도체 기판에 셀 어레이 영역 내 셀 트랜치들을 주변 회로 영역 내 적어도 하나의 주변 트랜치와 다른 공정 단계들을 통해서 구현하는 활성 영역 구조체의 형성방법을 제공하는데 있다.
실시예들의 제 1 양태에 따르는 활성 영역 구조체의 형성방법은 반도체 기판을 준비하는 것을 포함할 수 있다. 상기 반도체 기판은 셀 어레이 영역 및 주변 회로 영역을 가질 수 있다. 상기 셀 어레이 영역 상에 셀 상부 마스크 패턴들, 상기 주변 회로 영역 상에 제 1 및 2 주변 마스크 패턴들을 형성할 수 있다. 상기 셀 상부 마스크 패턴들은 라인 형상을 가질 수 있다. 상기 제 1 및 2 주변 마스크 패턴들은 차례로 적층되어서 상기 주변 회로 영역을 덮을 수 있다. 상기 셀 상부 마스크 패턴들의 상면은 상기 제 2 주변 마스크 패턴의 상면에 대해서 단차를 이룰 수 있다. 상기 셀 상부 마스크 패턴들의 측벽들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들은 상기 셀 상부 마스크 패턴들의 하부측, 상기 제 2 주변 마스크 패턴을 노출시키도록 형성될 수 있다. 상기 스페이서들, 상기 제 1 및 2 주변 마스 크 패턴들을 식각 마스크로 사용해서 상기 셀 상부 마스크 패턴들의 하부측을 제거할 수 있다.
선택된 실시예들에 따라서, 상기 셀 상부 마스크 패턴들, 상기 제 1 및 2 주변 마스크 패턴들을 형성하는 것은 상기 반도체 기판 상에 상부 마스크 막 및 포토레지스트 패턴들을 차례로 형성하는 것을 포함할 수 있다. 상기 셀 어레이 영역 내 포토레지스트 패턴들은 상기 셀 어레이 영역의 상부 마스크 막을 노출시킬 수 있다. 상기 주변 회로 영역 내 포토레지스트 패턴은 상기 주변 회로 영역의 상부 마스크 막을 덮을 수 있다. 상기 상부 마스크 막은 적층 물질로 형성될 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 상부 마스크 막의 상부측을 식각할 수 있다. 상기 포토레지스트 패턴들을 상기 반도체 기판으로부터 제거시킬 수 있다. 상기 셀 어레이 영역의 상기 상부 마스크 막의 상기 상부측, 상기 주변 회로 영역의 상부 마스크 막을 식각 마스크로 사용해서 상기 상부 마스크 막의 하부측을 식각할 수 있다. 상기 상부 마스크 막은 상기 셀 어레이 영역에서 상기 셀 상부 마스크 패턴들, 상기 주변 회로 영역에서 상기 제 1 및 2 주변 마스크 패턴들로 형성될 수 있다. 상기 셀 상부 마스크 패턴들의 상면은 상기 포토레지스트 패턴들이 제거된 후에 식각 로딩 효과를 통해서 상기 제 2 주변 마스크 패턴의 상면 대비 낮은 레벨을 가질 수 있다.
선택된 실시예들에 따라서, 상기 스페이서들을 형성하는 것은 상기 셀 상부 마스크 패턴들, 상기 제 1 및 2 주변 마스크 패턴들 상에 스페이서 막을 형성하는 것을 포함할 수 있다. 상기 제 2 주변 마스크 패턴을 식각 버퍼막으로 사용해서 상 기 스페이서 막, 상기 셀 상부 마스크 패턴들의 상부측을 식각할 수 있다.
선택된 실시예들에 따라서, 상기 활성 영역 구조체의 형성방법은 상기 반도체 기판 및 상기 상부 마스크 막 사이에 하부 마스크 막을 형성하는 것을 더 포함할 수 있다. 상기 스페이서들, 상기 제 1 및 2 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 어레이 영역의 하부 마스크 막을 부분적으로 식각할 수 있다. 상기 제 2 주변 마스크 패턴은 상기 반도체 기판으로부터 제거되고, 상기 하부 마스크 막은 적층 물질로 형성될 수 있다. 상기 셀 어레이 영역의 상기 하부 마스크 막의 상부측은 상기 스페이서들에 대응되어서 라인 형상을 가질 수 있다. 상기 스페이서들 및 상기 하부 마스크 막을 식각 버퍼막으로 사용해서 상기 제 1 주변 마스크 패턴을 제거할 수 있다. 상기 스페이서들, 상기 셀 어레이 영역의 상기 하부 마스크 막의 상기 상부측, 상기 주변 회로 영역의 하부 마스크 막을 식각 마스크로 사용해서 상기 셀 어레이 영역 내 상기 하부 마스크 막의 하부측을 식각할 수 있다. 상기 하부 마스크 막은 상기 스페이서들을 통하여 상기 셀 어레이 영역에서 셀 하부 마스크 패턴들, 상기 주변 회로 영역에서 차례로 적층된 제 3 및 4 주변 마스크 패턴들로 형성될 수 있다. 그리고, 상기 스페이서들은 상기 셀 하부 마스크 패턴들, 상기 제 3 및 4 주변 마스크 패턴들이 형성된 후에 상기 반도체 기판으로부터 제거될 수 있다.
선택된 실시예들에 따라서, 상기 활성 영역 구조체의 형성방법은 상기 반도체 기판 및 상기 하부 마스크 막 사이에 터널 산화막 및 플로팅 폴리막을 차례로 형성하는 것을 더 포함할 수 있다. 상기 셀 하부 마스크 패턴들, 상기 제 3 및 4 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 어레이 영역의 플로팅 폴리막을 식각할 수 있다. 상기 셀 하부 마스크 패턴들의 상부측, 그리고 상기 제 4 주변 마스크 패턴은 상기 반도체 기판으로부터 제거될 수 있다. 상기 플로팅 폴리막은 상기 셀 어레이 영역에서 셀 플로팅 폴리 패턴들, 상기 주변 회로 영역에서 주변 플로팅 폴리 패턴으로 형성될 수 있다. 상기 셀 하부 마스크 패턴들의 하부측, 상기 셀 플로팅 폴리 패턴들, 상기 제 3 주변 마스크 패턴, 그리고 상기 주변 플로팅 폴리 패턴을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 셀 어레이 영역의 터널 산화막 및 반도체 기판을 식각할 수 있다. 이를 통해서, 상기 셀 어레이 영역은 반도체 기판에 셀 트랜치들을 가질 수 있다. 상기 셀 어레이 영역의 상기 터널 산화막은 상기 셀 트랜치들이 형성된 후에 상기 셀 어레이 영역에서 셀 터널 산화 패턴들, 상기 주변 회로 영역에서 주변 터널 산화 패턴으로 형성될 수 있다.
선택된 실시예들에 따라서, 상기 셀 트랜치들을 채우도록 상기 셀 하부 마스크 패턴들의 상기 하부측, 그리고 상기 제 3 주변 마스크 패턴 상에 제 1 절연막을 형성할 수 있다. 상기 주변 회로 영역의 반도체 기판, 상기 주변 터널 산화 패턴, 상기 주변 플로팅 폴리 패턴, 상기 제 3 주변 마스크 패턴 및 제 1 절연막을 식각할 수 있다. 이를 통해서, 상기 주변 회로 영역은 반도체 기판에 적어도 하나의 주변 트랜치를 가질 수 있다. 상기 적어도 하나의 주변 트랜치를 채우도록 상기 제 1 절연막 상에 제 2 절연막을 형성할 수 있다. 상기 제 1 절연막은 유동성을 가지는 절연 물질로 구성될 수 있다. 상기 제 2 절연막은 상기 제 1 절연막 대비 높은 기계적 강도를 가지는 절연 물질로 구성될 수 있다.
선택된 실시예들에 따라서, 상기 적어도 하나의 주변 트랜치를 형성하는 것은 상기 제 1 절연막 상에 포토레스트 막을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 막은 상기 주변 회로 영역에서 적어도 하나의 개구부를 가질 수 있다. 상기 포토레지스트 막의 상기 적어도 하나의 개구부를 통해서 상기 주변 회로 영역의 상기 반도체 기판, 상기 주변 터널 산화 패턴, 상기 주변 플로팅 폴리 패턴, 상기 제 3 주변 마스크 패턴 및 상기 제 1 절연막을 식각할 수 있다. 상기 포토레지스트 막에 대응하는 반도체 포토리써그래피 장비의 광원(Light Source)은 상기 포토레지스 패턴들에 대응하는 반도체 포토리써그래피 장비의 광원과 동일한 주파수 및 다른 주파수 중 선택된 하나를 가질 수 있다.
나머지 실시예들에 따라서, 상기 셀 트랜치들을 채우도록 상기 셀 하부 마스크 패턴들의 상기 하부측, 그리고 상기 제 3 주변 마스크 패턴 상에 제 1 절연막을 형성할 수 있다. 상기 셀 플로팅 폴리 패턴들 및 상기 주변 플로팅 폴리 패턴을 노출시키도록 상기 제 1 절연막, 상기 셀 하부 마스크 패턴들의 상기 하부측, 그리고 상기 제 3 주변 마스크 패턴을 식각해서 셀 소자 분리막을 형성할 수 있다. 상기 셀 소자 분리막은 상기 셀 트랜치들에 형성될 수 있다. 상기 주변 회로 영역의 반도체 기판, 상기 주변 터널 산화 패턴, 상기 주변 플로팅 폴리 패턴을 식각해서 상기 주변 회로 영역에 적어도 하나의 주변 트랜치를 형성할 수 있다. 상기 적어도 하나의 주변 트랜치를 채우도록 상기 셀 소자 분리막, 상기 셀 플로팅 폴리 패턴들 및 상기 주변 플로팅 폴리 패턴 상에 제 2 절연막을 형성할 수 있다. 상기 제 1 절연막은 유동성을 가지는 절연 물질로 구성될 수 있다. 상기 제 2 절연막은 상기 제 1 절연막 대비 높은 기계적 강도를 가지는 절연 물질로 구성될 수 있다.
나머지 실시예들에 따라서, 상기 적어도 하나의 주변 트랜치를 형성하는 것은 상기 셀 소자 분리막, 상기 셀 플로팅 폴리 패턴들 및 상기 주변 플로팅 폴리 패턴 상에 포토레스트 막을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 막은 상기 주변 회로 영역에서 적어도 하나의 개구부를 가질 수 있다. 상기 포토레지스트 막의 상기 적어도 하나의 개구부를 통해서 상기 주변 회로 영역의 상기 반도체 기판, 상기 주변 터널 산화 패턴, 상기 주변 플로팅 폴리 패턴을 식각할 수 있다. 상기 포토레지스트 막에 대응하는 반도체 포토리써그래피 장비의 광원(Light Source)은 상기 포토레지스 패턴들에 대응하는 반도체 포토리써그래피 장비의 광원과 동일한 주파수 및 다른 주파수 중 선택된 하나를 가질 수 있다.
나머지 실시예들에 따라서, 상기 하부 마스크 막은 하부 측에 실리콘 다이옥사이드(SiO2), 및 상부측에 폴리 실리콘을 포함할 수 있다. 상기 상부 마스크 막은 하부측에 폴리머, 및 상부측에 ARC(Anti Reflective Coating) 물질을 포함할 수 있다.
실시예들의 제 2 양태에 따르는 활성 영역 구조체의 형성방법은 반도체 기판 상에 터널 산화막 및 플로팅 폴리 막을 차례로 형성하는 것을 포함할 수 있다. 상기 반도체 기판은 셀 어레이 영역 및 주변 회로 영역을 가질 수 있다. 상기 주변 회로 영역의 반도체 기판, 터널 산화막 및 플로팅 폴리 막을 식각해서 상기 주변 회로 영역에 적어도 하나의 주변 트랜치를 형성할 수 있다. 상기 셀 어레이 영역 및 주변 회로 영역의 상기 플로팅 폴리 막을 노출시키도록 상기 적어도 하나의 주변 트랜치에 주변 소자 분리막을 형성할 수 있다. 상기 주변 소자 분리막을 덮도록 상기 셀 어레이 영역 및 주변 회로 영역의 상기 플로팅 폴리 막 상에 하부 및 상부 마스크 막들을 차례로 형성할 수 있다. 상기 하부 및 상부 마스크 막들의 각각은 적층 물질로 형성될 수 있다.
선택된 실시예들에 따르면, 상기 상부 마스크 막을 식각해서 상기 셀 어레이 영역 상에 셀 상부 마스크 패턴들, 상기 주변 회로 영역 상에 제 1 및 2 주변 마스크 패턴들을 형성할 수 있다. 상기 셀 상부 마스크 패턴들은 라인 형상을 가질 수 있다. 상기 제 1 및 2 주변 마스크 패턴들은 차례로 적층되어서 상기 주변 회로 영역을 덮을 수 있다. 상기 셀 상부 마스크 패턴들의 상면은 상기 제 2 주변 마스크 패턴의 상면에 대해서 단차를 이룰 수 있다. 상기 셀 상부 마스크 패턴들의 측벽들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들은 상기 셀 상부 마스크 패턴들의 하부측, 상기 제 2 주변 마스크 패턴을 노출시키도록 형성될 수 있다. 상기 스페이서들, 상기 제 1 및 2 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 상부 마스크 패턴들의 하부측을 제거할 수 있다.
선택된 실시예들에 따르면, 상기 스페이서들을 형성하는 것은 상기 셀 상부 마스크 패턴들, 상기 제 1 및 2 주변 마스크 패턴들 상에 스페이서 막을 형성하는 것을 포함할 수 있다. 상기 제 2 주변 마스크 패턴을 식각 버퍼막으로 사용해서 상기 스페이서 막, 상기 셀 상부 마스크 패턴들의 상부측을 식각할 수 있다.
나머지 실시예들에 따르면, 상기 스페이서들, 상기 제 1 및 2 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 어레이 영역의 하부 마스크 막을 부분적으로 식각할 수 있다. 상기 제 2 주변 마스크 패턴은 상기 반도체 기판으로부터 제거될 수 있다. 상기 셀 어레이 영역의 상기 하부 마스크 막의 상부측은 상기 스페이서들에 대응되어서 라인 형상을 가질 수 있다. 상기 스페이서들 및 상기 하부 마스크 막을 식각 버퍼막으로 사용해서 상기 제 1 주변 마스크 패턴을 제거할 수 있다. 상기 스페이서들, 상기 셀 어레이 영역의 상기 하부 마스크 막의 상기 상부측, 상기 주변 회로 영역의 하부 마스크 막을 식각 마스크로 사용해서 상기 셀 어레이 영역 내 상기 하부 마스크 막의 하부측을 식각할 수 있다. 상기 하부 마스크 막은 상기 스페이서들을 통하여 상기 셀 어레이 영역에서 셀 하부 마스크 패턴들, 상기 주변 회로 영역에서 차례로 적층된 제 3 및 4 주변 마스크 패턴들로 형성될 수 있다. 그리고, 상기 스페이서들은 상기 셀 하부 마스크 패턴들, 상기 제 3 및 4 주변 마스크 패턴들이 형성된 후에 상기 반도체 기판으로부터 제거될 수 있다.
나머지 실시예들에 따르면, 상기 셀 하부 마스크 패턴들, 상기 제 3 및 4 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 어레이 영역의 플로팅 폴리막을 식각할 수 있다. 상기 셀 하부 마스크 패턴들의 상부측, 그리고 상기 제 4 주변 마스크 패턴은 상기 반도체 기판으로부터 제거될 수 있다. 상기 플로팅 폴리막은 상기 셀 어레이 영역에서 셀 플로팅 폴리 패턴들, 상기 주변 회로 영역에서 주변 플로팅 폴리 패턴으로 형성될 수 있다. 상기 셀 하부 마스크 패턴들의 하부측, 상기 셀 플로팅 폴리 패턴들, 상기 제 3 주변 마스크 패턴, 그리고 상기 주변 플로팅 폴리 패턴을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 셀 어레이 영역의 터 널 산화막 및 반도체 기판을 식각할 수 있다. 이를 통해서, 이를 통해서, 상기 셀 어레이 영역은 반도체 기판에 셀 트랜치들을 가질 수 있다. 상기 셀 트랜치들을 채우도록 상기 셀 하부 마스크 패턴들의 상기 하부측, 그리고 상기 제 3 주변 마스크 패턴 상에 제 1 절연막을 형성할 수 있다. 상기 셀 어레이 영역의 상기 터널 산화막은 상기 셀 트랜치들이 형성된 후에 상기 셀 어레이 영역에서 셀 터널 산화 패턴들, 상기 주변 회로 영역에서 주변 터널 산화 패턴으로 형성될 수 있다.
실시예들의 제 3 양태에 따르는 활성 영역 구조체의 형성방법은 반도체 기판 상에 터널 산화막 및 플로팅 폴리 막을 차례로 형성하는 것을 포함할 수 있다. 상기 반도체 기판은 셀 어레이 영역 및 주변 회로 영역을 가질 수 있다. 상기 주변 회로 영역의 반도체 기판, 터널 산화막 및 플로팅 폴리 막을 식각해서 상기 주변 회로 영역에 적어도 하나의 주변 트랜치를 형성할 수 있다. 상기 적어도 하나의 주변 트랜치를 채우도록 상기 셀 어레이 영역 및 주변 회로 영역의 상기 플로팅 폴리 막 상에 하부 및 상부 마스크 막들을 차례로 형성할 수 있다. 상기 하부 및 상부 마스크 막들의 각각은 적층 물질로 형성될 수 있다. 상기 하부 마스크 막의 하부측은 상기 적어도 하나의 주변 트랜치를 컨포멀하게 덮는 형상 및 채우는 형상 중 선택된 하나를 가질 수 있다.
선택된 실시예들에 따라서, 상기 상부 마스크 막을 식각해서 상기 셀 어레이 영역 상에 셀 상부 마스크 패턴들, 상기 주변 회로 영역 상에 제 1 및 2 주변 마스크 패턴들을 형성할 수 있다. 상기 셀 상부 마스크 패턴들은 라인 형상을 가질 수 있다. 상기 제 1 및 2 주변 마스크 패턴들은 차례로 적층되어서 상기 주변 회로 영 역을 덮을 수 있다. 상기 셀 상부 마스크 패턴들의 상면은 상기 제 2 주변 마스크 패턴의 상면에 대해서 단차를 이룰 수 있다. 상기 셀 상부 마스크 패턴들의 측벽들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들은 상기 셀 상부 마스크 패턴들의 하부측, 상기 제 2 주변 마스크 패턴을 노출시키도록 형성될 수 있다. 상기 스페이서들, 상기 제 1 및 2 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 상부 마스크 패턴들의 하부측을 제거할 수 있다.
선택된 실시예들에 따라서, 상기 스페이서들을 형성하는 것은 상기 셀 상부 마스크 패턴들, 상기 제 1 및 2 주변 마스크 패턴들 상에 스페이서 막을 형성하는 것을 포함할 수 있다. 상기 제 2 주변 마스크 패턴을 식각 버퍼막으로 사용해서 상기 스페이서 막, 상기 셀 상부 마스크 패턴들의 상부측을 식각할 수 있다.
나머지 실시예들에 따라서, 상기 스페이서들, 상기 제 1 및 2 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 어레이 영역의 하부 마스크 막을 부분적으로 식각할 수 있다. 상기 제 2 주변 마스크 패턴은 상기 반도체 기판으로부터 제거될 수 있다. 상기 셀 어레이 영역의 상기 하부 마스크 막의 상부측은 상기 스페이서들에 대응되어서 라인 형상을 가질 수 있다. 상기 스페이서들 및 상기 하부 마스크 막을 식각 버퍼막으로 사용해서 상기 제 1 주변 마스크 패턴을 제거할 수 있다. 상기 스페이서들, 상기 셀 어레이 영역의 상기 하부 마스크 막의 상기 상부측, 상기 주변 회로 영역의 하부 마스크 막을 식각 마스크로 사용해서 상기 셀 어레이 영역 내 상기 하부 마스크 막의 상기 하부측을 식각할 수 있다. 상기 하부 마스크 막은 상기 스페이서들을 통하여 상기 셀 어레이 영역에서 셀 하부 마스크 패턴들, 상기 주변 회로 영역에서 차례로 적층된 제 3 및 4 주변 마스크 패턴들로 형성될 수 있다. 그리고, 상기 스페이서들은 상기 셀 하부 마스크 패턴들, 상기 제 3 및 4 주변 마스크 패턴들이 형성된 후에 상기 반도체 기판으로부터 제거될 수 있다.
나머지 실시예들에 따라서, 상기 셀 하부 마스크 패턴들, 상기 제 3 및 4 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 어레이 영역의 플로팅 폴리막을 식각할 수 있다. 상기 셀 하부 마스크 패턴들의 상부측, 그리고 상기 제 4 주변 마스크 패턴은 상기 반도체 기판으로부터 제거될 수 있다. 상기 플로팅 폴리막은 상기 셀 어레이 영역에서 셀 플로팅 폴리 패턴들, 상기 주변 회로 영역에서 주변 플로팅 폴리 패턴으로 형성될 수 있다. 상기 셀 하부 마스크 패턴들의 하부측, 상기 셀 플로팅 폴리 패턴들, 상기 제 3 주변 마스크 패턴, 그리고 상기 주변 플로팅 폴리 패턴을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 셀 어레이 영역의 터널 산화막 및 반도체 기판을 식각할 수 있다. 이를 통해서, 상기 셀 어레이 영역은 상기 반도체 기판에 셀 트랜치들을 기질 수 있다. 상기 셀 트랜치들을 채우도록 상기 셀 하부 마스크 패턴들의 상기 하부측, 그리고 상기 제 3 주변 마스크 패턴 상에 제 1 절연막을 형성할 수 있다. 상기 셀 어레이 영역의 상기 터널 산화막은 상기 셀 트랜치들이 형성된 후에 상기 셀 어레이 영역에서 셀 터널 산화 패턴들, 상기 주변 회로 영역에서 주변 터널 산화 패턴으로 형성될 수 있다.
상술한 바와 같이, 발명의 실시예들은 반도체 기판에 셀 어레이 영역 내 셀 트랜치들을 주변 회로 영역 내 적어도 하나의 주변 트랜치와 다른 공정 단계들을 통해서 구현하는 활성 영역 구조체의 형성방법을 제공할 수 있다. 따라서, 발명의 실시예들은 반도체 포토 리써그래피 공정 및 반도체 식각 공정의 한계를 극복할 수 있다. 이를 통해서, 상기 셀 트랜치들 및 적어도 하나의 주변 트랜치는 반도체 장치의 디자인 룰의 축소에 적극적으로 대항해서 반도체 기판에 셀 활성 영역들 및 주변 트랜치를 안정적으로 형성할 수 있다.
발명의 실시예들은 이후로 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다. 그러나, 발명은 여러가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 실시예들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 실시예들은 발명을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 발명의 영역을 충분히 전달할 수 있도록 해준다. 비록 '반도체 기판', '마스크 막', '스페이서 막', '트랜치' .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다. 여기에서, 사용되어진 바와 같이, '적어도 하나' 를 지칭하는 용어는 하나 이상으로 관련을 가지고 열거된 항목들에 대해서 유추할 수 있는 모든 조합들을 포함한다. "선택된, 상부측, 하부측, 상면 및 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용 어의 사용은 특별한 실시예들을 단지 설명하기 위함이지 발명을 한정하려는 것은 아니다.
이제, 실시예들에 따르는 활성 영역 구조체의 형성방법은 도 1 내지 13 을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 실시예들에 따르는 활성 영역 구조체를 보여주는 평면도이다.
도 1 을 참조하면, 실시예들에 따르는 활성 영역 구조체(150)는 셀 어레이 영역(C) 및 주변 회로 영역(P)을 포함한다. 상기 셀 어레이 영역(C)은 주변 회로 영역(P)으로 둘러싸일 수 있다. 상기 주변 회로 영역(P)은 셀 어레이 영역(C)의 주변에 배치될 수 있다. 상기 셀 어레이 영역(C)에 셀 활성 영역(6)들이 배치될 수 있다. 상기 셀 활성 영역(6)들은 소정 간격(S1)으로 이격해서 셀 어레이 영역(C)에 배열될 수 있다.
상기 셀 어레이 영역(C)의 활성 영역(6)들은 라인 형상(Line Shape)을 가질 수 있다. 상기 셀 어레이 영역(C)의 활성 영역(6)들은 라인 형상 이외의 형상을 가질 수도 있다. 한편, 상기 주변 회로 영역(P)은 주변 활성 영역(9)들을 가질 수 있다. 상기 주변 활성 영역(9)들은 서로에 대해서 소정 간격(S2)으로 이격될 수 있다. 상기 주변 활성 영역(9)들은 설계 배치의 요구에 따라서 여러 가지의 형상들을 가질 수 있다.
도 2 내지 7 은 도 1 의 절단선을 따라 취해서 실시예들의 초기 및 중간 공정들에 따르는 활성 영역 구조체의 형성방법을 보여주는 단면도들이다.
도 2 를 참조하면, 실시예들에 따라서, 반도체 기판(3)을 준비할 수 있다. 상기 반도체 기판(3)은 셀 어레이 영역(C) 및 주변 회로 영역(P)을 가질 수 있다. 상기 반도체 기판(3) 상에 터널 산화막(10) 및 플로팅 폴리막(20)을 형성할 수 있다. 상기 터널 산화막(10) 및 플로팅 폴리막(20)은 셀 어레이 영역(C) 및 주변 회로 영역(P)을 덮도록 형성될 수 있다. 상기 터널 산화막(10)은 실리콘 산화막(SiO2 Layer) 대비 높은 유전 상수를 가지거나 실리콘 산화막과 동일한 유전 상수를 가질 수 있다.
상기 플로팅 폴리 막(20)은 불순물 이온들을 가지는 도전막일 수 있다. 상기 플로팅 폴리 막(20) 상에 제 1 마스크 막(30) 및 제 2 마스크 막(40)을 형성할 수 있다. 상기 제 1 및 2 마스크 막들(30, 40)은 셀 어레이 영역(C) 및 주변 회로 영역(P)을 덮도록 형성될 수 있다. 상기 제 1 마스크 막(30)은 실리콘 다이옥사이드(SiO2)를 포함할 수 있다. 상기 제 2 마스크 막(40)은 폴리 실리콘을 포함할 수 있다. 상기 제 2 마스크 막(40)은 불순물 이온들로 도핑되거나 도핑되지 않을 수 있다.
상기 제 2 마스크 막(40) 상에 제 3 마스크 막(50) 및 제 4 마스크 막(60)을 형성할 수 있다. 상기 제 3 및 4 마스크 막들(50, 60)은 셀 어레이 영역(C) 및 주변 회로 영역(P)을 덮도록 형성될 수 있다. 상기 제 3 마스크 막(50)은 폴리머(Polymer)를 포함할 수 있다. 상기 제 4 마스크 막(60)은 ARC(Anti Reflective Coating) 물질을 포함할 수 있다.
도 3 을 참조하면, 실시예들에 따라서, 상기 제 4 마스크 막(60) 상에 포토 레지스트 패턴들(도면에 미 도시)을 형성할 수 있다. 상기 셀 어레이 영역(C) 내 포토레지스트 패턴들은 셀 어레이 영역(C)의 제 4 마스크 막(60)을 노출시킬 수 있다. 상기 주변 회로 영역(P) 내 포토레지스트 패턴은 주변 회로 영역(P)의 제 4 마스크 막(60)을 덮을 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 제 4 마스크 막(60)을 식각할 수 있다.
상기 제 4 마스크 막(60)은 포토레지스트 패턴들에 대응해서 셀 어레이 영역(C)에서 제 4 셀 마스크 패턴(64)들, 주변 회로 영역(P)에서 제 4 주변 마스크 패턴(68)으로 형성될 수 있다. 상기 제 4 셀 마스크 패턴(64)들은 라인 형상을 가질 수 있다. 상기 제 4 주변 마스크 패턴(68)은 주변 회로 영역(P)을 덮도록 형성될 수 있다. 상기 제 4 셀 마스크 패턴(64)들 및 제 4 주변 마스크 패턴(68)이 형성된 후에, 상기 포토레지스트 패턴들을 반도체 기판(3)으로부터 제거시킬 수 있다.
상기 제 4 셀 마스크 패턴(64)들 및 제 4 주변 마스크 패턴(68)을 식각 마스크로 사용해서 제 3 마스크 막(50)을 식각할 수 있다. 상기 제 4 셀 마스크 패턴(64)들 및 제 4 주변 마스크 패턴(68)은 제 3 마스크 막(50)이 식각되는 동안에 식각 로딩 효과(Etch Loading Effect)를 받을 수 있다. 이 경우에, 상기 식각 로딩 효과는 셀 어레이 영역(C) 및 주변 회로 영역(P)의 패턴들의 밀도(Density)에 따라서 제 4 셀 마스크 패턴(64)들 및 제 4 주변 마스크 패턴(68) 상에 작용할 수 있다.
따라서, 상기 제 4 셀 마스크 패턴(64)들 및 제 4 주변 마스크 패턴(68)은 식각 로딩 효과를 통해서 상면들에 서로 다른 두께들을 가지는 폴리머 막(Polymer Layer)을 가질 수 있다. 상기 폴리머 막은 제 3 마스크 막(50), 제 4 셀 마스크 패턴(64)들 및 제 4 주변 마스크 패턴(68)을 식각하면서 생길 수 있다. 상기 제 4 셀 마스크 패턴(64)들의 상면은 제 4 주변 마스크 패턴(68)의 상면에 대해서 단차(Step Difference)를 이룰 수 있다.
상기 제 4 셀 마스크 패턴(64)들의 상면은 제 4 주변 마스크 패턴(68)의 상면 대비 낮은 레벨을 가질 수 있다. 상기 제 4 셀 마스크 패턴(64)들의 두께(T2)는 제 4 주변 마스크 패턴(68)의 두께(T1) 대비 작은 크기를 가질 수 있다. 이를 통해서, 상기 제 3 마스크 막(50)은 셀 어레이 영역(C)에서 제 3 셀 마스크 패턴(54)들, 주변 회로 영역(P)에서 제 3 주변 마스크 패턴(58)으로 형성될 수 있다. 상기 제 3 셀 마스크 패턴(54)들 및 제 3 주변 마스크 패턴(58)은 제 4 셀 마스크 패턴(64)들 및 제 4 주변 마스크 패턴(68)에 대응할 수 있다.
상기 제 3 셀 마스크 패턴(54)들 및 제 4 셀 마스크 패턴(64)들은 셀 어레이 영역(C)에서 셀 상부 마스크 패턴(74)들을 구성할 수 있다. 계속해서, 상기 셀 상부 마스크 패턴(74)들과 함께 제 3 주변 마스크 패턴(58) 및 제 4 주변 마스크 패턴(68)을 덮는 스페이서 막(84)을 형성할 수 있다. 상기 스페이서 막(84)은 실리콘 다이옥사이드를 포함할 수 있다.
도 4 를 참조하면, 실시예들에 따라서, 상기 제 4 주변 마스크 패턴(68)을 식각 버퍼막으로 사용해서 스페이서 막(84), 제 4 셀 마스크 패턴(64)들을 식각할 수 있다. 상기 스페이서 막(84)은 셀 상부 마스크 패턴(74)들의 측벽들 상에 스페 이서(88)들로 형성될 수 있다. 상기 스페이서(88)들은 제 3 셀 마스크 패턴(54)들, 제 4 주변 마스크 패턴(68)을 노출시키도록 형성될 수 있다. 상기 스페이서(88)들, 제 3 및 4 주변 마스크 패턴들(58, 68)을 식각 마스크로 사용해서 제 3 셀 마스크 패턴(54)들을 제거할 수 있다.
상기 스페이서(88)들, 제 3 및 4 주변 마스크 패턴들(58, 68)을 식각 마스크로 사용해서 셀 어레이 영역(C)의 제 2 마스크 막(40)을 식각할 수 있다. 이 경우에, 상기 제 4 주변 마스크 패턴(68)은 반도체 기판(3)으로부터 제거될 수 있다. 상기 제 2 마스크 막(40)은 셀 어레이 영역(C)에서 제 2 셀 마스크 패턴(44)들, 주변 회로 영역(P)에서 제 2 주변 마스크 패턴(48)으로 형성될 수 있다. 상기 제 2 셀 마스크 패턴(44)들 및 제 2 주변 마스크 패턴(48)은 스페이서(88)들 및 제 3 주변 마스크 패턴(58)에 대응될 수 있다.
상기 제 2 셀 마스크 패턴(44)들은 셀 어레이 영역의 제 1 마스크 막(30)을 노출시킬 수 있다. 계속해서, 상기 제 1 마스크 막(30), 제 2 셀 마스크 패턴(44)들, 제 2 주변 마스크 패턴(48) 및 스페이서(88)들을 식각 버퍼막으로 사용해서 제 3 주변 마스크 패턴(58)을 제거할 수 있다.
도 5 를 참조하면, 실시예들에 따라서, 상기 스페이서(88)들, 제 2 셀 마스크 패턴(44)들, 제 2 주변 마스크 패턴(48)을 식각 마스크로 사용해서 셀 어레이 영역(C) 내 제 1 마스크 막(30)을 식각할 수 있다. 이 경우에, 상기 스페이서(88)들은 반도체 기판(3)으로부터 제거될 수 있다. 상기 제 1 마스크 막(30)은 셀 어레이 영역(C)에서 제 1 셀 마스크 패턴(34)들, 주변 회로 영역(P)에서 제 1 주변 마 스크 패턴(38)으로 형성될 수 있다.
상기 제 1 셀 마스크 패턴(34)들 및 제 1 주변 마스크 패턴(38)은 제 2 셀 마스크 패턴(44)들, 제 2 주변 마스크 패턴(48)에 대응될 수 있다. 상기 제 1 셀 마스크 패턴(34)들 및 제 2 셀 마스크 패턴(44)들은 셀 어레이 영역(C)에서 셀 하부 마스크 패턴(90)들을 구성할 수 있다.
도 6 을 참조하면, 실시예들에 따라서, 상기 셀 하부 마스크 패턴(90)들, 제 1 주변 마스크 패턴(38) 및 제 2 주변 마스크 패턴(48)을 식각 마스크로 사용해서 셀 어레이 영역(C)의 플로팅 폴리막(20)을 식각할 수 있다. 이 경우에, 상기 제 2 셀 마스크 패턴(44)들 및 제 2 주변 마스크 패턴(48)은 반도체 기판(3)으로부터 제거될 수 있다. 상기 플로팅 폴리막(20)은 셀 어레이 영역(C)에서 셀 플로팅 폴리 패턴(24)들, 및 주변 회로 영역(P)에서 주변 플로팅 폴리 패턴(28)으로 형성될 수 있다.
상기 셀 플로팅 폴리 패턴(24)들 및 주변 플로팅 폴리 패턴(28)은 제 1 셀 마스크 패턴(34)들 및 제 1 주변 마스크 패턴(38)에 대응될 수 있다. 계속해서, 상기 셀 플로팅 폴리 패턴(24)들, 주변 플로팅 폴리 패턴(28), 제 1 셀 마스크 패턴(34)들 및 제 1 주변 마스크 패턴(38)을 식각 마스크로 사용해서 셀 어레이 영역(C)의 반도체 기판(3) 및 터널 산화막(10)을 식각할 수 있다. 상기 터널 산화막(10)은 셀 어레이 영역(C)에서 셀 터널 산화 패턴(14)들, 주변 회로 영역(P)에서 주변 터널 산화 패턴(18)으로 형성된다.
상기 반도체 기판(3)은 셀 터널 산화 패턴(14)들 사이에 셀 트랜치(100)들을 가질 수 있다. 상기 셀 트랜치(100)들은 셀 활성 영역(6)들을 정의할 수 있다. 상기 셀 트랜치(100)들의 각각은 소정 깊이(D1) 및 소정 폭(S1)을 가지도록 형성될 수 있다. 상기 셀 트랜치(100)들의 각각의 폭(S1)은 도 1 의 셀 활성 영역(6)들 사이의 폭(S1)일 수 있다. 상기 셀 트렌치(100)들이 형성된 후에, 상기 제 1 주변 마스크 패턴(38)의 두께(T3)는 제 1 셀 마스크 패턴(34)들의 두께(T4)와 다른 크기를 가질 수 있다.
상기 제 1 주변 마스크 패턴(38)의 두께(T3)는 제 1 셀 마스크 패턴(34)들의 두께(T4)와 실질적으로 동일한 크기를 가질 수도 있다. 상기 셀 트랜치(100)들을 덮도록 제 1 셀 마스크 패턴(34)들 및 제 1 주변 마스크 패턴(38) 상에 제 1 절연막(110)을 형성할 수 있다. 상기 제 1 절연막(110)은 유동성을 가지는 절연 물질을 포함할 수 있다. 상기 제 1 절연막(110)은 SOD(Spin On Dielectric) 물질을 가질 수 있다.
도 7 을 참조하면, 실시예들에 따라서, 상기 제 1 절연막(110) 상에 포토레지스트 막(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 막은 주변 회로 영역(P)에 적어도 하나의 개구부를 가질 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 적어도 하나의 개구부를 통하여 반도체 기판(3), 주변 터널 산화 패턴(18), 주변 플로팅 폴리 패턴(28), 제 1 주변 마스크 패턴(38) 및 제 1 절연막을 식각할 수 있다. 이 경우에, 상기 반도체 기판(3)은 포토레지스트 막의 적어도 하나의 개구부와 대응하는 적어도 하나의 주변 트랜치(120)를 주변 회로 영역(P)에 가질 수 있다.
상기 적어도 하나의 주변 트랜치(120)는 주변 활성 영역(9)들을 정의할 수 있다. 상기 적어도 하나의 주변 트랜치(120)는 소정 깊이(D2) 및 소정 폭(S2)을 가지도록 형성될 수 있다. 상기 적어도 하나의 주변 트랜치(120)의 폭(S2)은 도 1 의 주변 활성 영역(9)들 사이의 폭(S2)일 수 있다. 상기 포토레지스트 막에 대응하는 반도체 포토리써그래피 장비의 광원(Light Source)은 도 3 의 포토레지스트 패턴들에 대응하는 반도체 포토리써그래피 장비의 광원과 동일한 주파수(Frequency) 및 다른 주파수 중 선택된 하나를 가질 수 있다.
상기 적어도 하나의 주변 트랜치(120)가 형성된 후에, 상기 포토레지스트 막을 반도체 기판(3)으로부터 제거시킬 수 있다. 계속해서, 상기 적어도 하나의 주변 트랜치(120)를 채우도록 제 1 절연막(110) 상에 제 2 절연막(130)을 형성할 수 있다. 상기 제 2 절연막(130)은 제 1 절연막(110) 대비 높은 기계적 강도를 가지는 절연 물질을 포함할 수 있다. 상기 제 2 절연막(130)은 HDP(High Density Plasma) 산화막 또는 USG 산화막일 수 있다.
도 8 은 도 1 의 절단선을 따라 취해서 실시예들의 중간 공정에 따르는 활성 영역 구조체의 형성방법을 보여주는 단면도이다. 도 8 은 도 1 내지 7 과 동일 부재에 대해서 동일한 참조 부호를 사용하기로 한다. 그리고, 도 8 은 도 6 의 결과물 상에 실시예들의 중간 공정을 수행해서 형성될 수 있다.
도 8 을 참조하면, 실시예들에 따라서, 도 6 의 제 1 셀 마스크 패턴(34)들, 제 1 주변 마스크 패턴(38) 및 제 1 절연막(110)을 식각할 수 있다. 이 경우에, 도 6 의 셀 트랜치(100)들은 도 8 의 셀 소자 분리막(115)을 가질 수 있다. 상기 셀 소자 분리막(115)은 셀 플로팅 폴리 패턴(24)들 및 주변 플로팅 폴리 패턴(28)을 노출시킬 수 있다. 상기 폴리 패턴(24)들, 주변 플로팅 폴리 패턴(28) 및 셀 소자 분리막(115) 상에 포토레지스트 막(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 막은 주변 회로 영역(P)에서 적어도 하나의 개구부를 가질 수 있다.
상기 포토레지스트 막을 식각 마스크로 사용해서 적어도 하나의 개구부를 통하여 반도체 기판(3), 주변 터널 산화 패턴(18) 및 주변 플로팅 폴리 패턴(28)을 식각할 수 있다. 상기 반도체 기판(3)은 적어도 하나의 주변 트랜치(120)를 가질 수 있다. 상기 적어도 하나의 주변 트랜치(120)는 주변 활성 영역(9)들을 정의 할 수 있다. 상기 적어도 하나의 주변 트랜치(120)는 소정 깊이(D2) 및 소정 폭(S2)을 가지도록 형성될 수 있다.
상기 적어도 하나의 주변 트랜치(120)의 폭(S2)은 도 1 의 주변 활성 영역(9)들 사이의 폭(S2)일 수 있다. 상기 포토레지스트 막에 대응하는 반도체 포토리써그래피 장비의 광원은 도 3 의 포토레지스트 패턴들에 대응하는 반도체 포토리써그래피 장비의 광원과 동일한 주파수 및 다른 주파수 중 선택된 하나를 가질 수 있다. 상기 적어도 하나의 주변 트랜치(120)가 형성된 후에, 상기 포토레지스트 막을 반도체 기판(3)으로부터 제거시킬 수 있다.
계속해서, 상기 적어도 하나의 주변 트랜치(120)를 채우도록 셀 플로팅 폴리 패턴(24)들, 주변 플로팅 폴리 패턴(28) 및 소자 분리막(115) 상에 제 2 절연막(130)을 형성할 수 있다.
도 9 및 10 은 도 1 의 절단선을 따라 취해서 실시예들의 중간 공정에 따르 는 활성 영역 구조체의 형성방법을 보여주는 단면도들이다. 도 9 및 10 은 도 1 내지 7 과 동일 부재에 대해서 동일한 참조 부호를 사용하기로 한다. 그리고, 도 9 및 10 은 도 2 의 플로팅 폴리막이 형성된 후에 실시예들의 중간 공정을 수행해서 형성될 수 있다.
도 9 를 참조하면, 실시예들에 따라서, 도 2 의 플로팅 폴리 막(20) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 주변 회로 영역(P)에서 적어도 하나의 개구부를 가질 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 적어도 하나의 개구부를 통하여 반도체 기판(3), 터널 산화막(10) 및 플로팅 폴리 막(20)을 식각할 수 있다. 이 경우에, 상기 반도체 기판(3)은 주변 회로 영역(P)에서 적어도 하나의 주변 트랜치(120)를 가질 수 있다. 상기 적어도 하나의 주변 트랜치(120)는 적어도 하나의 개구부와 대응한다.
상기 적어도 하나의 주변 트랜치(120)는 주변 활성 영역(9)들을 정의할 수 있다. 상기 적어도 하나의 주변 트랜치(120)는 소정 깊이(D2) 및 소정 폭(S2)을 가지도록 형성될 수 있다. 상기 적어도 하나의 주변 트랜치(120)의 폭(S2)은 도 1 의 주변 활성 영역(9)들 사이의 폭(S2)일 수 있다. 상기 포토레지스트 막에 대응하는 반도체 포토리써그래피 장비의 광원은 도 3 의 포토레지스트 패턴들에 대응하는 반도체 포토리써그래피 장비의 광원과 동일한 주파수 및 다른 주파수 중 선택된 하나를 가질 수 있다.
상기 적어도 하나의 주변 트랜치(120)가 형성된 후에, 상기 포토레지스트 막을 반도체 기판(3)으로부터 제거시킬 수 있다. 계속해서, 상기 적어도 하나의 주변 트랜치(120)를 채우도록 플로팅 폴리 막(20) 상에 도 7 의 제 2 절연막(130)을 형성할 수 있다. 상기 플로팅 폴리 막(20)을 노출시키도록 제 2 절연막(130)을 식각해서 적어도 하나의 주변 트랜치(120)에 주변 소자 분리막(125)을 형성할 수 있다. 상기 주변 소자 분리막(125)이 형성된 후에, 도 2 의 제 1 내지 4 마스크 막들(30, 40, 50 ,60)을 차례로 형성할 수 있다.
도 10 을 참조하면, 도 3 내지 5 의 공정 단계들을 제 1 내지 4 마스크 막들(30, 40, 50 ,60) 상에 수행할 수 있다. 이를 통해서, 상기 플로팅 폴리 막(20) 상에 셀 하부 마스크 패턴(90)들, 제 1 주변 마스크 패턴(38) 및 제 2 주변 마스크 패턴(48)이 도 5 와 같이 형성될 수 있다. 상기 셀 하부 마스크 패턴(90)들은 제 1 셀 마스크 패턴(34)들 및 제 2 셀 마스크 패턴(44)들로 구성될 수 있다. 계속해서, 상기 셀 하부 마스크 패턴(90)들, 상기 제 1 주변 마스크 패턴(38) 및 제 2 주변 마스크 패턴(48) 상에 도 6 의 공정 단계들이 수행될 수 있다.
도 11 및 12 는 도 1 의 절단선을 따라 취해서 실시예들의 중간 공정에 따르는 활성 영역 구조체의 형성방법을 보여주는 단면도들이다. 도 11 및 12 는 도 1 내지 7 과 동일 부재에 대해서 동일한 참조 부호들을 사용하기로 한다. 도 11 및 12 는 도 9 의 포토레지스트 막이 제거된 후에 실시예들의 중간 공정을 수행해서 형성될 수 있다.
도 11 을 참조하면, 실시예들에 따라서, 도 9 의 적어도 하나의 주변 트랜치(120)를 채우도록 플로팅 폴리 막(20) 상에 도 11 의 몰딩막(140)을 형성할 수 있다. 상기 몰딩막(140)은 셀 어레이 영역(C) 및 주변 회로 영역(P) 상에 형성될 수 있다. 상기 몰딩막(140)은 적어도 하나의 주변 트랜치(120)를 컨포멀하게 덮는 형상 및 충분히 채우는 형상 중 하나를 가질 수 있다. 상기 몰딩막(140)이 적어도 하나의 주변 트랜치(120) 내에서 컨포멀한 형상을 갖는 경우에, 상기 몰딩막(140)은 상면(A1, A2)을 따라서 요부(Concave; G)를 가질 수 있다.
상기 몰딩막 상에 도 2 의 제 2 내지 4 마스크 막들(40, 50 ,60)을 차례로 형성할 수 있다. 상기 제 2 마스크 막(40)은 몰딩막(140)의 요부(G)를 채우거나 몰딩막(140)의 상면(A2) 상에 형성될 수 있다.
도 12 를 참조하면, 상기 몰딩막, 및 제 2 내지 4 마스크 막들(40, 50 ,60) 상에 도 3 내지 6 의 공정 단계들을 수행할 수 있다. 이 경우에, 도 6 의 셀 활성 영역(6)들은 상부측에 도 12 의 셀 몰딩 패턴(144)들을 가질 수 있다. 도 6 의 주변 활성 영역(9)들은 상부측에 도 12 의 주변 몰딩 패턴(148)을 가질 수 있다. 상기 셀 몰딩 패턴(144)들 및 주변 몰딩 패턴(148)은 상면에 도 5 의 제 2 셀 마스크 패턴(44)들 및 제 2 주변 마스크 패턴(48)을 갖지 않도록 형성될 수 있다.
상기 주변 몰딩 패턴(148)은 적어도 하나의 주변 트랜치(120) 내 요부(G)를 가지거나 요부(G)를 가지지 않을 수 있다. 상기 주변 몰딩 패턴(148)이 요부(G)를 가지는 경우에, 도 6 의 제 1 절연막(110)은 셀 트랜치(100)들, 주변 몰딩 패턴(148)의 요부(G)를 동시에 채우도록 셀 몰딩 패턴(144)들 및 주변 몰딩 패턴(148) 상에 형성될 수 있다. 상기 주변 몰딩 패턴(148)이 요부(G)를 가지지 않는 경우에, 상기 제 1 절연막(110)은 셀 트랜치(100)들을 채우면서 셀 몰딩 패턴(144)들 및 주변 몰딩 패턴(148) 상에 형성될 수 있다.
도 13 은 도 1 의 절단선을 따라 취해서 실시예들의 최종 공정에 따르는 활성 영역 구조체의 형성방법을 보여주는 단면도이다. 도 13 은 도 1 내지 12 와 동일 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 13 을 참조하면, 실시예들에 따라서, 도 7 의 제 1 셀 마스크 패턴(34)들, 제 1 주변 마스크 패턴(38), 제 1 절연막(110) 및 제 2 절연막(130)을 식각해서 셀 플로팅 폴리 패턴(24)들 및 주변 플로팅 폴리 패턴(28)을 노출시킬 수 있다. 이 경우에, 상기 제 1 절연막(110)은 셀 어레이 영역(C)의 셀 트랜치(100)들을 채우는 도 13 의 셀 소자 분리막(115)으로 형성될 수 있다. 상기 제 2 절연막(130)은 주변 회로 영역(P)의 적어도 하나의 주변 트랜치(120)를 채우는 도 13 의 주변 소자 분리막(135)으로 형성될 수 있다.
실시예들에 따라서, 도 8 의 제 2 절연막(130)을 식각해서 셀 플로팅 폴리 패턴(24)들, 주변 플로팅 폴리 패턴(28) 및 셀 소자 분리막(115)을 노출시킬 수 있다. 이 경우에, 상기 제 2 절연막(130)은 주변 회로 영역(P)의 적어도 하나의 주변 트랜치(120)를 채우는 도 13 의 주변 소자 분리막(135)으로 형성될 수 있다.
실시예들에 따라서, 도 10 의 제 1 셀 마스크 패턴(34)들, 제 1 주변 마스크 패턴(38) 및 제 1 절연막(110)을 식각해서 셀 플로팅 폴리 패턴(24)들, 주변 플로팅 폴리 패턴(28) 및 주변 소자 분리막(135)을 노출시킬 수 있다. 이 경우에, 상기 제 1 절연막(110)은 셀 어레이 영역(C)의 셀 트랜치(100)들을 채우는 도 13 의 셀 소자 분리막(115)으로 형성될 수 있다.
실시예들에 따라서, 도 12 의 셀 몰딩 패턴(144)들, 주변 몰딩 패턴(148) 및 제 1 절연막(110)을 식각해서 셀 플로팅 폴리 패턴(24)들 및 주변 플로팅 폴리 패턴(28)을 노출시킬 수 있다. 상기 제 1 절연막(110)은 셀 어레이 영역(C)의 셀 트랜치(100)들을 채우는 도 13 의 셀 소자 분리막(115)으로 형성될 수 있다. 상기 주변 몰딩 패턴(148)이 요부(G)를 갖는 경우에, 상기 주변 몰딩 패턴(148) 및 제 1 절연막(110)은 주변 회로 영역(P)의 적어도 하나의 주변 트랜치(120)를 채우는 도 13 의 주변 소자 분리막(118, 149)으로 형성될 수 있다.
상기 주변 소자 분리막(118, 149)은 충진 패턴(118) 및 몰딩 패턴(149)으로 구성될 수 있다. 더불어서, 상기 주변 몰딩 패턴(148)이 요부(G)를 가지지 않는 경우에, 상기 주변 몰딩 패턴(148)은 주변 회로 영역(P)의 적어도 하나의 주변 트랜치(120)를 채우는 도 13 의 주변 소자 분리막(149)으로 형성될 수 있다. 상기 주변 소자 분리막(149)은 적어도 하나의 주변 트랜치(120)를 몰딩 패턴(149) 만으로 충분히 채워서 형성될 수 있다.
실시예들에 따라서, 도 7, 8, 10 또는 12 의 셀 소자 분리막(115) 및 주변 소자 분리막(118 & 149, 135, 또는 149)은 셀 및 주변 활성 영역들(6, 9)과 함께 활성 영역 구조체(150)를 구성할 수 있다.
도 1 은 실시예들에 따르는 활성 영역 구조체를 보여주는 평면도이다.
도 2 내지 7 은 도 1 의 절단선을 따라 취해서 실시예들의 초기 및 중간 공정들에 따르는 활성 영역 구조체의 형성방법을 보여주는 단면도들이다.
도 8 은 도 1 의 절단선을 따라 취해서 실시예들의 중간 공정에 따르는 활성 영역 구조체의 형성방법을 보여주는 단면도이다.
도 9 및 10 은 도 1 의 절단선을 따라 취해서 실시예들의 중간 공정에 따르는 활성 영역 구조체의 형성방법을 보여주는 단면도들이다.
도 11 및 12 는 도 1 의 절단선을 따라 취해서 실시예들의 중간 공정에 따르는 활성 영역 구조체의 형성방법을 보여주는 단면도들이다.
도 13 은 도 1 의 절단선을 따라 취해서 실시예들의 최종 공정에 따르는 활성 영역 구조체의 형성방법을 보여주는 단면도이다.

Claims (10)

  1. 반도체 기판을 준비하되, 상기 반도체 기판은 셀 어레이 영역 및 주변 회로 영역을 가지고,
    상기 셀 어레이 영역 상에 셀 상부 마스크 패턴들, 상기 주변 회로 영역 상에 제 1 및 2 주변 마스크 패턴들을 형성하되, 상기 셀 상부 마스크 패턴들은 라인 형상을 가지고, 상기 제 1 및 2 주변 마스크 패턴들은 차례로 적층되어서 상기 주변 회로 영역을 덮고, 상기 셀 상부 마스크 패턴들의 상면은 상기 제 2 주변 마스크 패턴의 상면에 대해서 단차를 이루고,
    상기 셀 상부 마스크 패턴들의 측벽들 상에 스페이서들을 형성하되, 상기 스페이서들은 상기 셀 상부 마스크 패턴들의 하부측, 상기 제 2 주변 마스크 패턴을 노출시키도록 형성되고, 및
    상기 스페이서들, 상기 제 1 및 2 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 상부 마스크 패턴들의 하부측을 제거하는 것을 포함하는 활성 영역 구조체의 형성방법.
  2. 제 1 항에 있어서,
    상기 셀 상부 마스크 패턴들, 상기 제 1 및 2 주변 마스크 패턴들을 형성하는 것은,
    상기 반도체 기판 상에 상부 마스크 막 및 포토레지스트 패턴들을 차례로 형 성하되, 상기 셀 어레이 영역 내 포토레지스트 패턴들은 상기 셀 어레이 영역의 상부 마스크 막을 노출시키고, 상기 주변 회로 영역 내 포토레지스트 패턴은 상기 주변 회로 영역의 상부 마스크 막을 덮고, 상기 상부 마스크 막은 적층 물질로 형성되고,
    상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 상부 마스크 막의 상부측을 식각하고,
    상기 포토레지스트 패턴들을 상기 반도체 기판으로부터 제거시키고, 및
    상기 셀 어레이 영역의 상기 상부 마스크 막의 상기 상부측, 상기 주변 회로 영역의 상부 마스크 막을 식각 마스크로 사용해서 상기 상부 마스크 막의 하부측을 식각하는 것을 포함하되,
    상기 상부 마스크 막은 상기 셀 어레이 영역에서 상기 셀 상부 마스크 패턴들, 상기 주변 회로 영역에서 상기 제 1 및 2 주변 마스크 패턴들로 형성되고, 상기 셀 상부 마스크 패턴들의 상면은 상기 포토레지스트 패턴들이 제거된 후에 식각 로딩 효과를 통해서 상기 제 2 주변 마스크 패턴의 상면 대비 낮은 레벨을 가지는 활성 영역 구조체의 형성방법.
  3. 제 2 항에 있어서,
    상기 스페이서들을 형성하는 것은,
    상기 셀 상부 마스크 패턴들, 상기 제 1 및 2 주변 마스크 패턴들 상에 스페이서 막을 형성하고, 및
    상기 제 2 주변 마스크 패턴을 식각 버퍼막으로 사용해서 상기 스페이서 막, 상기 셀 상부 마스크 패턴들의 상부측을 식각하는 것을 포함하는 활성 영역 구조체의 형성방법.
  4. 제 3 항에 있어서,
    상기 반도체 기판 및 상기 상부 마스크 막 사이에 하부 마스크 막을 형성하는 것을 더 포함하되,
    상기 스페이서들, 상기 제 1 및 2 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 어레이 영역의 하부 마스크 막을 부분적으로 식각하되, 상기 제 2 주변 마스크 패턴은 상기 반도체 기판으로부터 제거되고, 상기 하부 마스크 막은 적층 물질로 형성되고, 상기 셀 어레이 영역의 상기 하부 마스크 막의 상부측은 상기 스페이서들에 대응되어서 라인 형상을 가지고,
    상기 스페이서들 및 상기 하부 마스크 막을 식각 버퍼막으로 사용해서 상기 제 1 주변 마스크 패턴을 제거하고, 및
    상기 스페이서들, 상기 셀 어레이 영역의 상기 하부 마스크 막의 상기 상부측, 상기 주변 회로 영역의 하부 마스크 막을 식각 마스크로 사용해서 상기 셀 어레이 영역 내 상기 하부 마스크 막의 하부측을 식각하는 것을 포함하되,
    상기 하부 마스크 막은 상기 스페이서들을 통하여 상기 셀 어레이 영역에서 셀 하부 마스크 패턴들, 상기 주변 회로 영역에서 차례로 적층된 제 3 및 4 주변 마스크 패턴들로 형성되고, 그리고 상기 스페이서들은 상기 셀 하부 마스크 패턴 들, 상기 제 3 및 4 주변 마스크 패턴들이 형성된 후에 상기 반도체 기판으로부터 제거되는 활성 영역 구조체의 형성방법.
  5. 제 4 항에 있어서,
    상기 반도체 기판 및 상기 하부 마스크 막 사이에 터널 산화막 및 플로팅 폴리막을 차례로 형성하는 것을 더 포함하되,
    상기 셀 하부 마스크 패턴들, 상기 제 3 및 4 주변 마스크 패턴들을 식각 마스크로 사용해서 상기 셀 어레이 영역의 플로팅 폴리막을 식각하되, 상기 셀 하부 마스크 패턴들의 상부측, 그리고 상기 제 4 주변 마스크 패턴은 상기 반도체 기판으로부터 제거되고, 상기 플로팅 폴리막은 상기 셀 어레이 영역에서 셀 플로팅 폴리 패턴들, 상기 주변 회로 영역에서 주변 플로팅 폴리 패턴으로 형성되고, 및
    상기 셀 하부 마스크 패턴들의 하부측, 상기 셀 플로팅 폴리 패턴들, 상기 제 3 주변 마스크 패턴, 그리고 상기 주변 플로팅 폴리 패턴을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 셀 어레이 영역의 터널 산화막 및 반도체 기판을 식각하여 상기 셀 어레이 영역에 셀 트랜치들을 형성하는 것을 포함하되,
    상기 셀 어레이 영역의 상기 터널 산화막은 상기 셀 트랜치들이 형성된 후에 상기 셀 어레이 영역에서 셀 터널 산화 패턴들, 상기 주변 회로 영역에서 주변 터널 산화 패턴으로 형성되는 활성 영역 구조체의 형성방법.
  6. 제 5 항에 있어서,
    상기 셀 트랜치들을 채우도록 상기 셀 하부 마스크 패턴들의 상기 하부측, 그리고 상기 제 3 주변 마스크 패턴 상에 제 1 절연막을 형성하고,
    상기 주변 회로 영역의 반도체 기판, 상기 주변 터널 산화 패턴, 상기 주변 플로팅 폴리 패턴, 상기 제 3 주변 마스크 패턴 및 제 1 절연막을 식각해서 상기 주변 회로 영역에 적어도 하나의 주변 트랜치를 형성하고,
    상기 적어도 하나의 주변 트랜치를 채우도록 상기 제 1 절연막 상에 제 2 절연막을 형성하는 것을 포함하되,
    상기 제 1 절연막은 유동성을 가지는 절연 물질로 구성되고, 상기 제 2 절연막은 상기 제 1 절연막 대비 높은 기계적 강도를 가지는 절연 물질로 구성되는 활성 영역 구조체의 형성방법.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 주변 트랜치를 형성하는 것은,
    상기 제 1 절연막 상에 포토레스트 막을 형성하되, 상기 포토레지스트 막은 상기 주변 회로 영역에서 적어도 하나의 개구부를 가지고, 및
    상기 포토레지스트 막의 상기 적어도 하나의 개구부를 통해서 상기 주변 회로 영역의 상기 반도체 기판, 상기 주변 터널 산화 패턴, 상기 주변 플로팅 폴리 패턴, 상기 제 3 주변 마스크 패턴 및 상기 제 1 절연막을 식각하는 것을 포함하되,
    상기 포토레지스트 막에 대응하는 반도체 포토리써그래피 장비의 광원(Light Source)은 상기 포토레지스 패턴들에 대응하는 반도체 포토리써그래피 장비의 광원과 동일한 주파수 및 다른 주파수 중 선택된 하나를 갖는 활성 영역 구조체의 형성방법.
  8. 제 5 항에 있어서,
    상기 셀 트랜치들을 채우도록 상기 셀 하부 마스크 패턴들의 상기 하부측, 그리고 상기 제 3 주변 마스크 패턴 상에 제 1 절연막을 형성하고,
    상기 셀 플로팅 폴리 패턴들 및 상기 주변 플로팅 폴리 패턴을 노출시키도록 상기 제 1 절연막, 상기 셀 하부 마스크 패턴들의 상기 하부측, 그리고 상기 제 3 주변 마스크 패턴을 식각해서 상기 셀 트랜치들에 셀 소자 분리막을 형성하고,
    상기 주변 회로 영역의 반도체 기판, 상기 주변 터널 산화 패턴, 상기 주변 플로팅 폴리 패턴을 식각해서 상기 주변 회로 영역에 적어도 하나의 주변 트랜치를 형성하고, 및
    상기 적어도 하나의 주변 트랜치를 채우도록 상기 셀 소자 분리막, 상기 셀 플로팅 폴리 패턴들 및 상기 주변 플로팅 폴리 패턴 상에 제 2 절연막을 형성하는 것을 포함하되,
    상기 제 1 절연막은 유동성을 가지는 절연 물질로 구성되고, 상기 제 2 절연막은 상기 제 1 절연막 대비 높은 기계적 강도를 가지는 절연 물질로 구성되는 활성 영역 구조체의 형성방법.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 주변 트랜치를 형성하는 것은,
    상기 셀 소자 분리막, 상기 셀 플로팅 폴리 패턴들 및 상기 주변 플로팅 폴리 패턴 상에 포토레스트 막을 형성하되, 상기 포토레지스트 막은 상기 주변 회로 영역에서 적어도 하나의 개구부를 가지고,
    상기 포토레지스트 막의 상기 적어도 하나의 개구부를 통해서 상기 주변 회로 영역의 상기 반도체 기판, 상기 주변 터널 산화 패턴, 상기 주변 플로팅 폴리 패턴을 식각하는 것을 포함하되,
    상기 포토레지스트 막에 대응하는 반도체 포토리써그래피 장비의 광원(Light Source)은 상기 포토레지스 패턴들에 대응하는 반도체 포토리써그래피 장비의 광원과 동일한 주파수 및 다른 주파수 중 선택된 하나를 갖는 활성 영역 구조체의 형성방법.
  10. 제 4 항에 있어서,
    상기 하부 마스크 막은 하부 측에 실리콘 다이옥사이드(SiO2), 및 상부측에 폴리 실리콘을 포함하고, 상기 상부 마스크 막은 하부측에 폴리머, 및 상부측에 ARC(Anti Reflective Coating) 물질을 포함하는 활성 영역 구조체의 형성방법.
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