JP3004313B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3004313B2 JP3004313B2 JP2115123A JP11512390A JP3004313B2 JP 3004313 B2 JP3004313 B2 JP 3004313B2 JP 2115123 A JP2115123 A JP 2115123A JP 11512390 A JP11512390 A JP 11512390A JP 3004313 B2 JP3004313 B2 JP 3004313B2
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- Japan
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- insulating film
- via hole
- wiring
- semiconductor device
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特に、半導
体素子の多層配線におけるビアホール開孔の確認パター
ンの製造方法に関するものである。
体素子の多層配線におけるビアホール開孔の確認パター
ンの製造方法に関するものである。
（従来の技術） 従来、このような分野の技術としては、例えば以下に
示すようなものがあった。
示すようなものがあった。
第２図はかかる従来の半導体素子の多層配線における
ビアホールの確認パターン構造を示す図であり、第２図
（ａ）はその上面図、第２図（ｂ）はその断面図であ
る。
ビアホールの確認パターン構造を示す図であり、第２図
（ａ）はその上面図、第２図（ｂ）はその断面図であ
る。
これらの図に示すように、従来の確認パターン用ビア
ホール４は、半導体基板１上に形成される唯一の下層配
線２上にあって、しかもビアホール４の全面が下層配線
２上に位置するように層間絶縁膜３をエッチングするこ
とにより開孔するようにしていた。
ホール４は、半導体基板１上に形成される唯一の下層配
線２上にあって、しかもビアホール４の全面が下層配線
２上に位置するように層間絶縁膜３をエッチングするこ
とにより開孔するようにしていた。
（発明が解決しようとする課題） しかしながら、上記した従来のビアホール構造では、
ビアホールの底面にコントラストがないため、開孔して
いるかどうかの確認が困難であった。即ち、エッチング
が不足して開孔していない場合でも、開孔している場合
でも、ビアホール底面は平らであり、開孔の良否が走査
型電子顕微鏡を用いても、判断することが困難であり、
エッチング装置のトラブル等で開孔不良が生じても発見
が困難であった。
ビアホールの底面にコントラストがないため、開孔して
いるかどうかの確認が困難であった。即ち、エッチング
が不足して開孔していない場合でも、開孔している場合
でも、ビアホール底面は平らであり、開孔の良否が走査
型電子顕微鏡を用いても、判断することが困難であり、
エッチング装置のトラブル等で開孔不良が生じても発見
が困難であった。
本発明は、以上述べた従来のビアホールの開孔の確認
が困難であるといった問題を解決するために、近接した
２本の下層配線を施し、少なくとも１本の下層配線と、
前記下層配線間の絶縁膜にかかるように開孔することに
より、底面に段差が生じ、開孔が確認できるビアホール
開孔の確認パターン構造を有する半導体装置の製造方法
を提供することを目的とする。
が困難であるといった問題を解決するために、近接した
２本の下層配線を施し、少なくとも１本の下層配線と、
前記下層配線間の絶縁膜にかかるように開孔することに
より、底面に段差が生じ、開孔が確認できるビアホール
開孔の確認パターン構造を有する半導体装置の製造方法
を提供することを目的とする。
（課題を解決するための手段） 本発明は、上記目的を達成するために、 （１）半導体装置の製造方法において、半導体基体主表
面上に所定の配線を所定の間隔で複数形成する工程と、
前記配線を含む前記基体主表面上に絶縁膜を形成する工
程と、前記配線の一側面の一部及びこの側面の一部に延
在するこの配線の上面の一部を露出させると共に、前記
上面の一部と前記間隔に存在する前記絶縁膜表面とで段
差が生じるように、前記絶縁膜をエッチング処理する工
程と、前記段差を利用して前記配線が露出されているか
否かを検出する工程とを施すようにしたものである。
面上に所定の配線を所定の間隔で複数形成する工程と、
前記配線を含む前記基体主表面上に絶縁膜を形成する工
程と、前記配線の一側面の一部及びこの側面の一部に延
在するこの配線の上面の一部を露出させると共に、前記
上面の一部と前記間隔に存在する前記絶縁膜表面とで段
差が生じるように、前記絶縁膜をエッチング処理する工
程と、前記段差を利用して前記配線が露出されているか
否かを検出する工程とを施すようにしたものである。
（作用） 本発明によれば、上記したように近接した２本の下層
配線を施し、更に絶縁膜が形成される半導体素子の多層
配線におけるビアホール開孔の確認パターン構造を有す
る半導体装置の製造方法において、少なくとも１本の下
層配線とその周囲の絶縁膜にかかるようにビアホールを
開孔するようにしたので、そのビアホールの底面には段
差が生じ、開孔を確実に確認することができる。
配線を施し、更に絶縁膜が形成される半導体素子の多層
配線におけるビアホール開孔の確認パターン構造を有す
る半導体装置の製造方法において、少なくとも１本の下
層配線とその周囲の絶縁膜にかかるようにビアホールを
開孔するようにしたので、そのビアホールの底面には段
差が生じ、開孔を確実に確認することができる。
（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第１図は、本発明の実施例を示す半導体素子のビアホ
ールの確認パターン構成図であり、第１図（ａ）はその
上面図、第１図（ｂ）及び第１図（ｃ）は製造工程断面
図である。
ールの確認パターン構成図であり、第１図（ａ）はその
上面図、第１図（ｂ）及び第１図（ｃ）は製造工程断面
図である。
まず、第１図（ａ）及び第１図（ｂ）に示すように、
半導体基板10上に２本の近接した下層配線11を形成し、
その半導体基板10上に層間絶縁膜12を形成する。ここで
は、層間絶縁膜12はエッチバック法により平坦化されて
いる。
半導体基板10上に２本の近接した下層配線11を形成し、
その半導体基板10上に層間絶縁膜12を形成する。ここで
は、層間絶縁膜12はエッチバック法により平坦化されて
いる。
この上に、２本の下層配線11に跨がるようにホトリソ
グラフィーを行い、レジストパターン13を形成する。こ
のレジストパターン13をマスクとして、第１図（ｃ）に
示すように、層間絶縁膜12をエッチングし、ビアホール
14を開孔し、確認パターンを形成する。
グラフィーを行い、レジストパターン13を形成する。こ
のレジストパターン13をマスクとして、第１図（ｃ）に
示すように、層間絶縁膜12をエッチングし、ビアホール
14を開孔し、確認パターンを形成する。
通常、このエッチングでは、オーバーエッチを行うの
で、２本の下層配線11の間の層間絶縁膜12は、下層配線
11の上面よりも下までエッチングされ、ビアホール14の
底面は、下層配線11の上面とその間の層間絶縁膜12とで
段差が生じる。この段差は走査型電子顕微鏡にて容易に
確認することができる。即ち、この段差が見えなけれ
ば、開孔していないことになる。
で、２本の下層配線11の間の層間絶縁膜12は、下層配線
11の上面よりも下までエッチングされ、ビアホール14の
底面は、下層配線11の上面とその間の層間絶縁膜12とで
段差が生じる。この段差は走査型電子顕微鏡にて容易に
確認することができる。即ち、この段差が見えなけれ
ば、開孔していないことになる。
第３図は本発明の他の実施例を示す半導体素子のビア
ホールの確認パターン構成図であり、第３図（ａ）はそ
の上面図、第３図（ｂ）はその断面図である。
ホールの確認パターン構成図であり、第３図（ａ）はそ
の上面図、第３図（ｂ）はその断面図である。
これらの図に示すように、上記実施例と同様に半導体
基板10上に２本の近接した下層配線11を形成し、それら
の下層配線11上に層間絶縁膜12が形成される。この上
に、１本の下層配線11にかかるような位置にホトリソグ
ラフィーを行い、レジストパターン（図示なし）を形成
する。このレジストパターンをマスクとして、層間絶縁
膜12をエッチングし、１本の下層配線11と層間絶縁膜12
とにかかるビアホール15を開孔する。
基板10上に２本の近接した下層配線11を形成し、それら
の下層配線11上に層間絶縁膜12が形成される。この上
に、１本の下層配線11にかかるような位置にホトリソグ
ラフィーを行い、レジストパターン（図示なし）を形成
する。このレジストパターンをマスクとして、層間絶縁
膜12をエッチングし、１本の下層配線11と層間絶縁膜12
とにかかるビアホール15を開孔する。
このように、ビアホールは少なくとも１本の下層配線
と前記下層配線11,11間の層間絶縁膜とにかかるように
エッチングして、段差を生ぜしめることにより、開孔の
確認を確実に行うことができる。
と前記下層配線11,11間の層間絶縁膜とにかかるように
エッチングして、段差を生ぜしめることにより、開孔の
確認を確実に行うことができる。
ここで、２本の近接した下層配線を設け、ビアホール
の確認パターンを開孔するのか、その理由について説明
する。
の確認パターンを開孔するのか、その理由について説明
する。
第４図（ａ）に示すように、層間絶縁膜22の平坦化
に、SOG21を用いた場合、半導体基板10上の単独の下層
配線20に対する層間絶縁膜22の形成は、第４図（ａ）の
ように山なりに形成される。
に、SOG21を用いた場合、半導体基板10上の単独の下層
配線20に対する層間絶縁膜22の形成は、第４図（ａ）の
ように山なりに形成される。
そこで、第４図（ｂ）に示すように、ビアホール24を
開孔すると、山なりの層間絶縁膜のため、下層配線20上
にSOG21等、絶縁膜が残ると、ビアホール24の底面に段
差が生じ、開孔したものと誤認してしまう。
開孔すると、山なりの層間絶縁膜のため、下層配線20上
にSOG21等、絶縁膜が残ると、ビアホール24の底面に段
差が生じ、開孔したものと誤認してしまう。
一方、第５図に示すように、半導体基板10上に設けら
れる近接した２本の下層配線11がある場合には、SOG21
による平坦化であっても、２本の下層配線11の間は、第
５図（ａ）に示すように、ほぼ平坦になり、第５図
（ｂ）に示すように、この下層配線11間にかけてビアホ
ール25を開孔すれば、下層配線11の上面と、その間のSO
G21との間に段差が生じた時点でビアホールは完全に開
孔していることになる。
れる近接した２本の下層配線11がある場合には、SOG21
による平坦化であっても、２本の下層配線11の間は、第
５図（ａ）に示すように、ほぼ平坦になり、第５図
（ｂ）に示すように、この下層配線11間にかけてビアホ
ール25を開孔すれば、下層配線11の上面と、その間のSO
G21との間に段差が生じた時点でビアホールは完全に開
孔していることになる。
従って、２本の下層配線の間隔は狭いほど良く、例え
ば１μｍ以下が望ましい。
ば１μｍ以下が望ましい。
なお、上記実施例においては、近接した下層配線とし
ては２本の場合について説明したが、近接した２本以上
の下層配線を形成するようにしてもよいことは言うまで
もない。
ては２本の場合について説明したが、近接した２本以上
の下層配線を形成するようにしてもよいことは言うまで
もない。
また、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
（発明の効果） 以上、詳細に説明したように、本発明によれば、２本
の近接した下層配線を設け、更に絶縁膜を設けて、エッ
チングにより少なくとも前記下層配線の１本と前記下層
配線間の絶縁膜とにかかり、段差を有するビアホールを
確認パターンとして形成するようにしたので、ビアホー
ルの開孔の良否を寸法測定用走査型電子顕微鏡にて容易
に、しかも確実に確認することができる。
の近接した下層配線を設け、更に絶縁膜を設けて、エッ
チングにより少なくとも前記下層配線の１本と前記下層
配線間の絶縁膜とにかかり、段差を有するビアホールを
確認パターンとして形成するようにしたので、ビアホー
ルの開孔の良否を寸法測定用走査型電子顕微鏡にて容易
に、しかも確実に確認することができる。
また、本発明は、層間絶縁膜の平坦化にあたりエッチ
バッチ、SOGのいずれを用いても適用可能である。
バッチ、SOGのいずれを用いても適用可能である。
【図面の簡単な説明】 第１図は本発明の実施例を示す半導体素子のビアホール
の確認パターン構成図、第２図は従来の半導体素子の多
層配線におけるビアホールの確認パターン構造を示す
図、第３図は本発明の他の実施例を示す半導体素子のビ
アホールの確認パターン構成図、第４図は従来の半導体
素子のビアホールの確認パターンの問題点説明図、第５
図は本発明の半導体素子のビアホールの確認パターンの
説明図である。 10……半導体基板、11……下層配線、12,22……層間絶
縁膜、13……レジストパターン、14,15,25……ビアホー
ル、21……SOG。
の確認パターン構成図、第２図は従来の半導体素子の多
層配線におけるビアホールの確認パターン構造を示す
図、第３図は本発明の他の実施例を示す半導体素子のビ
アホールの確認パターン構成図、第４図は従来の半導体
素子のビアホールの確認パターンの問題点説明図、第５
図は本発明の半導体素子のビアホールの確認パターンの
説明図である。 10……半導体基板、11……下層配線、12,22……層間絶
縁膜、13……レジストパターン、14,15,25……ビアホー
ル、21……SOG。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/66
Claims (1)
- 【請求項１】半導体基体主表面上に所定の配線を所定の
間隔で複数形成する工程と、 前記配線を含む前記基体主表面上に絶縁膜を形成する工
程と、 前記配線の一側面の一部及び該側面の一部に延在する該
配線の上面の一部を露出させると共に、前記上面の一部
と前記間隔に存在する前記絶縁膜表面とで段差が生じる
ように、前記絶縁膜をエッチング処理する工程と、 前記段差を利用して前記配線が露出されているか否かを
検出する工程とを施すことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115123A JP3004313B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115123A JP3004313B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412531A JPH0412531A (ja) | 1992-01-17 |
| JP3004313B2 true JP3004313B2 (ja) | 2000-01-31 |
Family
ID=14654835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2115123A Expired - Fee Related JP3004313B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004313B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904176B2 (ja) * | 1997-03-07 | 1999-06-14 | 日本電気株式会社 | ビアホールの開孔検査パターン構造 |
| JP3757143B2 (ja) | 2001-10-11 | 2006-03-22 | 富士通株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2006203143A (ja) | 2005-01-24 | 2006-08-03 | Nec Electronics Corp | 半導体装置 |
| JP4591927B2 (ja) * | 2005-06-17 | 2010-12-01 | 次世代半導体材料技術研究組合 | ビアホール形成方法 |
-
1990
- 1990-05-02 JP JP2115123A patent/JP3004313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412531A (ja) | 1992-01-17 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |