JPH077076A - 高集積半導体素子の製造方法 - Google Patents
高集積半導体素子の製造方法Info
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- JPH077076A JPH077076A JP5338109A JP33810993A JPH077076A JP H077076 A JPH077076 A JP H077076A JP 5338109 A JP5338109 A JP 5338109A JP 33810993 A JP33810993 A JP 33810993A JP H077076 A JPH077076 A JP H077076A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
(57)【要約】
【目的】 下部電導線と上部電導線の間の接続を、接続
部のオーバーラップがなくとも、下部電導線の損傷がな
く形成することができるようにすることにより、接続部
の面積を縮小させ得る高集積半導体素子の製造方法を提
供すること。 【構成】 コンタクトホール１０を介して第１電導線３
に接続される第２電導線５０′を形成する際に第２電導
線用マスク６を形成し、次にこれを除去して第２電導線
５０′を自己整合的に形成する。この製造方法によれ
ば、第２電導線５０′の形成の際、コンタクトホール１
０にオーバーラップさせなくとも第１電導線３の損傷を
防止することができる。
部のオーバーラップがなくとも、下部電導線の損傷がな
く形成することができるようにすることにより、接続部
の面積を縮小させ得る高集積半導体素子の製造方法を提
供すること。 【構成】 コンタクトホール１０を介して第１電導線３
に接続される第２電導線５０′を形成する際に第２電導
線用マスク６を形成し、次にこれを除去して第２電導線
５０′を自己整合的に形成する。この製造方法によれ
ば、第２電導線５０′の形成の際、コンタクトホール１
０にオーバーラップさせなくとも第１電導線３の損傷を
防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は下部電導線と上部電導線
の接続部を有する高集積半導体素子の製造方法に関し、
特に下部の第１電導線に上部の第２電導線を接続する
際、第１電導線の上に形成されるコンタクトに対する第
２電導線のオーバーラップの面積を最小化することによ
り、接続部分の全体の面積を低減させることができる半
導体素子の製造方法に関するものである。
の接続部を有する高集積半導体素子の製造方法に関し、
特に下部の第１電導線に上部の第２電導線を接続する
際、第１電導線の上に形成されるコンタクトに対する第
２電導線のオーバーラップの面積を最小化することによ
り、接続部分の全体の面積を低減させることができる半
導体素子の製造方法に関するものである。
【０００２】
【従来の技術】一般的に半導体素子を製造することにお
いて、第２電導線を層間絶縁膜を経てその下部の第１電
導線と電気的に連結させるために、前記第１電導線上の
層間絶縁膜をエッチングしてコンタクトホールを形成す
る。次に第２電導層を蒸着した後、パターニング工程に
より第２電導線を形成する。このとき、前記第２電導線
は前記コンタクトホールを介して第１電導線と電気的に
接続される。前記第２電導線を形成する際、第２電導線
は後述する理由によりコンタクトホールを完全にオーバ
ーラップするよう形成すべきである。第１電導線をオー
バーラップする状態で第２電導線を形成するためには、
適宜に感光膜で構成されるマスクを第１電導線に対して
オーバーラップするよう位置させた後、前記のパターニ
ング課程を行なうことになる。この際前記マスクが前記
コンタクトホールを完全にカバーすることができない場
合には、カバーされないコンタクトホール部分を介して
第２電導線をパターニングする課程でカバーされないコ
ンタクトホール底部の第１電導線が損傷を受け、半導体
素子が不良となる要因になる。
いて、第２電導線を層間絶縁膜を経てその下部の第１電
導線と電気的に連結させるために、前記第１電導線上の
層間絶縁膜をエッチングしてコンタクトホールを形成す
る。次に第２電導層を蒸着した後、パターニング工程に
より第２電導線を形成する。このとき、前記第２電導線
は前記コンタクトホールを介して第１電導線と電気的に
接続される。前記第２電導線を形成する際、第２電導線
は後述する理由によりコンタクトホールを完全にオーバ
ーラップするよう形成すべきである。第１電導線をオー
バーラップする状態で第２電導線を形成するためには、
適宜に感光膜で構成されるマスクを第１電導線に対して
オーバーラップするよう位置させた後、前記のパターニ
ング課程を行なうことになる。この際前記マスクが前記
コンタクトホールを完全にカバーすることができない場
合には、カバーされないコンタクトホール部分を介して
第２電導線をパターニングする課程でカバーされないコ
ンタクトホール底部の第１電導線が損傷を受け、半導体
素子が不良となる要因になる。
【０００３】
【発明が解決しようとする課題】したがって接続部の設
計の際に、コンタクトホール形成用マスクと電導線形成
用マスクは一定な設計規則にしたがうべきである。
計の際に、コンタクトホール形成用マスクと電導線形成
用マスクは一定な設計規則にしたがうべきである。
【０００４】即ち、第２電導線を第１電導線に接続させ
るためのコンタクトホールを形成するために使用される
マスクと、第２電導線を形成するために使用されるマス
クを設計する際には、第２電導線形成用のマスクが常に
コンタクトホールをオーバーラップするようにすべきで
ある。これは第２電導線形成用のマスクがコンタクトホ
ールを完全にカバーすることができない場合には、第２
電導線パターニング課程で前記のように第１電導層がコ
ンタクトホールを介してエッチングされ第１電導層に損
傷部が発生するからである。第２電導線形成用のマスク
とコンタクトの大きさを同一にする場合には、マスク製
作の際に発生する精密度の限界またはクリティカル デ
ィメンション(critical dimension)の変化、ウェーハ上
にパターンを形成する際に発生する誤整合の可否、レン
ズ歪み、またはクリティカル ディメンションの変化等
によりコンタクトホールを完全にカバーできなくなり、
上述したように第１電導層に損傷部が発生するようにな
る。したがって、前記の変数等を考慮して第２電導線形
成用のマスクを形成する際、その大きさをコンタクトホ
ールの大きさより所定の大きさだけ大きくして第２電導
線形成用のマスクがコンタクトホールを完全にカバーす
るようにせざるを得ない。このような理由により最終的
に形成される接続部の大きさが増加する問題点が発生す
る。
るためのコンタクトホールを形成するために使用される
マスクと、第２電導線を形成するために使用されるマス
クを設計する際には、第２電導線形成用のマスクが常に
コンタクトホールをオーバーラップするようにすべきで
ある。これは第２電導線形成用のマスクがコンタクトホ
ールを完全にカバーすることができない場合には、第２
電導線パターニング課程で前記のように第１電導層がコ
ンタクトホールを介してエッチングされ第１電導層に損
傷部が発生するからである。第２電導線形成用のマスク
とコンタクトの大きさを同一にする場合には、マスク製
作の際に発生する精密度の限界またはクリティカル デ
ィメンション(critical dimension)の変化、ウェーハ上
にパターンを形成する際に発生する誤整合の可否、レン
ズ歪み、またはクリティカル ディメンションの変化等
によりコンタクトホールを完全にカバーできなくなり、
上述したように第１電導層に損傷部が発生するようにな
る。したがって、前記の変数等を考慮して第２電導線形
成用のマスクを形成する際、その大きさをコンタクトホ
ールの大きさより所定の大きさだけ大きくして第２電導
線形成用のマスクがコンタクトホールを完全にカバーす
るようにせざるを得ない。このような理由により最終的
に形成される接続部の大きさが増加する問題点が発生す
る。
【０００５】したがって、本発明は、第１電導線の上部
に第２電導線を接続する際、第１電導線上にコンタクト
ホールを形成し、第２電導線が形成される部分に感光膜
を利用して溝を形成することにより第２電導線を自己整
合的に形成し、これにより、コンタクトホールと第２電
導線のオーバーラップを最小化して接続部分の面積を著
しく低減させることができる半導体素子の製造方法を提
供することにその目的がある。
に第２電導線を接続する際、第１電導線上にコンタクト
ホールを形成し、第２電導線が形成される部分に感光膜
を利用して溝を形成することにより第２電導線を自己整
合的に形成し、これにより、コンタクトホールと第２電
導線のオーバーラップを最小化して接続部分の面積を著
しく低減させることができる半導体素子の製造方法を提
供することにその目的がある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
本発明は、高集積半導体素子の製造方法において、半導
体基板の上部の一定部分に下部電導線である第１電導線
を形成し、基板の全体に亘って層間絶縁膜を形成した
後、第１電導線上の層間絶縁膜にコンタクトホールを形
成する段階と、全体構造の上部に感光膜をコーティング
し、写真現像技術により一定部分を露光し現像すること
により上部電導線である第２電導線が形成されるコンタ
クトホールの少なくとも一部と、これに隣接した層間絶
縁膜上部の一部に感光膜で構成される第２電導線形成用
マスクを形成する段階と、上部に全体的に絶縁膜を平坦
に形成し、一定の肉厚だけでエッチバックして感光膜で
構成されるマスクの上部面が露出されるようにする段階
と、第２電導線形成用マスクを除去した後、この除去に
より得られる空間を埋め込むように、第２電導線形成用
電導物質を蒸着する段階と、第２電導線形成用電導物質
をエッチバックすることより、前記マスクを除去して形
成された空間に沿って第２電導線を形成する段階とで構
成されるものである。
本発明は、高集積半導体素子の製造方法において、半導
体基板の上部の一定部分に下部電導線である第１電導線
を形成し、基板の全体に亘って層間絶縁膜を形成した
後、第１電導線上の層間絶縁膜にコンタクトホールを形
成する段階と、全体構造の上部に感光膜をコーティング
し、写真現像技術により一定部分を露光し現像すること
により上部電導線である第２電導線が形成されるコンタ
クトホールの少なくとも一部と、これに隣接した層間絶
縁膜上部の一部に感光膜で構成される第２電導線形成用
マスクを形成する段階と、上部に全体的に絶縁膜を平坦
に形成し、一定の肉厚だけでエッチバックして感光膜で
構成されるマスクの上部面が露出されるようにする段階
と、第２電導線形成用マスクを除去した後、この除去に
より得られる空間を埋め込むように、第２電導線形成用
電導物質を蒸着する段階と、第２電導線形成用電導物質
をエッチバックすることより、前記マスクを除去して形
成された空間に沿って第２電導線を形成する段階とで構
成されるものである。
【０００７】
【作用】第２電導線形成用マスクを第２電導線のダミー
パターンとして形成し、これを除去した部分に第２電導
線形成用電導物質を埋め込んだ後、エッチバックさせて
第２電導線のパターンを形成するので、従来のように、
前面に蒸着した第２電導線形成用電導物質をエッチング
により直接にパターニングする工程がない。したがっ
て、第２電導線のパターンが、コンタクトホールと完全
にオーバーラップしていなくても、第１電導線がエッチ
ングで損傷を受けるということがない。
パターンとして形成し、これを除去した部分に第２電導
線形成用電導物質を埋め込んだ後、エッチバックさせて
第２電導線のパターンを形成するので、従来のように、
前面に蒸着した第２電導線形成用電導物質をエッチング
により直接にパターニングする工程がない。したがっ
て、第２電導線のパターンが、コンタクトホールと完全
にオーバーラップしていなくても、第１電導線がエッチ
ングで損傷を受けるということがない。
【０００８】
【実施例】以下、本発明の好適な実施例を添付した図面
を参照して詳細に説明すれば次の通りである。
を参照して詳細に説明すれば次の通りである。
【０００９】便宜上、第１電導線は半導体基板に形成さ
れる不純物拡散領域で示したが、前記第１電導線は絶縁
膜上部に形成される電導物質の場合もあり得る。
れる不純物拡散領域で示したが、前記第１電導線は絶縁
膜上部に形成される電導物質の場合もあり得る。
【００１０】図３は従来の技術による接続部の平面図で
あり、第２電導線（４１）がコンタクトホール（４２）
を介して第１電導線（４３）に接続される構造として、
第２電導線がコンタクトホールをオーバーラップする大
きさにより接続部の面積が増加されることが分かる。即
ち、図面で見られるように、第２電導線（４１）はコン
タクトホール（４２）部分でコンタクトホールをオーバ
ーラップするため、その面積が増加されることにより結
局接続部の面積を増加させることになる。
あり、第２電導線（４１）がコンタクトホール（４２）
を介して第１電導線（４３）に接続される構造として、
第２電導線がコンタクトホールをオーバーラップする大
きさにより接続部の面積が増加されることが分かる。即
ち、図面で見られるように、第２電導線（４１）はコン
タクトホール（４２）部分でコンタクトホールをオーバ
ーラップするため、その面積が増加されることにより結
局接続部の面積を増加させることになる。
【００１１】図４は第２電導線（４１）がコンタクトホ
ール（４２）を充分にオーバーラップしないことによ
り、接続部の面積が著しく低減されるようにした従来の
技術に伴う構造を示したものである。この図は、接続部
の面積は著しく低減されているが、誤整合により第２電
導線（４１）がコンタクトホール（４２）から偏位して
いるために、接続されない部分ができてしまっているこ
とを示している。このように接続されない部分は前述し
たように第２電導線の形成の際に、第１電導層を損傷さ
せる原因になる。
ール（４２）を充分にオーバーラップしないことによ
り、接続部の面積が著しく低減されるようにした従来の
技術に伴う構造を示したものである。この図は、接続部
の面積は著しく低減されているが、誤整合により第２電
導線（４１）がコンタクトホール（４２）から偏位して
いるために、接続されない部分ができてしまっているこ
とを示している。このように接続されない部分は前述し
たように第２電導線の形成の際に、第１電導層を損傷さ
せる原因になる。
【００１２】図５（ａ）〜（ｃ）は、図４の線ａ−ａ’
における断面図であり、第２電導線（４１）がコンタク
トホール（４２）に充分にオーバーラップされない状態
で従来の技術にしたがい接続部を形成する課程を示すも
のである。
における断面図であり、第２電導線（４１）がコンタク
トホール（４２）に充分にオーバーラップされない状態
で従来の技術にしたがい接続部を形成する課程を示すも
のである。
【００１３】図５（ａ）は半導体基板（１）の一定部分
に素子分離絶縁膜（２）と好適には不純物拡散領域で成
る第１電導線（３）とを形成し、全体的に層間絶縁膜
（４）を形成した後、第１電導線（３）上にコンタクト
ホール（１０）を形成した状態の断面図である。なお、
同図における第１電導線（３）は図４の第１電導線（４
３）に相当し、コンタクトホール（１０）は図４のコン
タクトホール（４２）に相当する。
に素子分離絶縁膜（２）と好適には不純物拡散領域で成
る第１電導線（３）とを形成し、全体的に層間絶縁膜
（４）を形成した後、第１電導線（３）上にコンタクト
ホール（１０）を形成した状態の断面図である。なお、
同図における第１電導線（３）は図４の第１電導線（４
３）に相当し、コンタクトホール（１０）は図４のコン
タクトホール（４２）に相当する。
【００１４】図５（ｂ）は第１電導線（３）上に形成さ
れたコンタクトホール（１０）に接続される第２電導線
用電導物質層（５）を形成した後、第２電導線用マスク
（６）を形成した状態の断面図である。図示された状態
は、第２電導線用マスク（６）の製作の際に、コンタク
トホール（１０）が存在する位置に充分にオーバーラッ
プしていない状態であり、このような状態は前記第２電
導線形成用マスク（６）形成作業の際に発生する誤整合
及びクリティカルディメンション変化等により、前記第
２電導線形成用マスク（６）がコンタクトホール（１
０）を完全にオーバーラップできないために発生する。
れたコンタクトホール（１０）に接続される第２電導線
用電導物質層（５）を形成した後、第２電導線用マスク
（６）を形成した状態の断面図である。図示された状態
は、第２電導線用マスク（６）の製作の際に、コンタク
トホール（１０）が存在する位置に充分にオーバーラッ
プしていない状態であり、このような状態は前記第２電
導線形成用マスク（６）形成作業の際に発生する誤整合
及びクリティカルディメンション変化等により、前記第
２電導線形成用マスク（６）がコンタクトホール（１
０）を完全にオーバーラップできないために発生する。
【００１５】図５（ｃ）は図５（ｂ）に示された第２電
導線用マスク（６）を利用して前記第２電導線用電導物
質（５）を一定部分エッチングして第２電導線（５’）
を形成した状態の断面図であり、前記第２電導線形成用
マスク（６）形成の際に、オーバーラップしていない部
分で第１電導線（３）がエッチングされて損傷部（２
０）が形成された状態を示したものである。損傷部（２
０）は図示されたように第１電導線（３）をエッチング
して基板（１）内に侵入し、半導体素子の不良の原因と
なる。
導線用マスク（６）を利用して前記第２電導線用電導物
質（５）を一定部分エッチングして第２電導線（５’）
を形成した状態の断面図であり、前記第２電導線形成用
マスク（６）形成の際に、オーバーラップしていない部
分で第１電導線（３）がエッチングされて損傷部（２
０）が形成された状態を示したものである。損傷部（２
０）は図示されたように第１電導線（３）をエッチング
して基板（１）内に侵入し、半導体素子の不良の原因と
なる。
【００１６】前術のように従来の技術により接続部を形
成する際、損傷部（２０）の発生を防止するためには第
２電導線形成用マスク（６）がコンタクトホールを完全
にオーバーラップするようにすべきであり、これにより
後続するエッチング工程で残留するようになる第２電導
線はコンタクトホールの周縁部境界を越えて位置するよ
うになり自然に接続部の面積が増加する問題点を発生さ
せることになる。
成する際、損傷部（２０）の発生を防止するためには第
２電導線形成用マスク（６）がコンタクトホールを完全
にオーバーラップするようにすべきであり、これにより
後続するエッチング工程で残留するようになる第２電導
線はコンタクトホールの周縁部境界を越えて位置するよ
うになり自然に接続部の面積が増加する問題点を発生さ
せることになる。
【００１７】図１（ａ）〜（ｃ）および図２は、本発明
による接続部を形成する製造過程を示す半導体素子の断
面図であり、図１（ａ）は半導体基板（１）の一定部分
に素子分離絶縁膜（２）と、望ましくは不純物拡散領域
で成る第１電導線（３）とを形成し、全体的に層間絶縁
膜（４）を形成した後、第１電導線（３）上部の絶縁膜
をエッチングしてコンタクトホール（１０）を形成した
状態の断面図である。
による接続部を形成する製造過程を示す半導体素子の断
面図であり、図１（ａ）は半導体基板（１）の一定部分
に素子分離絶縁膜（２）と、望ましくは不純物拡散領域
で成る第１電導線（３）とを形成し、全体的に層間絶縁
膜（４）を形成した後、第１電導線（３）上部の絶縁膜
をエッチングしてコンタクトホール（１０）を形成した
状態の断面図である。
【００１８】図１（ｂ）は、前記第１電導線（３）にコ
ンタクトホール（１０）が形成された後、感光膜をコー
ティングして写真現像技術により一定部分を露光し、現
像することより第２電導線が形成される前記コンタクト
ホール（１０）上の部分とコンタクトホールに隣接され
る層間絶縁膜（４）の上部の一部に感光膜の一部で構成
される第２電導線形成用マスク（６）を形成し、全体的
にスピン−オン−グラス(SPIN-ON-GLASS) のような絶縁
膜（３０）を平坦に形成し、さらにこれを一定肉厚だけ
エッチバックして前記第２電導線形成用マスク（６）の
上面が露出されるようにした状態を示す断面図である。
感光膜で構成される第２電導線形成用マスク（６）の位
置は、図示するようにコンタクトホール（１０）の直上
方に正確に位置されておらず、コンタクトホール（１
０）の一部と層間絶縁膜（４）の一部に亘って位置して
いる。ここで注意すべきはマスク（６）の位置は意図的
に図示の状態に設定されたのではなく、第２電導線形成
用マスク（６）製作の際に発生し得る誤整合余裕及びク
リティカルディメンションの変化等によるものである。
図３に示す先行技術とは異なり、本発明ではマスク
（６）の大きさをコンタクトホール（１０）を完全にオ
ーバーラップする大きさで形成しないので、前記第２電
導線形成用マスク（６）は図示されたようにコンタクト
ホール（１０）の一部と層間絶縁膜（４）の一部に亘っ
て形成されることがある。
ンタクトホール（１０）が形成された後、感光膜をコー
ティングして写真現像技術により一定部分を露光し、現
像することより第２電導線が形成される前記コンタクト
ホール（１０）上の部分とコンタクトホールに隣接され
る層間絶縁膜（４）の上部の一部に感光膜の一部で構成
される第２電導線形成用マスク（６）を形成し、全体的
にスピン−オン−グラス(SPIN-ON-GLASS) のような絶縁
膜（３０）を平坦に形成し、さらにこれを一定肉厚だけ
エッチバックして前記第２電導線形成用マスク（６）の
上面が露出されるようにした状態を示す断面図である。
感光膜で構成される第２電導線形成用マスク（６）の位
置は、図示するようにコンタクトホール（１０）の直上
方に正確に位置されておらず、コンタクトホール（１
０）の一部と層間絶縁膜（４）の一部に亘って位置して
いる。ここで注意すべきはマスク（６）の位置は意図的
に図示の状態に設定されたのではなく、第２電導線形成
用マスク（６）製作の際に発生し得る誤整合余裕及びク
リティカルディメンションの変化等によるものである。
図３に示す先行技術とは異なり、本発明ではマスク
（６）の大きさをコンタクトホール（１０）を完全にオ
ーバーラップする大きさで形成しないので、前記第２電
導線形成用マスク（６）は図示されたようにコンタクト
ホール（１０）の一部と層間絶縁膜（４）の一部に亘っ
て形成されることがある。
【００１９】図１（ｃ）は前記コンタクトホール（１
０）の一部と層間絶縁膜（４）の上部の一部に形成され
たマスク（６）を除去し、第２電導線形成用電導物質
（５０）を蒸着した状態を示す断面図である。第２電導
線形成用電導物質（５０）の蒸着肉厚を、図１（ｃ）に
おけるマスク（６）の横方向の幅の２分の１以上とする
ことにより、第２電導線形成用電導物質（５０）の表面
を絶縁膜（３０）の上面から突出させる。これにより、
第２電導線形成用電導物質（５０）が、マスク（６）が
除去されたコンタクトホール（１０）を含む部分にボイ
ドの発生なく電導物質（５０）が充填されるようにす
る。
０）の一部と層間絶縁膜（４）の上部の一部に形成され
たマスク（６）を除去し、第２電導線形成用電導物質
（５０）を蒸着した状態を示す断面図である。第２電導
線形成用電導物質（５０）の蒸着肉厚を、図１（ｃ）に
おけるマスク（６）の横方向の幅の２分の１以上とする
ことにより、第２電導線形成用電導物質（５０）の表面
を絶縁膜（３０）の上面から突出させる。これにより、
第２電導線形成用電導物質（５０）が、マスク（６）が
除去されたコンタクトホール（１０）を含む部分にボイ
ドの発生なく電導物質（５０）が充填されるようにす
る。
【００２０】図２は、前記第２電導線形成用電導物質
（５０）をエッチングすることにより前記感光膜で構成
されるマスク（６）により形成された溝に沿って第２電
導線（５０’）が形成された状態を示す断面図である。
前記第２電導線形成用マスク（６）によりカバーされな
かったために露出したコンタクトホール（１０）の部分
は、前記平坦化された絶縁膜（３０）により埋め込まれ
て保護されるので、第２電導線形成用マスク（６）によ
りオーバーラップされないコンタクトホール（１０）内
の第１電導線（３）に従来技術で生じたような損傷部
（２０：図１（ｃ）参照）は発生しなくなる。
（５０）をエッチングすることにより前記感光膜で構成
されるマスク（６）により形成された溝に沿って第２電
導線（５０’）が形成された状態を示す断面図である。
前記第２電導線形成用マスク（６）によりカバーされな
かったために露出したコンタクトホール（１０）の部分
は、前記平坦化された絶縁膜（３０）により埋め込まれ
て保護されるので、第２電導線形成用マスク（６）によ
りオーバーラップされないコンタクトホール（１０）内
の第１電導線（３）に従来技術で生じたような損傷部
（２０：図１（ｃ）参照）は発生しなくなる。
【００２１】なお、この実施例では、絶縁膜（３０）と
してスピン−オン−グラスを用いているが、これに代え
て、ポリイミドを用いてもよい。
してスピン−オン−グラスを用いているが、これに代え
て、ポリイミドを用いてもよい。
【００２２】
【発明の効果】前記のように本発明によれば、下部の第
１電導線に上部の第２電導線を接続する際、第１電導線
上に形成されるコンタクトホールと第２電導線のオーバ
ーラップ状態を最小化することにより接続部分の面積を
低減させることができるので、さらに高集積の半導体を
製造することができるようになる。
１電導線に上部の第２電導線を接続する際、第１電導線
上に形成されるコンタクトホールと第２電導線のオーバ
ーラップ状態を最小化することにより接続部分の面積を
低減させることができるので、さらに高集積の半導体を
製造することができるようになる。
【図１】本発明にしたがって接続部を形成する製造工程
を示す高集積半導体素子の断面図。
を示す高集積半導体素子の断面図。
【図２】本発明により製造された接続部を有する高集積
半導体素子の断面図。
半導体素子の断面図。
【図３】従来の方法により高集積半導体素子の接続部を
形成する際の半導体素子の平面図。
形成する際の半導体素子の平面図。
【図４】接続部を拡大した状態で形成しない場合の形状
を示す従来技術にしたがって形成された半導体素子の平
面図。
を示す従来技術にしたがって形成された半導体素子の平
面図。
【図５】従来の技術に従って接続部を形成する製造工程
を示す半導体素子の断面図。
を示す半導体素子の断面図。
１…半導体基板、２…素子分離絶縁膜、３、４３…不純
物拡散領域（第１電導線）、４…層間絶縁膜、５，５０
…第２電導線用電導物質、５’，５０’…第２電導線、
１０、４２…コンタクトホール、２０…損傷部分、３０
…平坦化された絶縁膜。
物拡散領域（第１電導線）、４…層間絶縁膜、５，５０
…第２電導線用電導物質、５’，５０’…第２電導線、
１０、４２…コンタクトホール、２０…損傷部分、３０
…平坦化された絶縁膜。
Claims (4)
- 【請求項１】 下部電導線と上部電導線の間の接続部を
有する高集積半導体素子の製造方法において、 １）半導体基板の上部の一定部分に前記下部電導線であ
る第１電導線を形成し、基板の全体に亘って層間絶縁膜
を形成した後、前記第１電導線上の前記層間絶縁膜にコ
ンタクトホールを形成する段階と、 ２）全体構造の上部に感光膜をコーティングし、写真現
像技術により一定部分を露光し現像することにより前記
上部電導線である第２電導線が形成される前記コンタク
トホールの少なくとも一部と、これに隣接した層間絶縁
膜上部の一部に感光膜で構成される第２電導線形成用マ
スクを形成する段階と、 ３）上部に全体的に絶縁膜を平坦に形成し、一定の肉厚
だけでエッチバックして前記感光膜で構成されるマスク
の上部面が露出されるようにする段階と、 ４）前記第２電導線形成用マスクを除去した後、この除
去により得られる空間を埋め込むように、第２電導線形
成用電導物質を蒸着する段階と、 ５）前記第２電導線形成用電導物質をエッチバックする
ことより、前記マスクを除去して形成された空間に沿っ
て第２電導線を形成する段階とで構成されることを特徴
とする高集積半導体素子の製造方法。 - 【請求項２】 請求項１に記載の高集積半導体素子の製
造方法において、 前記第４段階における第２電導線形成用電導物質の膜厚
を前記感光膜で構成されるマスクの横方向の幅の２分の
１以上にして、その表面が前記絶縁膜の上面を越えるよ
うにすることにより、前記マスクを除去して得られる空
間を埋めることを特徴とする高集積半導体素子の製造方
法。 - 【請求項３】 請求項１に記載の高集積半導体素子の製
造方法において、 前記第３段階で積層される平坦化された絶縁膜がSOG(SP
IN-ON-GLASS)であることを特徴とする高集積半導体素子
の製造方法。 - 【請求項４】 請求項１に記載の高集積半導体素子の製
造方法において、 前記第３段階で積層される平坦化された絶縁膜がポリイ
ミドであることを特徴とする高集積半導体素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026733A KR100218726B1 (ko) | 1992-12-30 | 1992-12-30 | 고집적 반도체 소자의 접속장치 및 그 제조방법 |
| KR92-26733 | 1992-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077076A true JPH077076A (ja) | 1995-01-10 |
| JP2502935B2 JP2502935B2 (ja) | 1996-05-29 |
Family
ID=19347863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338109A Expired - Fee Related JP2502935B2 (ja) | 1992-12-30 | 1993-12-28 | 高集積半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5461004A (ja) |
| JP (1) | JP2502935B2 (ja) |
| KR (1) | KR100218726B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100748863B1 (ko) * | 1998-03-05 | 2007-08-13 | 존슨 앤드 존슨 리서치 피티와이 리미티드 | 효소원 핵산 검출 방법, 및 관련 분자 및 키트 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6001685A (en) * | 1993-12-21 | 1999-12-14 | Hyundai Electronics Industries Co., Ltd. | Method of making a semiconductor device |
| JPH088209A (ja) * | 1994-01-10 | 1996-01-12 | Cypress Semiconductor Corp | 半導体装置の製造のための除去されるポストの処理方法 |
| CN1079578C (zh) * | 1995-03-04 | 2002-02-20 | 现代电子产业株式会社 | 半导体器件中接触的形成方法 |
| US5705430A (en) * | 1995-06-07 | 1998-01-06 | Advanced Micro Devices, Inc. | Dual damascene with a sacrificial via fill |
| JP3469976B2 (ja) * | 1995-10-19 | 2003-11-25 | 三菱電機株式会社 | 多層配線の形成方法 |
| KR0179292B1 (ko) * | 1996-04-12 | 1999-04-15 | 문정환 | 반도체소자의 다층배선 형성방법 |
| US5888896A (en) * | 1996-06-27 | 1999-03-30 | Micron Technology, Inc. | Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component |
| KR100192589B1 (ko) * | 1996-08-08 | 1999-06-15 | 윤종용 | 반도체 장치 및 그 제조방법 |
| US5888897A (en) * | 1996-10-31 | 1999-03-30 | Intel Corporation | Process for forming an integrated structure comprising a self-aligned via/contact and interconnect |
| KR100256058B1 (ko) * | 1997-08-28 | 2000-05-01 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| JPH11220025A (ja) * | 1998-02-03 | 1999-08-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| TW406369B (en) * | 1998-12-18 | 2000-09-21 | United Microelectronics Corp | Method for manufacturing damascene |
| DE19927284C2 (de) * | 1999-06-15 | 2002-01-10 | Infineon Technologies Ag | Verfahren zur Herstellung einer elektrisch leitfähigen Verbindung in einer mikroelektronischen Struktur |
| KR100441680B1 (ko) * | 2001-02-07 | 2004-07-27 | 삼성전자주식회사 | 콘택의 설치 밀도를 높일 수 있는 반도체 장치 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244859A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0364964A (ja) * | 1989-08-03 | 1991-03-20 | Toshiba Corp | 半導体記憶装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5026666A (en) * | 1989-12-28 | 1991-06-25 | At&T Bell Laboratories | Method of making integrated circuits having a planarized dielectric |
| US4997790A (en) * | 1990-08-13 | 1991-03-05 | Motorola, Inc. | Process for forming a self-aligned contact structure |
| US5158910A (en) * | 1990-08-13 | 1992-10-27 | Motorola Inc. | Process for forming a contact structure |
-
1992
- 1992-12-30 KR KR1019920026733A patent/KR100218726B1/ko not_active IP Right Cessation
-
1993
- 1993-12-27 US US08/173,099 patent/US5461004A/en not_active Expired - Lifetime
- 1993-12-28 JP JP5338109A patent/JP2502935B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US5461004A (en) | 1995-10-24 |
| KR940016734A (ko) | 1994-07-25 |
| KR100218726B1 (ko) | 1999-09-01 |
| JP2502935B2 (ja) | 1996-05-29 |
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