KR20070049841A - 퓨즈를 갖는 반도체소자 및 그 제조방법 - Google Patents

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Abstract

퓨즈를 갖는 반도체소자가 제공된다. 상기 반도체소자는 반도체기판 상에 배치되는 퓨즈 도전 패턴 및 상기 퓨즈 도전 패턴 상에 배치되는 퓨즈 캐핑 패턴을 포함하는 퓨즈 패턴을 구비한다. 상기 퓨즈 패턴을 덮는 상부절연막이 배치된다. 상기 상부절연막을 관통하여 상기 퓨즈 패턴을 노출시키는 퓨즈창이 제공된다. 상기 퓨즈창에 의해 노출된 상기 퓨즈 패턴의 측벽들 및 상기 퓨즈창의 측벽들 상에 퓨즈 스페이서 및 퓨즈창 스페이서가 각각 배치된다. 상기 퓨즈를 갖는 반도체소자의 제조방법 또한 제공된다.

Description

퓨즈를 갖는 반도체소자 및 그 제조방법{Semiconductor device having a fuse and fabrication method thereof}
도 1은 본 발명의 실시예에 따른 퓨즈를 갖는 반도체소자의 어레이 영역의 일 부분을 도시한 평면도이다.
도 2 내지 도 10은 퓨즈를 갖는 반도체소자의 제조방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ′에 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 퓨즈를 갖는 반도체소자 및 그의 제조방법에 관한 것이다.
반도체기판에 형성된 반도체 기억소자들(칩들)은 어셈블리 공정 전에 전기적으로 테스트된다. 그 결과, 상기 반도체 기억소자들은 불량 칩들(bad chips) 또는 양호한 칩들(good chips)로 분류된다. 상기 불량 칩들이 적어도 하나의 불량 셀(failed cell)에 의해 오동작하는 경우에, 상기 불량 셀은 리페어 공정(repair process)을 사용하여 여분의 셀(redundant cell)로 대체된다. 상기 리페어 공정은 쓰기 모드 및 읽기 모드에서 상기 여분의 셀이 불량 셀의 어드레스를 갖도록 하기 위하여 소정의 퓨즈들을 블로잉시키는(blowing) 레이저 빔 조사 단계를 포함한다.
한편, 퓨즈는 일반적으로 금속막으로 이루어져 있어, 레이저 빔 조사 단계 전까지는 절연막에 의하여 보호되어야 한다. 상기 퓨즈의 측벽들 상에 스페이서를 형성하여 상기 퓨즈를 보호하는 방법이 미국특허등록번호 제6,124,165호에 개시되어 있다. 상기 미국등록특허에 따르면, 퓨즈는 비트라인이 형성될 때에 동시에 형성되며, 상기 퓨즈의 상부 및 측벽이 실리콘 질화막으로 보호된다. 따라서, 외부의 습기에 의한 퓨즈의 손상을 방지할 수 있다.
그럼에도 불구하고, 상기 퓨즈 및 상기 퓨즈를 노출시키는 퓨즈창을 형성하는 공정 단계를 단순화시키면서, 상기 퓨즈 뿐만 아니라 내부회로 또한 외부의 습기로부터 효과적으로 보호할 수 있는 개선된 퓨즈 영역을 갖는 반도체소자를 제조하기 위한 노력이 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 공정을 단순화시키면서 불량을 최소화할 수 있는 퓨즈를 갖는 반도체소자 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 퓨즈를 갖는 반도체소자가 제공된다. 상기 반도체소자는 반도체기판 상에 배치되는 퓨즈 도전 패턴 및 상기 퓨즈 도전 패턴 상에 배치되는 퓨즈 캐핑 패턴을 포함하는 퓨즈 패턴을 포함한다. 상기 퓨즈 패턴을 덮는 상부절연막이 배치된다. 상기 상부절연막을 관통하여 상기 퓨즈 패턴을 노출시키는 퓨즈창이 제공된다. 상기 퓨즈창에 의해 노 출된 상기 퓨즈 패턴의 측벽들 및 상기 퓨즈창의 측벽들 상에 퓨즈 스페이서 및 퓨즈창 스페이서가 각각 배치된다.
상기 퓨즈 캐핑 패턴은 실리콘 질화막으로 이루어질 수 있다.
상기 퓨즈 스페이서 및 상기 퓨즈창 스페이서는 실리콘 질화막으로 이루어질 수 있다.
상기 반도체소자는 상기 반도체기판 상에 상기 퓨즈 패턴과 이격되어 배치되는 중간배선 패턴을 더 포함할 수 있다. 상기 중간배선 패턴은 중간배선 및 상기 중간배선 상에 배치되는 배선 캐핑 패턴을 포함할 수 있다.
상기 중간배선 패턴은 상기 퓨즈 패턴과 동일한 물질로 이루어질 수 있다.
상기 상부절연막은 상기 퓨즈 패턴을 덮는 금속 층간절연막 및 상기 금속 층간절연막 상에 배치되는 보호막을 포함할 수 있다.
상기 반도체소자는 상기 금속 층간절연막 상에 배치되고 상기 보호막으로 덮혀진 상부배선을 포함할 수 있다.
상기 반도체소자는 상기 반도체기판 상에 배치되고 상기 상부절연막으로 덮혀지는 본딩패드를 더 포함할 수 있다. 상기 상부절연막을 관통하여 상기 본딩패드의 상부면을 노출시키는 패드창이 제공될 수 있다. 상기 패드창의 측벽을 덮는 패드창 스페이서가 배치될 수 있다.
상기 본딩패드는 상기 퓨즈 패턴과 동일 레벨에 위치하는 하부 본딩패드 패턴 및 상기 하부 본딩패드 패턴 상부에 배치되고 상기 하부 본딩패드 패턴과 전기적으로 접속하는 상부 본딩패드를 포함할 수 있다.
상기 하부 본딩패드 패턴은 상기 퓨즈 패턴과 동일 물질로 이루어질 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 퓨즈를 갖는 반도체소자의 제조방법이 제공된다. 상기 반도체소자의 제조방법은 반도체기판 상에 배치되는 퓨즈 패턴을 형성하는 것을 포함한다. 상기 퓨즈 패턴은 적층된 퓨즈 도전 패턴 및 퓨즈 캐핑 패턴을 포함하도록 형성될 수 있다. 상기 퓨즈 패턴을 덮는 상부절연막을 형성한다. 상기 상부절연막을 관통하여 상기 퓨즈 패턴을 노출시키는 퓨즈창을 형성한다. 상기 퓨즈 패턴의 측벽들 및 상기 퓨즈창의 측벽들 상에 각각 퓨즈 스페이서 및 퓨즈창 스페이서를 형성한다.
상기 퓨즈 캐핑 패턴은 실리콘 질화막으로 형성될 수 있다.
상기 퓨즈 스페이서 및 상기 퓨즈창 스페이서는 실리콘 질화막으로 형성될 수 있다.
상기 퓨즈 스페이서 및 상기 퓨즈창 스페이서는 상기 퓨즈창이 형성된 반도체기판의 전면에 퓨즈 스페이서막을 형성하고, 상기 퓨즈 스페이서막을 이방성 식각하여 형성될 수 있다.
상기 퓨즈 패턴이 형성되는 동안에 상기 반도체기판 상에 상기 퓨즈 패턴과 동일한 레벨을 갖는 중간배선 패턴이 형성될 수 있다. 상기 중간배선 패턴은 상기 퓨즈 패턴과 동일한 물질로 형성될 수 있다.
상기 상부절연막을 형성하는 것은 상기 퓨즈 패턴을 덮는 금속 층간절연막을 형성하고, 상기 금속 층간절연막 상에 보호막을 형성하는 것을 포함할 수 있다.
상기 보호막을 형성하기 전에 상기 금속 층간절연막 상에 상부배선을 형성할 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 양태에 따르면, 퓨즈를 갖는 반도체소자의 제조방법이 제공된다. 상기 제조방법은 반도체기판 상에 퓨즈 패턴을 형성하는 것을 포함한다. 상기 퓨즈 패턴은 적층된 퓨즈 도전 패턴 및 퓨즈 캐핑 패턴을 포함할 수 있다. 상기 퓨즈 패턴을 덮는 금속 층간절연막을 형성한다. 상기 금속 층간절연막 상에 상부 본딩패드를 형성한다. 상기 상부 본딩패드를 덮는 보호막을 형성한다. 상기 보호막 및 상기 금속 층간절연막을 패터닝하여 상기 퓨즈 패턴을 노출시키는 퓨즈창 및 상기 상부 본딩패드를 노출시키는 패드창을 형성한다. 상기 퓨즈창에 의하여 노출되는 상기 퓨즈 패턴의 측벽들, 상기 퓨즈창의 측벽들 및 상기 패드창의 측벽들 상에 각각 퓨즈 스페이서, 퓨즈창 스페이서 및 패드창 스페이서를 형성한다.
상기 퓨즈 캐핑 패턴은 실리콘 질화막으로 형성될 수 있다.
상기 퓨즈 스페이서, 상기 퓨즈창 스페이서 및 상기 패드창 스페이서는 실리콘 질화막으로 형성될 수 있다.
상기 퓨즈 스페이서, 상기 퓨즈창 스페이서 및 상기 패드창 스페이서를 형성하는 것은 상기 퓨즈창 및 상기 패드창이 형성된 반도체기판의 전면에 퓨즈 스페이서막을 형성하고, 상기 퓨즈 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
상기 퓨즈 패턴이 형성되는 동안에 상기 반도체기판 상에 상기 퓨즈 패턴과 동일한 레벨을 갖는 중간배선 패턴이 형성될 수 있다. 상기 중간배선 패턴은 상기 퓨즈 패턴과 동일한 물질로 이루어질 수 있다.
상기 퓨즈 패턴이 형성되는 동안에 상기 반도체기판 상에 상기 퓨즈 패턴과 동일한 레벨을 갖는 하부 본딩패드 패턴이 형성될 수 있다. 상기 하부 본딩패드 패턴은 상기 퓨즈 패턴과 동일한 물질로 이루어질 수 있다. 상기 하부 본딩패드 패턴은 상기 상부 본딩패드와 전기적으로 접속하도록 형성될 수 있다.
상기 상부 본딩패드를 형성하는 동안에 상기 금속 층간절연막 상에 상부배선이 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체소자의 퓨즈 어레이 영역의 일 부분을 도시한 평면도이고, 도 10은 도 1의 Ⅰ-Ⅰ′에 따라 취해진 단면도이다.
도 1 및 도 10를 참조하면, 반도체기판(100)의 전면 상에 절연막(101)이 배치된다. 상기 절연막(101) 상에 제1 및 제2 하부배선들(103a, 103b)이 배치된다. 상기 제1 및 제2 하부배선들(103a, 103b)은 일 직선 상에 위치할 수 있으며, 서로 이격되도록 배치될 수 있다. 도 1에서 보여지는 바와 같이, 상기 제1 및 제2 하부 배선들(103a, 103b)에 각각 인접하고 상기 제1 및 제2 하부배선들(103a, 103b)과 평행하도록 다른 하부배선들이 배치될 수 있다. 상기 반도체소자가 반도체 메모리 소자인 경우에, 상기 제1 및 제2 하부배선들(103a, 103b)은 상기 반도체 메모리 소자의 비트라인과 동일한 도전막일 수 있다.
상기 제1 및 제2 하부배선들(103a, 103b)을 갖는 반도체기판의 전면 상에 하부절연막(105)이 배치된다. 상기 제1 및 제2 하부배선들(103a, 103b)의 양 단들은 상기 하부절연막(105)을 관통하는 제1 및 제2 퓨즈 콘택홀들(도 1의 111ah, 111bh) 및 제1 및 제2 하부배선 콘택홀들(도 1의 111ah′, 111bh′)에 의해 노출된다. 상기 제1 및 제2 퓨즈 콘택홀들(111ah, 111bh)은 각각 제1 및 제2 퓨즈 콘택플러그들(111a, 111b)로 채워지고, 상기 제1 및 제2 하부배선 콘택홀들(111ah′, 111bh′)은 각각 제1 및 제2 하부배선 콘택플러그들(111a′, 111b′)로 채워진다. 상기 콘택플러그들(111a, 111b, 111a′, 111b′)의 각각은 콘택 배리어 패턴(107′) 및 상기 콘택 배리어 패턴(107′)으로 둘러싸여지는 콘택 패턴(109′)으로 이루어질 수 있다. 상기 콘택 배리어 패턴(107′)은 타이타늄 질화막일 수 있고, 상기 콘택 패턴(109′)은 텅스텐막일 수 있다. 상기 콘택 배리어 패턴(107′)은 타이타늄과 같은 오믹막(도시하지 않음)에 의해 둘러싸여질 수 있다.
상기 하부절연막(105) 상에 배치되고 상기 제1 및 제2 퓨즈 콘택플러그들(111a, 111b)을 덮는 퓨즈 패턴(123f)이 제공된다. 상기 퓨즈 패턴(123f)은 적층된 퓨즈 도전 패턴(119f) 및 퓨즈 캐핑 패턴(121f)로 이루어질 수 있다. 상기 퓨즈 도전 패턴(119f)은 적층된 배리어 패턴(113′) 및 금속 패턴(115′)을 포함할 수 있 다. 상기 금속 패턴(115′) 상에 반사방지 패턴(117′)이 더 제공될 수 있다. 상기 배리어 패턴(113′), 상기 금속 패턴(115′) 및 상기 반사방지 패턴(117′)은 각각 타이타늄 질화막, 알루미늄막 및 타이타늄 질화막일 수 있다. 상기 퓨즈 캐핑 패턴(121f)은 실리콘 질화막일 수 있다. 상기 퓨즈 패턴(123f)과 동일한 레벨에, 즉, 상기 하부절연막(105) 상에 배치되고 상기 제1 및 제2 하부배선 콘택플러그들(111a′, 111b′)을 각각 덮는 제1 및 제2 중간배선 패턴들(123a, 123b)이 제공된다. 상기 제1 및 제2 중간배선 패턴들(123a, 123b)은 상기 퓨즈 패턴(123f)의 양 측에 배치될 수 있다. 상기 제1 및 제2 중간배선 패턴들(123a, 123b)은 상기 퓨즈 패턴(123f)과 동일한 물질로 이루어질 수 있다. 즉, 상기 제1 중간배선 패턴(123a)은 제1 중간배선(119a) 및 상기 제1 중간배선(119a) 상에 배치된 제1 배선 캐핑 패턴(121a)의 적층 패턴일 수 있다. 이와 마찬가지로, 상기 제2 중간배선 패턴(123b)은 제2 중간배선(119b) 및 상기 제2 중간배선(119b) 상에 배치된 제2 배선 캐핑 패턴(121b)의 적층 패턴일 수 있다. 상기 제1 및 제2 중간배선들(119a, 119b)은 상기 퓨즈 도전 패턴(119f)과 동일 물질일 수 있고, 상기 제1 및 제2 배선 캐핑 패턴들(121a, 121b)은 상기 퓨즈 캐핑 패턴(121f)과 동일 물질일 수 있다.
상기 퓨즈 패턴(123f), 상기 제1 및 제2 중간배선 패턴들(123a, 123b) 및 상기 하부절연막(105)을 덮는 금속 층간절연막(125)이 제공된다. 상기 금속 층간절연막(125) 및 상기 제1 및 제2 배선 캐핑 패턴들(121a, 121b)을 관통하여 상기 제1 및 제2 중간배선들(119a, 119b)을 노출시키는 제1 및 제2 중간배선 콘택홀들(도 1의 131ah, 131bh)이 제공된다. 상기 제1 및 제2 중간배선 콘택홀들(131ah, 131bh) 을 각각 채우는 제1 및 제2 중간배선 콘택플러그들(131a, 131b)이 제공된다. 상기 제1 및 제2 중간배선 콘택플러그들(131a, 131b)의 각각은 콘택 배리어 패턴(127′) 및 상기 콘택 배리어 패턴(127′)으로 둘러싸여지는 콘택 패턴(129′)으로 이루어질 수 있다. 상기 금속 층간절연막(125) 상에 상기 제1 및 제2 중간배선 콘택플러그들(131a, 131b)을 각각 덮는 제1 및 제2 상부배선들(139a, 139b)이 배치된다. 상기 제1 및 제2 상부배선들(139a, 139b)의 각각은 배리어 패턴(133′) 및 금속 패턴(135′)의 적층 패턴으로 이루어질 수 있다. 이에 더하여, 상기 제1 및 제2 상부배선들(139a, 139b)의 각각은 상기 금속 패턴(135′) 상에 배치되는 반사방지 패턴(137′)을 더 포함할 수도 있다. 상기 배리어 패턴(133′), 상기 금속 패턴(135′) 및 상기 반사방지 패턴(137′)은 각각 타이타늄 질화막, 알루미늄막 및 타이타늄 질화막일 수 있다. 상기 제1 및 제2 상부배선들(139a, 139b)을 덮는 보호막(147)이 제공된다. 상기 보호막(147)은 플라즈마 산화막과 같은 하부 보호막(143) 및 플라즈마 질화막과 같은 상부 보호막(145)의 적층막일 수 있다. 상기 보호막(147) 및 상기 금속 층간절연막(125)은 상부절연막(148)을 구성한다. 상기 상부절연막(148), 즉, 상기 보호막(147) 및 상기 금속 층간절연막(125)을 관통하여 상기 퓨즈 패턴(123f)을 노출시키는 퓨즈창(149fw)이 제공된다. 상기 퓨즈창(149fw)에 의해 노출되는 상기 퓨즈 패턴(123f)의 측벽들 상에 퓨즈 스페이서(151s)가 제공된다. 아울러서, 상기 퓨즈창(149fw)의 측벽 상에 퓨즈창 스페이서(151s′)가 제공될 수 있다. 상기 퓨즈 스페이서(151s) 및 상기 퓨즈창 스페이서(151s′)는 실리콘 질화막으로 이루어질 수 있다.
본 발명에 의하면, 상기 퓨즈 캐핑 패턴(121f) 및 상기 퓨즈 스페이서(151s)가 상기 퓨즈 도전 패턴(119f)을 감싸고 있어, 상기 퓨즈 도전 패턴(119f)이 외부의 습기에 의해 손상되는 것을 방지할 수 있다. 이에 더하여, 상기 퓨즈창(149fw)의 측벽 상에 퓨즈창 스페이서(151s′)가 형성되어 외부의 습기가 상기 상부절연막(148)을 통하여 내부 회로로 유입되는 것을 막을 수 있게 된다.
상기 하부절연막(105) 상에, 즉, 상기 퓨즈 패턴(123f) 및 상기 제1 및 제2 중간배선 패턴들(123a, 123b)과 동일 레벨에 하부 본딩패드 패턴(123p)이 제공될 수 있다. 상기 하부 본딩패드 패턴(123p)은 하부 본딩패드(119p) 및 상기 하부 본딩패드(119p) 상에 배치되는 패드 캐핑 패턴(121p)를 포함하는 적층 패턴일 수 있다. 이때, 상기 하부 본딩패드(119p) 및 상기 패드 캐핑 패턴(121p)은 각각 상기 퓨즈 패턴(123f)의 상기 퓨즈 도전 패턴(119f) 및 상기 퓨즈 캐핑 패턴(121f)과 동일 물질일 수 있다. 상기 금속 층간절연막(125) 및 상기 패드 캐핑 패턴(121p)을 관통하여 상기 하부 본딩패드(119p)를 노출시키는 패드 콘택홀(도 1의 131ph) 및 상기 패드 콘택홀(131ph)을 채우는 패드 콘택플러그(131p)가 제공된다. 상기 패드 콘택플러그(131p)는 상기 제1 및 제2 중간배선 콘택플러그들(131a, 131b)과 동일 물질일 수 있다. 상기 금속 층간절연막(125) 상에 상기 패드 콘택플러그(131p)를 덮는 상부 본딩패드(139p)가 배치된다. 상기 상부 본딩패드(139p)는 상기 제1 및 제2 상부배선들(139a, 139b)과 동일레벨에 배치될 수 있고 상기 제1 및 제2 상부배선들(139a, 139b)과 동일한 물질로 이루어질 수 있다. 상기 상부 본딩패드(139p)는 상기 제1 및 제2 상부배선들(139a, 139b)과 같이 상기 보호막(147)에 의해 덮혀진 다. 상기 하부 본딩패드 패턴(123p), 상기 패드 콘택플러그(131p) 및 상기 상부 본딩패드(139p)는 본딩패드(141)를 구성한다.
다른 실시예에서, 상기 본딩패드(141)는 상기 하부 본딩패드 패턴(123p) 및 상기 패드 콘택플러그(131p)가 제공되지 않을 수 있다. 이 경우에 상기 본딩패드(141)는 상기 상부 본딩패드(139p)만으로 이루어질 수 있다.
상기 보호막(147)을 관통하여 상기 상부 본딩패드(139p)를 노출시키는 패드창(149pw)이 제공된다. 상기 패드창(149pw)의 측벽 상에 패드창 스페이서(151s″)가 제공될 수 있다. 상기 패드창 스페이서(151s″)는 상기 퓨즈 스페이서(151s)와 동일한 물질로 이루어질 수 있다. 즉, 상기 퓨즈 스페이서(151s)가 실리콘 질화막으로 이루어진 경우에 상기 패드창 스페이서(151s″)도 실리콘 질화막으로 이루어질 수 있다.
도 2 내지 도 10은 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ′에 따라 취해진 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(100)의 전면 상에 절연막(101)을 형성한다. 상기 반도체소자가 반도체 메모리 소자인 경우에, 상기 절연막(101) 하부에 워드라인(도시하지 않음)이 제공될 수 있다. 상기 절연막(101) 상에 하부배선막을 형성한다. 상기 하부배선막은 텅스텐막 또는 텅스텐 실리사이드막으로 형성될 수 있다. 상기 하부배선막을 패터닝하여 상기 절연막(101) 상에 서로 이격되어 형성되는 제1 및 제2 하부배선들(103a, 103b)을 형성한다. 상기 제1 및 제2 하부배선들(103a, 103b)은 일직선 상에 위치하도록 배치될 수 있다. 상기 제1 및 제2 하부배 선들(103a, 103b)이 형성되는 동안, 상기 절연막(101) 상에 비트라인들(도시하지 않음)이 동시에 형성될 수 있다. 이어서, 상기 제1 및 제2 하부배선들(103a, 103b)을 갖는 반도체기판의 전면 상에 하부절연막(105)을 형성한다. 상기 하부절연막(105)은 실리콘 산화막으로 형성될 수 있다.
도 1 및 도 3을 참조하면, 상기 하부절연막(105)을 패터닝하여 상기 제1 및 제2 하부배선들(103a, 103b)의 양 단들을 노출시키는 제1 및 제2 퓨즈 콘택홀들(도 1의 111ah, 111bh) 및 제1 및 제2 하부배선 콘택홀들(도 1의 111ah′, 111bh′)을 형성한다. 상기 콘택홀들(111ah, 111bh, 111ah′, 111bh′)을 갖는 반도체기판의 전면 상에 콘택 배리어막 및 콘택막을 차례로 형성한다. 상기 콘택 배리어막은 타이타늄 질화막으로 형성될 수 있다. 상기 콘택막은 텅스텐막으로 형성될 수 있다. 상기 콘택 배리어막을 형성하기 전에 타이타늄막과 같은 오믹막을 형성할 수 있다. 이어서, 상기 콘택 베리어막 및 상기 콘택막을 에치 백하여 상기 하부절연막(105)을 노출시킨다. 결과적으로, 상기 제1 및 제2 퓨즈 콘택홀들(111ah, 111bh) 및 상기 제1 및 제2 하부배선 콘택홀들(111ah′, 111bh′) 내에는 각각 제1 및 제2 퓨즈 콘택플러그들(111a, 111b) 및 제1 및 제2 하부배선 콘택플러그들(111a′, 111b′)이 형성된다. 상기 제1 및 제2 퓨즈 콘택플러그들(111a, 111b) 및 상기 제1 및 제2 하부배선 콘택플러그들(111a′, 111b′)의 각각은 콘택 배리어 패턴(107′) 및 상기 콘택 배리어 패턴(107′)으로 둘러싸여진 콘택 패턴(109′)으로 이루어질 수 있다.
본 발명의 다른 실시예에서 상기 제1 및 제2 퓨즈 콘택홀들(111ah, 111bh) 및 제1 및 제2 하부배선 콘택홀들(111ah′, 111bh′)을 형성하기 전에 상기 하부절연막(105) 상에 실리콘 질화막과 같은 식각저지막(도시하지 않음)을 형성할 수 있다. 이 경우에, 상기 콘택플러그들(111a, 111b, 111a′, 111b′)은 상기 하부절연막(105) 뿐만 아니라 상기 식각저지막을 관통하도록 형성된다.
상기 콘택플러그들(111a, 111b, 111a′, 111b′)이 형성된 상기 하부절연막(105) 상에 도전막(119)을 형성한다. 상기 도전막(119)은 적층된 배리어막(113) 및 금속막(115)을 포함하도록 형성될 수 있다. 상기 배리어막(113) 및 상기 금속막(115)은 각각 타이타늄 질화막 및 알루미늄막으로 형성될 수 있다. 상기 금속막(115) 상에 반사방지막(117)을 더 형성할 수도 있다. 상기 반사방지막(117)은 타이타늄 질화막으로 형성될 수 있다. 상기 반사방지막(117)은 포토 공정시에 빛의 난반사에 의한 패터닝 불량을 방지함과 아울러서, 상기 금속막(115)의 부식을 방지하는 역할을 할 수 있다. 상기 도전막(119) 상에 캐핑막(121)을 형성한다. 상기 캐핑막(121)은 실리콘 질화막으로 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 캐핑막(121) 및 상기 도전막(119)을 패터닝하여 퓨즈 패턴(123f), 제1 및 제2 중간배선 패턴들(123a, 123b) 및 하부 본딩패드 패턴(123p)을 형성한다. 상기 퓨즈 패턴(123f), 상기 제1 및 제2 중간배선 패턴들(123a, 123b) 및 상기 하부 본딩패드 패턴(123p)은 동일한 물질로 이루어진 적층 패턴으로 이루어진다. 상기 퓨즈 패턴(123f)은 적층된 퓨즈 도전 패턴(119f) 및 상기 퓨즈 도전 패턴(119f) 상에 형성되는 퓨즈 캐핑 패턴(121f)을 포함한다. 상기 제1 중간배선 패턴(123a)은 적층된 제1 중간배선(119a) 및 상기 제1 중간배선 (119a) 상에 형성되는 제1 배선 캐핑 패턴(121a)을 포함한다. 이와 마찬가지로, 상기 제2 중간배선 패턴(123b)은 적층된 제2 중간배선(119b) 및 상기 제2 중간배선(119b) 상에 형성되는 제2 배선 캐핑 패턴(121b)을 포함한다. 상기 하부 본딩패드 패턴(123p)은 적층된 하부 본딩패드(119p) 및 상기 하부 본딩패드(119p) 상에 형성되는 패드 캐핑 패턴(121p)을 포함한다. 상기 퓨즈 도전 패턴(119f)은 도 3의 도전막(119)의 형성에 따라, 배리어 패턴(113′) 및 금속 패턴(115′)의 적층 패턴일 수도 있고, 상기 배리어 패턴(113′), 상기 금속 패턴(115′) 및 반사방지 패턴(117′)의 적층 패턴일 수도 있다.
상기 퓨즈 패턴(123f)은 상기 제1 및 제2 하부배선들(103a, 103b)의 사이 영역의 상부에 상기 제1 및 제2 퓨즈 콘택플러그들(111a, 111b)을 덮도록 형성될 수 있다. 상기 제1 및 제2 중간배선 패턴들(123a, 123b)은 상기 제1 및 제2 하부배선 콘택플러그들(111a′, 111b′)을 각각 덮고 상기 퓨즈 패턴(123f)의 양 측에 형성될 수 있다. 상기 하부 본딩패드 패턴(123p)은 상기 퓨즈 패턴(123f) 및 상기 제1 및 제2 중간배선 패턴들(123a, 123b)과 이격되도록 형성될 수 있다.
도 1 및 도 5를 참조하면, 상기 퓨즈 패턴(123f), 상기 제1 및 제2 중간배선 패턴들(123a, 123b) 및 상기 하부 본딩패드 패턴(123p)을 갖는 상기 반도체기판(100) 상에 금속 층간절연막(125)을 형성한다. 상기 금속 층간절연막(125) 및 상기 제1 및 제2 배선 캐핑 패턴들(121a, 121b) 및 상기 패드 캐핑 패턴(121p)을 패터닝하여 상기 제1 및 제2 중간배선들(119a, 119b) 및 상기 하부 본딩패드(119p)의 상부면을 노출시키는 제1 및 제2 중간배선 콘택홀들(도 1의 131ah, 131bh) 및 패드 콘택홀(도 1의 131ph)을 형성한다. 상기 제1 및 제2 중간배선 콘택홀들(131ah, 131bh) 및 상기 패드 콘택홀(131ph)을 각각 채우는 제1 및 제2 중간배선 콘택플러그들(131a, 131b) 및 패드 콘택플러그(131p)를 형성한다. 상기 제1 및 제2 중간배선 콘택플러그들(131a, 131b) 및 상기 패드 콘택플러그(131p)의 각각은 콘택 배리어 패턴(127′) 및 상기 콘택 배리어 패턴(127′)으로 둘러싸여진 콘택 패턴(129′)을 포함하도록 형성될 수 있다. 상기 콘택 배리어 패턴(127′) 및 상기 콘택 패턴(129′)은 각각 타이타늄 질화막 및 텅스텐막으로 형성될 수 있다.
도 1 및 도 6을 참조하면, 상기 콘택플러그들(131a, 131b, 131p)이 형성된 상기 금속 층간절연막(125) 상에 상부배선막을 형성한다. 상기 상부배선막은 적층된 배리어막 및 금속막을 포함하도록 형성될 수 있다. 이에 더하여, 상기 상부배선막은 상기 금속막 상에 반사방지막을 더 포함하도록 형성될 수 있다. 상기 배리어막, 상기 금속막 및 상기 반사방지막은 각각 타이타늄 질화막, 알루미늄막 및 타이타늄 질화막으로 형성될 수 있다. 상기 상부배선막을 패터닝하여 제1 및 제2 상부배선들(139a, 139b) 및 상부 본딩패드(139p)를 형성한다. 상기 제1 및 제2 상부배선들(139a, 139b) 및 상부 본딩패드(139p)의 각각은 적층된 배리어 패턴(133′), 금속 패턴(135′) 및 반사방지 패턴(137′)을 포함할 수 있다. 상기 제1 및 제2 상부배선들(139a, 139b)은 각각 상기 제1 및 제2 중간배선 콘택플러그들(131a, 131b)을 덮도록 형성될 수 있다. 상기 제1 상부배선(139a)은 상기 제1 중간배선 콘택플러그(131a)를 통하여 상기 제1 중간배선(119a)과 전기적으로 접속하고, 상기 제2 상부배선(139b)은 상기 제2 중간배선 콘택플러그(131b)를 통하여 상기 제2 중간배 선(119b)과 전기적으로 접속하게 된다. 상기 상부 본딩패드(139p)는 상기 패드 콘택플러그(131p)를 통하여 상기 하부 본딩패드(119p)와 전기적으로 접속한다. 상기 하부 본딩패드 패턴(123p), 상기 패드 콘택플러그(131p) 및 상기 상부 본딩패드(139p)는 본딩패드(141)를 구성한다.
도 1 및 도 7을 참조하면, 상기 제1 및 제2 상부배선들(139a, 139b) 및 상기 상부 본딩패드(139p)를 갖는 상기 반도체기판(100)의 전면 상에 하부 보호막(143; lower passivation layer)을 형성한다. 상기 하부 보호막(143)은 플라즈마 산화막으로 형성될 수 있다. 상기 하부 보호막(143) 상에 상부 보호막(145; upper passivation layer)을 형성한다. 상기 상부 보호막(145)은 플라즈마 질화막으로 형성될 수 있다. 상기 상부 보호막(145)은 외부의 습기가 상기 반도체기판(100)에 형성된 집적회로 내로 침투하는 것을 방지하는 역할을 하며, 상기 하부 보호막(143)은 상기 상부 보호막(145)의 스트레스를 완화시키는 버퍼층 역할을 한다. 상기 하부 보호막(143) 및 상기 상부 보호막(145)은 보호막(147)을 구성한다. 상기 금속 층간절연막(125) 및 상기 보호막(147)은 상부절연막(148)을 구성한다.
도 1 및 도 8을 참조하면, 상기 상부절연막(148)을 관통하여 상기 퓨즈 패턴(123f)을 노출시키는 퓨즈창(149fw) 및 상기 상부 본딩패드의 상부면을 노출시키는 패드창(149pw)을 형성한다. 상기 퓨즈창(149fw) 및 상기 패드창(149pw)의 형성과정을 자세히 설명하면, 먼저 상기 상부 보호막(145)을 패터닝하여 상기 퓨즈창(149fw) 및 상기 패드창(149pw)이 형성될 부분에 개구부를 형성한다. 상기 개구부를 갖는 상기 상부 보호막(145)을 식각마스크로 하여 상기 하부 보호막(143) 및 상 기 금속 층간절연막(125)을 식각한다. 이때, 상기 퓨즈 캐핑 패턴(121f)은 상기 하부 보호막(143) 및 상기 금속 층간절연막(125)에 대하여 식각선택비를 갖는 물질로 형성되는 것이 바람직하다. 예컨대, 상술한 바와 같이 상기 하부 보호막(143) 및 상기 금속 층간절연막(125)이 산화막으로 형성되는 경우에, 상기 퓨즈 캐핑 패턴(121f)은 실리콘 질화막으로 형성될 수 있다. 따라서, 상기 퓨즈 도전 패턴(119f)의 상부면은 상기 퓨즈 캐핑 패턴(121f)에 의해 보호된다. 상기 퓨즈창(149fw)을 형성하는 동안에, 상기 상부 본딩패드(139p)의 상부면을 노출하는 상기 패드창(149pw)이 동시에 형성된다. 이때, 상기 상부 본딩패드(139p)의 최상층을 구성하는 상기 반사방지 패턴(137′)은 과식각되어 제거될 수 있다.
본 발명에서는 상기 퓨즈창(149fw) 및 상기 패드창(149pw)를 한번의 패터닝 공정에 의하여 형성함으로써 공정단순화를 꽤할 수 있다. 또한, 상기 퓨즈 패턴(123f)의 최상층에는 퓨즈 캐핑 패턴(121f)이 존재하여 상기 퓨즈창(149fw)이 형성되는 동안에, 상기 퓨즈 도전 패턴(119f)이 손상되는 것을 방지할 수 있다.
도 1, 도 9 및 도 10을 참조하면, 상기 퓨즈창(149fw) 및 상기 패드창(149pw)이 형성된 반도체기판(100) 상에 퓨즈 스페이서막(151)을 형성한다. 상기 퓨즈 스페이서막(151)을 이방성 식각하여 상기 퓨즈 패턴(123f)의 측벽들을 덮는 퓨즈 스페이서(151s), 상기 퓨즈창(149fw)의 측벽들을 덮는 퓨즈창 스페이서(151s′) 및 상기 패드창(149pw)의 측벽들을 덮는 패드창 스페이서(151s″)를 형성한다. 상기 스페이서들(151s, 151s′, 151s″)은 실리콘 질화막으로 형성될 수 있다. 상기 퓨즈 스페이서(151s)는 상기 퓨즈창(149fw)에 의하여 노출되는 상기 퓨즈 패턴 (123f)의 측벽을 덮도록 형성되어, 외부의 습기에 의하여 상기 퓨즈 도전 패턴(121f)이 부식되는 것을 방지할 수 있다. 본 발명에 의하면, 상기 퓨즈창(149fw) 및 상기 패드창(149pw)의 측벽들 상에도 각각 상기 퓨즈창 스페이서(151s′) 및 상기 패드창 스페이서(151s″)가 형성되어 외부의 습기가 내부 회로로 유입되는 것을 방지할 수 있다.
상기 퓨즈 스페이서(151s), 상기 퓨즈창 스페이서(151s′) 및 상기 패드창 스페이서(151s″)를 갖는 기판 상에 반도체 칩 보호를 위한 폴리이미드막(polyimide layer)을 더 형성할 수 있다.
상기와 같이 이루어진 본 발명에 의하면, 퓨즈 상부를 보호하는 캐핑 패턴이 퓨즈창이 형성되기 전에 형성되므로, 상기 퓨즈창 및 패드를 노출시키는 패드창을 동시에 형성할 수 있다. 이에 더하여, 상기 퓨즈의 측벽 뿐만 아니라 상기 퓨즈창 및 상기 패드창의 측벽에도 스페이서가 형성되어 상기 퓨즈창 및 상기 패드창을 통하여 유입될 수 있는 외부의 습기에 의해 내부회로가 손상되는 것을 방지할 수 있다.

Claims (24)

  1. 반도체기판 상에 배치되는 퓨즈 도전 패턴 및 상기 퓨즈 도전 패턴 상에 배치되는 퓨즈 캐핑 패턴을 포함하는 퓨즈 패턴;
    상기 퓨즈 패턴을 덮는 상부절연막;
    상기 상부절연막을 관통하여 상기 퓨즈 패턴을 노출시키는 퓨즈창;
    상기 퓨즈창에 의해 노출된 상기 퓨즈 패턴의 측벽들 및 상기 퓨즈창의 측벽들 상에 각각 배치된 퓨즈 스페이서 및 퓨즈창 스페이서를 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 퓨즈 캐핑 패턴은 실리콘 질화막으로 이루어진 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 퓨즈 스페이서 및 상기 퓨즈창 스페이서는 실리콘 질화막으로 이루어진 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 반도체기판 상에 상기 퓨즈 패턴과 이격되어 배치되는 중간배선 패턴을 더 포함하되, 상기 중간배선 패턴은 중간배선 및 상기 중간배선 상에 배치되는 배 선 캐핑 패턴을 포함하는 것을 특징으로 하는 반도체소자.
  5. 제 4 항에 있어서,
    상기 중간배선 패턴은 상기 퓨즈 패턴과 동일한 물질로 이루어진 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 상부절연막은 상기 퓨즈 패턴을 덮는 금속 층간절연막 및 상기 금속 층간절연막 상에 배치되는 보호막을 포함하는 것을 특징으로 하는 반도체소자.
  7. 제 6 항에 있어서,
    상기 금속 층간절연막 상에 배치되고 상기 보호막으로 덮혀진 상부배선을 더 포함하는 것을 특징으로 하는 반도체소자.
  8. 제 1 항에 있어서,
    상기 반도체기판 상에 배치되고 상기 상부절연막으로 덮혀지는 본딩패드;
    상기 상부절연막을 관통하여 상기 본딩패드의 상부면을 노출시키는 패드창; 및
    상기 패드창의 측벽을 덮는 패드창 스페이서를 더 포함하는 것을 특징으로 하는 반도체소자.
  9. 제 8 항에 있어서,
    상기 본딩패드는 상기 퓨즈 패턴과 동일 레벨에 위치하는 하부 본딩패드 패턴 및 상기 하부 본딩패드 패턴 상부에 배치되고 상기 하부 본딩패드 패턴과 전기적으로 접속하는 상부 본딩패드를 포함하는 것을 특징으로 하는 반도체소자.
  10. 제 9 항에 있어서,
    상기 하부 본딩패드 패턴은 상기 퓨즈 패턴과 동일 물질로 이루어진 것을 특징으로 하는 반도체소자.
  11. 반도체기판 상에 배치되는 퓨즈 패턴을 형성하되, 상기 퓨즈 패턴은 적층된 퓨즈 도전 패턴 및 퓨즈 캐핑 패턴을 포함하도록 형성되고,
    상기 퓨즈 패턴을 덮는 상부절연막을 형성하고,
    상기 상부절연막을 관통하여 상기 퓨즈 패턴을 노출시키는 퓨즈창을 형성하고,
    상기 퓨즈 패턴의 측벽들 및 상기 퓨즈창의 측벽들 상에 각각 퓨즈 스페이서 및 퓨즈창 스페이서를 형성하는 것을 포함하는 반도체소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 퓨즈 캐핑 패턴은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반 도체소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 퓨즈 스페이서 및 상기 퓨즈창 스페이서는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 퓨즈 스페이서 및 상기 퓨즈창 스페이서를 형성하는 것은
    상기 퓨즈창이 형성된 반도체기판의 전면에 퓨즈 스페이서막을 형성하고,
    상기 퓨즈 스페이서막을 이방성 식각하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 11 항에 있어서,
    상기 퓨즈 패턴이 형성되는 동안에
    상기 반도체기판 상에 상기 퓨즈 패턴과 동일한 레벨을 갖는 중간배선 패턴이 형성되되, 상기 중간배선 패턴은 상기 퓨즈 패턴과 동일한 물질로 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 상부절연막을 형성하는 것은
    상기 퓨즈 패턴을 덮는 금속 층간절연막을 형성하고,
    상기 금속 층간절연막 상에 보호막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 보호막을 형성하기 전에
    상기 금속 층간절연막 상에 상부배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 반도체기판 상에 퓨즈 패턴을 형성하되, 상기 퓨즈 패턴은 적층된 퓨즈 도전 패턴 및 퓨즈 캐핑 패턴을 포함하고,
    상기 퓨즈 패턴을 덮는 금속 층간절연막을 형성하고,
    상기 금속 층간절연막 상에 상부 본딩패드를 형성하고,
    상기 상부 본딩패드를 덮는 보호막을 형성하고,
    상기 보호막 및 상기 금속 층간절연막을 패터닝하여 상기 퓨즈 패턴을 노출시키는 퓨즈창 및 상기 상부 본딩패드를 노출시키는 패드창을 형성하고,
    상기 퓨즈창에 의하여 노출되는 상기 퓨즈 패턴의 측벽들, 상기 퓨즈창의 측벽들 및 상기 패드창의 측벽들 상에 각각 퓨즈 스페이서, 퓨즈창 스페이서 및 패드창 스페이서를 형성하는 것을 포함하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 퓨즈 캐핑 패턴은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 퓨즈 스페이서, 상기 퓨즈창 스페이서 및 상기 패드창 스페이서는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 퓨즈 스페이서, 상기 퓨즈창 스페이서 및 상기 패드창 스페이서를 형성하는 것은
    상기 퓨즈창 및 상기 패드창이 형성된 반도체기판의 전면에 퓨즈 스페이서막을 형성하고,
    상기 퓨즈 스페이서막을 이방성 식각하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 퓨즈 패턴이 형성되는 동안에
    상기 반도체기판 상에 상기 퓨즈 패턴과 동일한 레벨을 갖는 중간배선 패턴이 형성되되, 상기 중간배선 패턴은 상기 퓨즈 패턴과 동일한 물질로 이루어진 것 을 특징으로 하는 반도체소자의 제조방법.
  23. 제 18 항에 있어서,
    상기 퓨즈 패턴이 형성되는 동안에
    상기 반도체기판 상에 상기 퓨즈 패턴과 동일한 레벨을 갖는 하부 본딩패드 패턴이 형성되되, 상기 하부 본딩패드 패턴은 상기 퓨즈 패턴과 동일한 물질로 이루어지고 상기 상부 본딩패드와 전기적으로 접속하는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 18 항에 있어서,
    상기 상부 본딩패드를 형성하는 동안에
    상기 금속 층간절연막 상에 상부배선이 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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