TWM600937U - 用於記憶體裝置的封裝整合 - Google Patents

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TWM600937U
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die
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dummy
memory
logic
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明燮 金
恆立 劉
慶煌 張
賈斯匹利特 辛格 甘地
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美商吉林克斯公司
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Abstract

本文中揭示一種電子裝置及其製作方法。在一個實例中，該電子裝置包括基板，第一晶粒堆疊及第二晶粒堆疊。該第一晶粒堆疊包括第一功能晶粒及第一虛設晶粒。該第一功能晶粒安裝至該基板。該第二堆疊包括安裝至該基板的複數個串聯堆疊第二功能晶粒。該第一虛設晶粒堆疊在該第一功能晶粒上。該第一虛設晶粒具有與該第二晶粒堆疊的頂部表面實質上共平面的頂部表面。在一個特定實例中，該第一晶粒堆疊包括邏輯晶粒，且該第二晶粒堆疊包括複數個串聯堆疊記憶體晶粒。

Description

用於記憶體裝置的封裝整合
本創作的具體實例大體而言係關於晶片封裝及具有該晶片封裝的電子裝置。特定而言，本創作係關於包括至少一個堆疊虛設晶粒的晶片封裝及其製作方法。
諸如平板電腦、電腦、伺服器、室內電信、室外電信、工業電腦、高效能計算資料中心、影印機、數位相機、智慧型手機、控制系統及自動櫃員機等之電子裝置通常使用利用晶片封裝的電子組件來實現增加的功能性及更高的組件密度。習用晶片封裝包括一或多個堆疊組件，諸如積體電路（IC）晶粒、穿矽通孔（TSV）中介層及封裝基板，其中晶片封裝本身堆疊在印刷電路板（PCB）上。IC晶粒可以包括記憶體、邏輯、MEMS、RF或其他IC裝置。
在諸多晶片封裝中，提供適當的熱管理已變得越來越具有挑戰性。無法提供足夠冷卻通常會導致使用壽命縮短，甚至導致裝置故障。在將高頻寬記憶體（HBM）堆疊及邏輯晶片（諸如現場可程式化閘陣列（FPGA））整合在單個封裝中的應用中，熱管理尤其成問題。在此類應用中，由於過度使用熱界面材料或包覆成型（overmolding）以補償高度不匹配，HBM堆疊與邏輯晶片之間的高度差可能導致冷卻效率低下。無法充分調節晶片封裝的溫度亦可能導致效能下降、裝置故障或系統停機。此外，HBM堆疊與邏輯晶片之間的高度差亦產生各種組裝及工廠自動化問題，這不希望地導致不良的生產良率以及更長，且因此更昂貴的製作時間。
因此，存在一種用於共同封裝的邏輯及記憶體應用的經改良晶片封裝。
本文中揭示一種電子裝置及其製作方法。在一個實例中，該電子裝置包括基板，第一晶粒堆疊及第二晶粒堆疊。該第一晶粒堆疊包括第一功能晶粒及第一虛設晶粒。該第一功能晶粒安裝至該基板。該第二晶粒堆疊包括安裝至該基板的複數個串聯堆疊第二功能晶粒。該第一虛設晶粒堆疊在該第一功能晶粒上。該第一虛設晶粒具有與該第二晶粒堆疊的頂部表面實質上共平面的頂部表面。在一個特定實例中，該第一晶粒堆疊包括邏輯晶粒，且該第二晶粒堆疊包括複數個串聯堆疊記憶體晶粒。
在另一實例中，電子記憶體裝置包括：中介層基板，其安裝在封裝基板上；邏輯堆疊，其安裝在中介層基板的頂部表面上；記憶體堆疊，其安置在中介層基板的頂部表面上。邏輯堆疊包括堆疊在邏輯晶粒上的一或多個虛設晶粒。記憶體堆疊包括複數個串聯堆疊記憶體晶粒。將一或多個虛設晶粒中之至少一者薄化。邏輯堆疊具有與記憶體堆疊的頂部表面實質上共平面的頂部表面。
在另一實例中，提供一種用於形成記憶體裝置的方法，該方法包括將記憶體堆疊安裝至基板，將邏輯堆疊安裝至基板以及將邏輯堆疊薄化至與記憶體堆疊的高度實質上相同的高度。記憶體堆疊包括安置在邏輯晶片中之複數個串聯堆疊記憶體晶片。邏輯堆疊包括安置在邏輯晶粒上的第一虛設晶粒。
本文中所描述的實例通常提供晶片封裝及製作晶片封裝的方法。晶片封裝包括第一晶粒堆疊，該第一晶粒堆疊具有與一或多個功能晶粒堆疊在一起的虛設晶粒。功能晶粒可以為邏輯晶粒、記憶體晶粒或其他功能晶粒。虛設晶粒用於減小或甚至消除共同封裝至電子裝置中之第二晶粒堆疊與第一晶粒堆疊之間的高度差。第二晶粒堆疊亦可包括複數個功能晶粒。一些例示性電子裝置包括多晶片模組（MCM）、系統級封裝（SiP）、系統單晶片（SoC）、InFO封裝、基板上晶圓上晶片（CoWoS）、2D封裝、2.5D封裝及3D封裝以及其他封裝。包含第一晶粒堆疊的晶粒在功能上可以為異質或同質。類似地，包括第二堆疊的晶粒在功能上可以為異質或同質。另外，包含兩個堆疊的晶粒在功能上亦可以為異質或同質。一個實例晶片封裝包括邏輯堆疊，該邏輯堆疊具有與邏輯晶粒堆疊的虛設晶粒。虛設晶粒用於減小或甚至消除共同封裝至記憶體裝置中之記憶體堆疊與邏輯堆疊之間的高度差。在一個實例中，記憶體堆疊為高頻寬記憶體（HBM）堆疊，且記憶體裝置為高頻寬記憶體（HBM）裝置。由於HBM堆疊與邏輯/虛設晶粒堆疊之間的高度差實質上為相同的，與具有不匹配的堆疊高度的習用封裝相比，晶片封裝的熱管理經改良。與習用HBM裝置相比，增強的熱管理有利地實現了更可靠且穩健的效能。
在習用HBM裝置中，製造約束通常將HBM堆疊的總高度限制至775 µm，此為直徑為300mm的晶圓的標準厚度。此高度限制限制了HBM堆疊內可能使用的記憶體晶粒的數量，因為較高的堆疊與習用處理及製作設備不相容。如今，大多數HBM裝置在單個HBM堆疊中僅限於約12至16個記憶體晶粒。此外，如上文所描述，HBM堆疊與毗鄰邏輯晶粒之間的不匹配會在習用HBM封裝的頂處產生不良的熱傳遞界面，這對效能及裝置可靠性不利。
相反，本文中所描述之晶片封裝不受775 µm高度限制的約束，且因此，HBM堆疊內之記憶體晶粒數目可以有利地超過單個HBM堆疊內之16個記憶體晶粒。另外，HBM及邏輯/虛設晶粒堆疊的實質上相似的高度改良由自動化工廠設備處理晶片封裝的能力，此又減少損壞的可能性，增強製造產出能力並降低產品成本。
雖然本文中利用記憶體晶粒及毗鄰邏輯晶粒的堆疊來描述上文提及的創新技術，但在本文中所描述的範圍內包括任何兩個或超過兩個晶粒堆疊，該任何兩個或超過兩個晶粒堆疊經由使用為堆疊中之一者的一部分的經薄化虛設晶粒而經製作為具有實質上相等高度。
現在回到圖1A，示意性地說明積體電路電子裝置150，其具有安裝在印刷電路板（PCB）102上的例示性積體電路晶片封裝100。晶片封裝100經組態為記憶體裝置，諸如高頻寬記憶體（HBM）裝置或其他記憶體裝置。然而，晶片封裝100可以替代地經組態為包括兩個晶粒堆疊的另一類型電子裝置，其中晶粒堆疊中之一者包括用於與晶粒堆疊中之第二者產生實質上相等的堆疊高度的虛設晶粒。晶片封裝100包括基板104，在該基板上安裝有一或多個第一晶粒堆疊130及一或多個第二晶粒堆疊112。第一堆疊130包括一或多個功能晶粒118及一或多個虛設晶粒120。第二堆疊112包括一或多個功能晶粒116。功能晶粒116、118可以為邏輯晶粒、記憶體晶粒或其他類型的包含功能電路的晶粒。在圖1所描繪的實例中，第一晶粒堆疊130在下文中被稱為邏輯堆疊130，且第二晶粒堆疊112在下文中被稱為記憶體堆疊。邏輯堆疊130包括邏輯晶粒118及一或多個虛設晶粒120。記憶體堆疊112包括複數個串聯堆疊記憶體晶粒116 N，其中N為正整數。記憶體堆疊112亦可以包括緩衝晶粒114，在該緩衝晶粒上安裝有複數個記憶體晶粒116 N。模製化合物（稍後在圖5中示出）經安置圍繞晶粒堆疊，以保持每一堆疊112、130內晶粒的位置定向及間距。
在圖1A中所描繪的實例中，其上安裝有邏輯堆疊130及記憶體堆疊112的基板104經組態為中介層基板108。中介層基板108安裝至封裝基板110。封裝基板110的底部152安裝至PCB 102的頂部表面154以形成電子裝置150。
在另一實例中，晶片封裝100不包括中介層基板108，且將安裝有邏輯堆疊130及一或多個記憶體堆疊112的基板104經組態為封裝基板110。封裝基板110安裝至PCB 102以形成電子裝置150（如在圖1B中示出為電子裝置150'）。
在另一實例中，晶片封裝100包括安裝至中介層基板108的一或多個邏輯堆疊130中之一或多者或一或多個記憶體堆疊112中之一者，且其中一或多個邏輯堆疊130或一或多個記憶體堆疊112中之其他者安裝至封裝基板110。封裝基板110安裝至PCB 102以形成電子裝置150（如在圖1C中經示出為電子裝置150''）。在圖1C的實例中，複數個（例如，兩個）邏輯堆疊130安裝至中介層基板108而記憶體堆疊112安裝至封裝基板110。
返回至圖1A且如上文所論述，記憶體堆疊112包括複數個堆疊記憶體晶粒116 N。記憶體晶粒116 N使用焊料連接126（諸如例如，使用焊料微凸塊）機械且電連接。在圖1A中所描繪的實例中，儘管以單個堆疊說明記憶體晶粒116 N，但封裝100可以包括更多或更多堆疊的記憶體晶粒116 N。記憶體晶粒116 N的堆疊可以包括不同數目個晶粒116 N。在一些實例中，記憶體堆疊112中之記憶體晶粒116 N的數目可以為12、16、20、24、32或其他所要數目個晶粒116 N。記憶體晶粒116 N中之每一者經組態為高效能固態記憶體裝置，諸如DRAM及其他高效能固態記憶體裝置。
最接近中介層基板108的記憶體晶粒116 1安置在記憶體堆疊112的緩衝晶粒114上。記憶體晶粒116 1使用焊料連接126（諸如例如使用焊料微凸塊）機械且電連接至緩衝晶粒114。緩衝晶粒114通常管理與記憶體堆疊112的記憶體晶粒116 N的通信以及其之間的通信。緩衝晶粒114亦用作I/O晶粒，使記憶體晶粒116 N與中介層基板108介接，以使得邏輯堆疊130的邏輯晶粒118可以與記憶體晶粒116 N快速且有效地通信。
記憶體堆疊112中最底部晶粒，例如圖1A中所說明的緩衝晶粒114，利用焊料連接126安裝至中介層基板108。焊料連接126將緩衝晶粒114的電路166耦接至中介層基板108的電路160。焊料連接126安置在緩衝晶粒114與記憶體晶粒116 1之間，以將緩衝晶粒114的電路166耦接至記憶體晶粒116 1的電路164。焊料連接126亦安置在記憶體晶粒116 1-N之間，以連接耦接記憶體晶粒116 1-N的電路164，並最終連接至中介層基板108的電路160。
類似地，利用焊料連接126將中介層基板108安裝至封裝基板110。焊料連接126將封裝基板110的電路162耦接至中介層基板108的電路160。焊料連接126亦用於將封裝基板110的電路162機械且電連接至PCB 102的電路。因此，PCB 102的電路經由晶片封裝100耦接至記憶體晶粒116 N的電路164及邏輯晶粒118的電路168。
記憶體堆疊112具有底部144及頂部表面136。在圖1A的說明中，記憶體堆疊112的底部144亦為緩衝晶粒114的底部144。類似地，記憶體堆疊112的頂部表面136亦為記憶體堆疊112的離中介層基板108最遠的最上部晶粒116 N的頂部表面136。在記憶體堆疊112的頂部表面136與底部144之間界定高度182，並在圖1A中予以說明。高度182可大於775 μm，且在一些具體實例中，高度182大於775 μm。
如上文所論述，邏輯堆疊130包括至少一個邏輯晶粒118及至少一個虛設晶粒120。多個虛設晶粒120藉由將虛設晶粒120 1與虛設晶粒120 M分開的虛線予以示意性說明，其中M表示一或多個虛設晶粒。邏輯晶粒118可以為可程式化邏輯裝置，諸如現場可程式化閘陣列（FPGA）、圖形處理單元（GPU）、特定應用積體電路（ASIC）、系統單晶片（SoC）、處理器或其他IC邏輯結構。邏輯晶粒118用作記憶體堆疊112的記憶體晶粒116 N的控制器。在圖1A中所描繪的實例中，晶片封裝100經組態有邏輯堆疊130中之至少一個邏輯晶粒118，該邏輯堆疊呈與具有至少一個含多個記憶體晶粒116 N（諸如DRAM）的記憶體堆疊112的高頻寬記憶體（HBM）裝置共同封裝的FPGA的形式。
返回對虛設晶粒120的描述，虛設晶粒120可以為由半導體晶圓或其他合適的材料製作的矽晶粒。替代地，虛設晶粒120可以由其他介電材料或源製作。虛設晶粒120可以接合或以其他方式黏附至邏輯晶粒118。在一個實例中，利用氧化矽層將虛設晶粒120接合至邏輯晶粒118。氧化物層可以在模擬或邏輯晶粒120、118中之一或兩者的外表面上生長、沉積或以其他方式形成。在一個實例中，氧化物層為氧化矽。氧化物層經由施加熱同時將晶粒118、120壓在一起將虛設晶粒120接合至邏輯晶粒118。
當利用多個虛設晶粒120時，額外虛設晶粒120可以堆疊在接合至邏輯晶粒118的虛設晶粒120上。虛設晶粒120可以任何合適的方式接合或以其他方式黏附在一起。在一個實例中，虛設晶粒120利用氧化矽層接合在一起。
記憶體堆疊130具有底部138及頂部表面134。在圖1A的說明中，記憶體堆疊130的底部138亦為邏輯晶粒118的底部138。類似地，當在邏輯堆疊130中存在單個虛設晶粒120時，邏輯堆疊130的頂部表面134亦為虛設晶粒120的頂部表面134。當利用多個虛設晶粒120時，邏輯堆疊130的頂部表面134亦為最上層虛設晶粒120的頂部表面134，其離中介層基板108最遠。在邏輯堆疊130的頂部表面134與底部138之間界定高度180，並在圖1A中予以說明。高度180通常大於775 μm。邏輯堆疊130的高度180亦與記憶體堆疊112的高度182實質上相同。如本文中所使用，當高度180、182彼此在約10 mm以內時，高度180、182「實質上相同」，從而導致頂部表面134、136「實質上共平面」。使高度180、182實質上相等有利地提供了許多益處，其中之一係增強邏輯堆疊130及記憶體堆疊112的熱管理，如下文進一步描述。
在一個實例中，可藉由將邏輯堆疊130的至少一個虛設晶粒120薄化來選擇高度180以實質上等於記憶體堆疊112的高度182。在使用多個虛設晶粒120的實例中，包含邏輯堆疊130的虛設晶粒120中之至少一者經薄化，而包含邏輯堆疊130的一或多個其他虛設晶粒120可以或可不經薄化。在其他實例中，將包含邏輯堆疊130的兩個或超過兩個或甚至所有的虛設晶粒120薄化。在利用單個虛設晶粒120的實例中，將虛設晶粒120及包括邏輯堆疊130的邏輯晶粒118中之至少一者或兩者薄化。可以藉由蝕刻、銑削、研磨、拋光、機械加工（machining）或其他合適的技術來將虛設晶粒120或邏輯晶粒118薄化。在替代實例中，高度180、182實質上相等，而未將邏輯堆疊130的虛設晶粒120薄化。
罩蓋122安置在邏輯堆疊130及記憶體堆疊112上。罩蓋122可以視情況例如使用未示出的加強件而耦接至中介層基板108。罩蓋122可以由介電或導電材料製作。在圖1A中所描繪的實例中，罩蓋122由導電材料製作，並用作晶片封裝100的晶粒118、116 N、114的散熱器。罩蓋122可以視情況包括用於增強熱傳遞的鰭片或在其上安置有單獨的散熱器。
熱界面材料（TIM）124安置在罩蓋122與邏輯堆疊130及記憶體堆疊112之間，以增強其間的熱傳遞。在一個實例中，TIM 124可以為熱聚合物黏合劑、導熱膜、導熱液體、導熱膠或導熱環氧樹脂。由於記憶體堆疊112及邏輯堆疊130的高度182、180實質上相等，因此可以控制在堆疊112、130與罩蓋122之間利用TIM 124的量，以促進其之間的良好且均勻的熱傳遞。在具有不匹配高度的習用封裝中，安置在較短堆疊與罩蓋之間的厚TIM具有較差熱傳遞，此不利地影響效能及可靠性。因此，與習用封裝相比，具有實質上相等記憶體高度182及邏輯高度180的晶片封裝100提供顯著經改良熱管理。此外，因此記憶體堆疊高度182及邏輯堆疊高度180實質上相等，因此基本共平面，所以晶片封裝100更容易由自動化設備處置，從而降低製造成本及複雜性。
圖2至圖7為在製作不同階段期間經組態為記憶體裝置的積體電路晶片封裝700的示意性剖面圖。圖2至圖7中所說明的製作階段對應於用於製作晶片封裝700的方法800，其實例在圖8中所說明的流程圖中提供。晶片封裝700經組態以具有至少兩個晶粒堆疊，諸如至少一或多個邏輯堆疊130以及至少一或多個記憶體堆疊112，其經安置在基板106上。晶片封裝700可以用作圖1A中所說明的晶片封裝100，該晶片封裝為電子裝置150的一部分。
現在參考圖2至圖8，在操作802處藉由在如圖2中所說明的邏輯晶粒118上堆疊至少一個虛設晶粒120'以形成邏輯堆疊130'來開始製作晶片封裝700的方法800。儘管在圖2中說明一個虛設晶粒120'，但兩個或超過兩個虛設晶粒120'可以堆疊在邏輯晶粒118上。
虛設晶粒120'通常具有界定在邏輯堆疊130'的頂部表面134'與邏輯晶粒118的頂部與虛設晶粒120'的底部之間的界面之間的高度202。在一個實例中，高度202對應於自其切割虛設晶粒120'的晶圓的厚度。虛設晶粒120'例如藉由接合劑或黏合劑固定至邏輯晶粒118。在一個實例中，利用氧化物接合劑或其他合適的技術將虛設晶粒120'固定至邏輯晶粒118。
在操作804處，如圖3中所說明將固定至邏輯晶粒118的虛設晶粒120'薄化，以形成邏輯堆疊130。可以藉由自虛設晶粒120'的頂部表面134'移除材料來將虛設晶粒120'薄化，以形成更靠近邏輯晶粒118的底部138的新頂部表面134。可以藉由蝕刻、銑削、研磨、拋光、機械加工或其他合適的技術將虛設晶粒120'薄化至高度302。經薄化虛設晶粒由參考編號120指定。經薄化虛設晶粒120的高度302經界定在邏輯堆疊130的新頂部表面134和邏輯晶粒118的頂部與虛設晶粒120的底部之間的界面之間。由於已自虛設晶粒的頂部移除材料，因此高度302小於高度202。儘管按照圖8中所描述的順序，操作802發生在操作804之前，但替代地可在操作802之前將虛設晶粒120'薄化，其中在將虛設晶粒120黏附至邏輯晶粒118之後視情況執行操作804。
儘管圖2至圖3說明對經分開晶粒執行堆疊及薄化，可以替代地在切割之前在為晶圓的一部分時將虛設晶粒130薄化。另外，可以將包含虛設晶粒130的晶圓接合至包含邏輯晶粒118的晶圓上，隨後將其切割以形成邏輯堆疊130（其可以在切割之前或之後進行薄化）。舉例而言，儘管晶粒118、120'在圖2至圖3中經說明為單個晶粒，但虛設晶粒120可以為包含複數個虛設晶粒120'的虛設晶圓260（以幻線示出）的一部分，而邏輯晶粒118為包含複數個邏輯晶粒118的晶圓270（以幻線示出）的一部分，該晶圓稍後可以經切割以形成複數個單獨的邏輯堆疊130。在此實例中，虛設晶粒120'的頂部表面134'亦為虛設晶圓260的頂部表面262'。虛設晶圓260'的底表面264例如藉由接合劑或黏合劑而固定至包含邏輯晶粒118的晶圓270的頂部表面274。利用氧化物接合劑或其他合適的技術將虛設晶圓260'固定至晶圓270。儘管在圖2至圖3中單個虛設晶圓260'以幻線形式示出堆疊在晶圓270上的，但可以預期，虛設晶圓260'說明複數個堆疊虛設晶圓260。固定至晶圓270的虛設晶圓260'經薄化並分離，或替代地經分離及薄化，以形成複數個邏輯堆疊130。可以藉由自虛設晶圓260'的頂部表面262'移除材料來將虛設晶圓260'薄化，以形成更靠近邏輯晶粒118的底部138的新頂部表面262。如上文所論述，將虛設晶圓260'薄化，直至經薄化虛設晶粒120達到高度302為止。經薄化虛設晶粒由參考編號260指定。
在操作806處，將經薄化邏輯堆疊130及記憶體堆疊112安裝至基板106，如在圖4中所示出。儘管圖4中所示出的基板106經組態為中介層基板108，但堆疊112、130可以視情況安裝至經組態為封裝基板110的基板106，如參考圖1A所論述。在操作806處，製作中介層基板108與堆疊112、130之間的焊料連接126以將中介層基板108的電路160電且機械地連接至位於堆疊112、130中之電路164、166、168。
在操作808處，將模製化合物502安置在中介層基板108的頂部表面140上，以囊封堆疊112、130，如圖5中所說明。模製化合物502具有頂部表面504，該頂部表面504延伸超過堆疊112、130的頂部表面134、136。模製化合物502通常為介電材料，諸如環氧樹脂或高溫聚合物。
在操作810處，自模製化合物502的頂部表面504移除材料，使得模製化合物502的新頂部表面602與堆疊112、130的頂部表面134、136實質上共平面，如圖6中所說明。模製化合物502的頂部表面504可以藉由蝕刻、銑削、研磨、拋光、機械加工或其他合適的技術來移除。
在操作812處，當使用中介層時，將具有附接堆疊112、130的中介層基板108安裝至封裝基板110的頂部表面148，如在圖7中所說明。在操作812處，製作中介層基板108與封裝基板110之間的焊料連接126以將中介層基板108的電路160電且機械地連接至駐存於封裝基板110中之電路162。
在操作814處，如在圖7中所說明，將罩蓋122安置在堆疊112、130的頂部表面134、136上。TIM 124安置在罩蓋122與堆疊112、130的頂部表面134、136之間且安置在該頂部表面上，以增強自堆疊112、130的晶粒至罩蓋122的熱傳遞。
因此，本文中所描述的晶片封裝及製作方法實質上消除經共封裝至HBM或其他記憶體裝置中之記憶體與邏輯堆疊之間的高度差。共同封裝的記憶體及邏輯堆疊具有實質上相同高度，其與具有不匹配的堆疊高度的習用封裝相比，增強晶片封裝的熱管理，因此實現了更可靠且穩健效能。本文中所描述的晶片封裝亦不受習用晶片封裝的775 µm高度限制的限制，且因此，記憶體堆疊內的記憶體晶粒的數目可以有利地超過單個記憶體堆疊內的16個記憶體晶粒。另外，記憶體及邏輯堆疊的基本相似的高度更有效地與工廠自動化介接，這有利地提高產品良率，同時降低製作成本，且最終降低晶片封裝的成本。
雖然上述針對本創作之具體實例，但可設想其他及進一步具體實例而不背離本創作之基本範圍，且本創作之範圍係由以下申請專利範圍判定。
100:積體電路晶片封裝 102:印刷電路板（PCB） 106:基板 108:中介層基板 110:封裝基板 112:第二晶粒堆疊/堆疊 114:緩衝晶粒/晶粒 1161:功能晶粒 1162:功能晶粒 116N:串聯堆疊記憶體晶粒/晶粒 118:功能晶粒/晶粒 120:虛設晶粒 120':虛設晶粒 1201:虛設晶粒 120M:虛設晶粒 122:罩蓋 124:熱界面材料（TIM） 126:焊料連接 130:第一堆疊/第一晶粒堆疊/堆疊 132:底部 134:頂部表面 134':虛設晶粒 136:頂部表面 138:底部 140:頂部表面 144:底部 146:底部 148:頂部表面 150:電子裝置 150':電子裝置 152:底部 154:頂部表面 160:電路 162:電路 164:電路 166:電路 168:電路 180:高度 182:高度 202:高度 260:虛設晶圓 260':虛設晶圓 262:頂部表面 262':頂部表面 264:底表面 270:晶圓 274:頂部表面 302:高度 502:模製化合物 504:頂部表面 602:新頂部表面 700:晶片封裝 800:方法 802:操作 804:操作 806:操作 808:操作 810:操作 812:操作 814:操作
為了可以詳細地理解本創作之上文所敍述特徵的方式，可以藉由參考具體實例來具有以上簡要概述之本創作之更特定描述，其中一些在隨附圖式中說明。然而，應注意，附圖僅說明本創作的典型具體實例，且因此不應視為對本創作範圍的限制，因為本創作可允許其他等效具體實例。
[圖1A]為安裝在印刷電路板上的積體電路晶片封裝的示意性正視圖。
[圖1B]至[圖1C]為安裝在印刷電路板上的積體電路晶片封裝的替代變型的示意性正視圖。
[圖2]至[圖7]為在製作的不同階段期間積體電路晶片封裝的不同實例的示意性剖面圖。
[圖8]為與圖2至圖7中所描繪的製作階段相對應的製作晶片封裝的方法的流程圖。
為了便於理解，在可能的情況下已使用相同參考標記來指定為圖中共同的相同元件。可以預期，一個具體實例的元件可以有益地併入於其他具體實例中。
100:積體電路晶片封裝
102:印刷電路板(PCB)
106:基板
108:中介層基板
110:封裝基板
112:第二晶粒堆疊/堆疊
114:緩衝晶粒/晶粒
1161:功能晶粒
1162:功能晶粒
116N:串聯堆疊記憶體晶粒/晶粒
118:功能晶粒/晶粒
120:虛設晶粒
1201:虛設晶粒
120M:虛設晶粒
122:罩蓋
124:熱界面材料(TIM)
126:焊料連接
130:第一堆疊/第一晶粒堆疊/堆疊
132:底部
134:頂部表面
136:頂部表面
138:底部
140:頂部表面
144:底部
146:底部
148:頂部表面
150:電子裝置
152:底部
154:頂部表面
160:電路
162:電路
164:電路
166:電路
168:電路
180:高度
182:高度

Claims (16)

  1. 一種電子裝置，其包含： 基板； 第一晶粒堆疊，其安裝至該基板，該第一晶粒堆疊包含堆疊在第一功能晶粒上的第一虛擬晶粒；及 第二晶粒堆疊，其經安置毗鄰於該第一晶粒堆疊，該第二晶粒堆疊包含複數個串聯堆疊第二功能晶粒，該第一虛設晶粒具有與該第二晶粒堆疊的頂部表面實質上共平面的頂部表面。
  2. 如請求項1之電子裝置，其進一步包含： 氧化物接合劑，其將該第一虛設晶粒固定至該第一功能晶粒。
  3. 如請求項1之電子裝置，其中該第一虛設晶粒經薄化。
  4. 如請求項1之電子裝置，其中該第二晶粒堆疊的該頂部表面在該基板上面延伸超過775 µm。
  5. 如請求項4之電子裝置，其中形成該第二晶粒堆疊的該複數個串聯堆疊第二功能晶粒包含至少12個記憶體晶粒。
  6. 如請求項4之電子裝置，其中形成該第二晶粒堆疊的該複數個串聯堆疊第二功能晶粒包含超過16個記憶體晶粒。
  7. 如請求項4之電子裝置，其中形成該第二晶粒堆疊的該複數個串聯堆疊第二功能晶粒包含超過20個記憶體晶粒。
  8. 如請求項6之電子裝置，其進一步包含： 第二虛設晶粒，其安置在該第一虛設晶粒與該第一功能晶粒之間。
  9. 如請求項8之電子裝置，其中該第一虛設晶粒及該第二虛設晶粒中之至少一者經薄化。
  10. 如請求項8之電子裝置，其中該第一虛設晶粒及該第二虛設晶粒中之一者經薄化，且該第一虛設晶粒及該第二虛設晶粒中之另一者未經薄化。
  11. 如請求項6之電子裝置，其進一步包含： 複數個虛設晶粒，其安置在該第一虛設晶粒與該第一功能晶粒之間。
  12. 如請求項1之電子裝置，其進一步包含： 罩蓋，其安置在該第一虛設晶粒的該頂部表面及該第二晶粒堆疊的該頂部表面上方並且與該第一虛設晶粒的該頂部表面及該第二晶粒堆疊的該頂部表面導熱接觸。
  13. 如請求項1之電子裝置，其中該基板為中介層基板，且其中該中介層基板安裝在封裝基板上。
  14. 一種電子裝置，其包含: 封裝基板； 中介層基板，其安裝在該封裝基板上； 記憶體堆疊，其安裝在該中介層基板的頂部表面上，該記憶體堆疊包含複數個串聯堆疊記憶體晶粒；及 邏輯堆疊，其安裝在該中介層基板的該頂部表面上，該邏輯堆疊包含安置在邏輯晶粒上的一或多個虛設晶粒，所述一或多個虛設晶粒中之至少一第一虛設晶粒經薄化，該邏輯堆疊具有與該記憶體堆疊的頂部表面實質上共平面的頂部表面。
  15. 如請求項14之電子裝置，其中該邏輯堆疊進一步包含： 堆疊在該第一虛設晶粒上的第二虛設晶粒。
  16. 如請求項14之電子裝置，其中形成該記憶體堆疊的該複數個串聯堆疊記憶體晶粒包含至少16個記憶體晶粒。
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