TW202306080A - 半導體封裝結構及製備方法 - Google Patents

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Abstract

本公開實施例公開了一種半導體封裝結構及製備方法，其中，所述半導體封裝結構包括：第一基板，第一基板具有第一面；第一晶片堆疊體，位於第一基板上，第一晶片堆疊體包括沿垂直於第一基板方向依次堆疊的多個第一半導體晶片，第一晶片堆疊體與第一基板的第一面之間電連接；中介層，位於第一晶片堆疊體上；中介層具有第一互連面，第一互連面具有第一互連區域和第二互連區域，第一互連區域與第一基板之間電連接；模制層，模制層密封第一晶片堆疊體、中介層與第一基板的第一面，其中，第一互連區域不被模制層密封，第二互連區域被模制層密封，且第二互連區域上的模制層的頂表面與第一互連區域之間的側壁上形成有第一材料層。

Description

半導體封裝結構及製備方法
本公開半導體技術領域，尤其涉及一種半導體封裝結構及製備方法。
在所有部門，行業和地區，電子行業都在不斷要求提供更輕、更快、更小、多功能、更可靠和更具成本效益的產品。為了滿足眾多不同消費者的這些不斷增長的需求，需要集成更多的電路來提供所需的功能。在幾乎所有應用中，對減小尺寸，提高性能和改善集成電路功能的需求不斷增長。
有鑑於此，本公開實施例提供一種半導體封裝結構及製備方法。
根據本公開實施例的第一方面，提供了一種半導體封裝結構，包括：
第一基板，所述第一基板具有第一面；
第一晶片堆疊體，位於所述第一基板上，所述第一晶片堆疊體包括沿垂直於所述第一基板方向依次堆疊的多個第一半導體晶片，所述第一晶片堆疊體與所述第一基板的第一面之間電連接；
中介層，位於所述第一晶片堆疊體上；所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域與所述第一基板之間電連接；
模制層，所述模制層密封所述第一晶片堆疊體、所述中介層與所述第一基板的第一面，其中，所述第一互連區域不被所述模制層密封，所述第二互連區域被所述模制層密封，且所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間的側壁上形成有第一材料層。
在一些實施例中，所述第一材料層的材料包括導電材料或絕緣材料。
在一些實施例中，還包括：
第二材料層，位於所述模制層的頂表面上；
所述第二材料層的材料與所述第一材料層的材料相同。
在一些實施例中，還包括：
第一導電線，每個所述第一半導體晶片透過所述第一導電線與所述第一基板之間電連接；
第二導電線，所述第二互連區域透過所述第二導電線與所述第一基板之間電連接。
在一些實施例中，所述第一互連區域上包括多個第一焊盤，所述第二互連區域上包括多個第二焊盤，其中，所述第二焊盤的數量大於所述第一焊盤的數量，所述第二焊盤的面積小於所述第一焊盤的面積。
在一些實施例中，所述模制層的頂表面與所述第一互連區域之間的側壁與垂直於所述第一基板方向的夾角為第一夾角，所述第一夾角大於或等於0°，且小於90°。
在一些實施例中，還包括：
第二封裝結構，所述第二封裝結構包括第一焊球，所述第一焊球與所述第一互連區域電連接；
所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間具有預設高度，其中，所述第一焊球的高度大於所述預設高度。
根據本公開實施例的第二方面，提供一種半導體封裝結構的製備方法，包括：
提供第一基板，所述第一基板具有第一面；
在所述第一基板上形成第一晶片堆疊體，所述第一晶片堆疊體包括沿垂直於所述第一基板方向依次堆疊的多個第一半導體晶片，所述第一晶片堆疊體與所述第一基板的第一面之間電連接；
在所述第一晶片堆疊體上形成中介層，所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域與所述第一基板之間電連接；
形成模制層，所述模制層密封所述第一晶片堆疊體、所述中介層與所述第一基板的第一面，其中，所述第一互連區域不被所述模制層密封，所述第二互連區域被所述模制層密封，所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間具有預設高度，且所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間的側壁上形成有第一材料層。
在一些實施例中，還包括：
在形成中介層後，
形成第一導電線；每個所述第一半導體晶片透過所述第一導電線與所述第一基板之間電連接；
形成第二導電線；所述第二互連區域透過所述第二導電線與所述第一基板之間電連接。
在一些實施例中，還包括：
在所述第一互連區域上形成多個第一焊盤，在所述第二互連區域上形成多個第二焊盤，其中，所述第二焊盤的數量大於所述第一焊盤的數量，所述第二焊盤的面積小於所述第一焊盤的面積。
在一些實施例中，還包括：
在形成中介層後，在所述中介層的第一互連區域上形成覆蓋層，所述覆蓋層包括第一部分和位於所述第一部分兩側的第二部分，所述第一部分和所述第二部分形成倒扣的U字形，以與所述中介層形成密封空腔；所述第二部分與垂直於所述第一基板方向的夾角為第一夾角，所述第一夾角大於或等於0°，且小於90°。
在一些實施例中，所述覆蓋層的材料包括導電材料或絕緣材料。
在一些實施例中，還包括：
形成密封所述第一晶片堆疊體、所述中介層、所述覆蓋層與所述第一基板的第一面的模制層預層；
去除部分所述模制層預層，以及所述覆蓋層的第一部分，保留所述第二部分，以形成為第一材料層。
在一些實施例中，還包括：
在形成模制層後，在所述模制層的頂表面上形成第二材料層，所述第二材料層的材料與所述第一材料層的材料相同。
在一些實施例中，還包括：
形成第二封裝結構，所述第二封裝結構包括接合面以及位於所述接合面上的第一焊球；將所述第一焊球與所述第一互連區域電連接，將所述接合面與所述第二材料層連接。
本公開實施例中，透過設置中介層，後續第二封裝結構可以透過中介層上的第一互連區域與第一晶片堆疊體以及第一基板連接，如此，可實現不同類型或不同規格的晶片結構之間的互連，使得不同晶片結構之間的組合更加靈活。同時因為第一晶片堆疊體和後續與第一晶片堆疊體連接的第二封裝結構是獨立封裝的，因此也更加容易進行測試和失效分析。同時在模制層的頂表面與第一互連區域之間的側壁上形成第一材料層，能夠對中介層和後續與中介層連接的第二封裝結構的接觸的區域形成保護。
下面將參照附圖更詳細地描述本公開公開的示例性實施方式。雖然附圖中顯示了本公開的示例性實施方式，然而應當理解，可以以各種形式實現本公開，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本公開，並且能夠將本公開公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中，給出了大量具體的細節以便提供對本公開更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本公開可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本公開發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在附圖中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本公開教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時，並不表明本公開必然存在第一元件、部件、區、層或部分。
空間關係術語例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其它元件或特徵“上”。因此，示例性術語“在……下面”和“在……下”可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它取向）並且在此使用的空間描述語相應地被解釋。
在此使用的術語的目的僅在於描述具體實施例並且不作為本公開的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
為了徹底理解本公開，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本公開的技術方案。本公開的較佳實施例詳細描述如下，然而除了這些詳細描述外，本公開還可以具有其他實施方式。
本公開實施例提供了一種半導體封裝結構。圖1為本公開實施例提供的半導體封裝結構的結構示意圖。
參見圖1和圖2，所述半導體封裝結構包括：
第一基板10，所述第一基板10具有第一面101；
第一晶片堆疊體20，位於所述第一基板10上，所述第一晶片堆疊體20包括沿垂直於所述第一基板10方向依次堆疊的多個第一半導體晶片21，所述第一晶片堆疊體20與所述第一基板10的第一面101之間電連接；
中介層30，位於所述第一晶片堆疊體20上；所述中介層30具有第一互連面301，所述第一互連面301具有第一互連區域31和第二互連區域32，所述第一互連區域31與所述第一基板10之間電連接；
模制層40，所述模制層40密封所述第一晶片堆疊體20、所述中介層30與所述第一基板10的第一面101，其中，所述第一互連區域31不被所述模制層40密封，所述第二互連區域32被所述模制層40密封，且所述第二互連區域32上的所述模制層40的頂表面401與所述第一互連區域31之間的側壁上形成有第一材料層81。
本公開實施例中，透過設置中介層，後續第二封裝結構可以透過中介層上的第一互連區域與第一晶片堆疊體以及第一基板連接，如此，可實現不同類型或不同規格的晶片結構之間的互連，使得不同晶片結構之間的組合更加靈活。同時因為第一晶片堆疊體和後續與第一晶片堆疊體連接的第二封裝結構是獨立封裝的，因此也更加容易進行測試和失效分析。同時在模制層的頂表面與第一互連區域之間的側壁上形成第一材料層，能夠對中介層和後續與中介層連接的第二封裝結構的接觸的區域形成保護。
圖2為本公開實施例提供的第一基板的結構示意圖。
在一些實施例中，所述第一基板10可以是印刷電路板（PCB）或再分佈基板。
如圖2所示，所述第一基板10包括基板襯底11和分別設置在所述基板襯底11的上表面和下表面上的基板上絕緣介質層12和基板下絕緣介質層13。
所述基板襯底11可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以是其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述基板上絕緣介質層12和所述基板下絕緣介質層13可以為阻焊層，例如所述基板上絕緣介質層12和所述基板下絕緣介質層13的材料可以為綠漆。
在本公開實施例中，所述第一基板10的第一面101即為所述基板上絕緣介質層12的上表面。所述第一基板10還包括第二面102，即為所述基板下絕緣介質層13的下表面。
所述第一基板10還包括位於所述基板上絕緣介質層12內的基板上連接焊盤14，位於所述基板下絕緣介質層13內的基板下連接焊盤15，以及貫穿所述基板襯底11並將所述基板上連接焊盤14和所述基板下連接焊盤15彼此連接的基板連接通孔16。
所述基板上連接焊盤14和所述基板下連接焊盤15的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。所述基板連接通孔16可以為穿矽通孔（TSV）。
所述第一基板10還包括基板連接凸塊17，所述基板連接凸塊17可將半導體封裝結構電連接到外部裝置上，可以從外部裝置接收用於操作第一晶片堆疊體的控制信號、功率信號和接地信號中的至少一個，或者可以從外部裝置接收將要被存儲在第一晶片堆疊體內的數據信號，也可將第一晶片堆疊體內的數據提供給外部裝置。
所述基板連接凸塊17包括導電材料。在本公開實施例中，所述基板連接凸塊17為焊球，可以理解的是，本公開實施例中提供的基板連接凸塊的形狀僅作為本公開實施例中的一種下位的、可行的具體實施方式，並不構成對本公開的限制，所述基板連接凸塊也可為其他形狀結構。基板連接凸塊的數量、間隔和位置不限於任何特定佈置，可以進行各種修改。
繼續參見圖2，所述第一基板10還包括分別位於所述第一基板10相對的兩側的第一信號傳輸區域110和第二信號傳輸區域120。所述第一信號傳輸區域110與第一晶片堆疊體20之間電連接，所述第二信號傳輸區域120與所述中介層30之間電連接。
所述第一基板10還包括位於所述第一信號傳輸區域110和所述第二信號傳輸區域120之間的第三信號傳輸區域130，所述第一晶片堆疊體20位於所述第三信號傳輸區域130上。
繼續參見圖1，所述第一晶片堆疊結構20包括沿垂直於所述第一基板10方向依次堆疊的多個第一半導體晶片21。本實施例中，採用向上依次堆疊多個第一半導體晶片的方式，可以節省半導體封裝結構的水平面積。
在本公開的一個實施例中，所述第一半導體晶片可以為DRAM晶片。
圖3為本公開實施例提供的中介層的結構示意圖。
如圖3所示，所述中介層30包括基底33和分別設置在所述基底33的上表面和下表面上的中介上絕緣介質層34和中介下絕緣介質層35。
所述基底33可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述中介上絕緣介質層34和所述中介下絕緣介質層35可以為阻焊層，例如所述中介上絕緣介質層34和所述中介下絕緣介質層35的材料可以為綠漆。
在一實施例中，所述中介層30的基底33內具有電磁屏蔽層（未圖示）。透過在中介層的基底內設置電磁屏蔽層，可以防止第二封裝結構與第一晶片堆疊體之間發生信息干擾，影響器件工作。
所述中介層30包括第一互連區域31和第二互連區域32，所述第一互連區域31上包括多個第一焊盤311，所述第二互連區域32上包括多個第二焊盤321，其中，所述第二焊盤321的數量大於所述第一焊盤311的數量，所述第二焊盤321的面積小於所述第一焊盤311的面積。
因為第一焊盤後續需要與第二封裝結構進行匹配互連，因此佈局設計相對比較固定，而第二焊盤承載的是第二封裝結構與第一基板的互連，因此佈局設計更為靈活，將第二焊盤設計成數量較多，面積較小，可以提高信號傳輸效率。
所述第一焊盤311和所述第二焊盤321的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。
在一實施例中，在垂直於所述第一基板10的方向上，所述第一基板10具有第一厚度，所述中介層30具有第二厚度，其中，所述第一厚度大於所述第二厚度。
繼續參見圖1，所述半導體封裝結構還包括：第一導電線51，每個所述第一半導體晶片21透過所述第一導電線51與所述第一基板10之間電連接；第二導電線52，所述第二互連區域32透過所述第二導電線52與所述第一基板10之間電連接。
具體地，所述第一半導體晶片21具有第一連接端201，所述第一連接端201與所述第一信號傳輸區域110位於同一側，從所述第一連接端201上引出第一導電線51到所述第一傳輸區域110上，以實現所述第一半導體晶片21與所述第一基板10之間的電連接。
所述第二互連區域32上形成有第二焊盤321，從第二焊盤321上引出第二導電線52到所述第二傳輸區域120上，以實現所述中介層30與所述第一基板10之間的電連接。
本公開實施例中，所述第一晶片堆疊體與所述第一基板之間採用引線鍵合方式進行電連接，其中，引線鍵合方式包括懸垂（Overhang）方式和導線上膜（Film on wire，FOW）方式。
圖1所示的實施例中，採用懸垂方式進行引線鍵合。相鄰兩個第一半導體晶片21之間透過黏附膜60連接，所述黏附膜60不覆蓋其下方一層的第一半導體晶片21上的第一連接端201以及第一導電線51，所述黏附膜60與其下方一層的所述第一半導體晶片21錯位設置。
在另一些實施例中，採用導線上膜方式進行引線鍵合（未圖示）。多個所述第一半導體晶片沿垂直於所述第一基板的方向對齊設置，相鄰兩個第一半導體晶片之間的黏附膜覆蓋其下方一層的第一半導體晶片上的第一連接端以及第一導電線。
可以理解的是，本公開實施例中利用引線的方式進行電連接僅作為本公開實施例中的一種下位的、可行的具體實施方式，並不構成對本公開的限制，也可以使用其他方式進行電連接，例如混合鍵合或者凸塊互連。
在一實施例中，所述模制層40的頂表面401與所述第一互連區域31之間的側壁與垂直於所述第一基板10方向的夾角為第一夾角，所述第一夾角大於或等於0°，且小於90°。
例如，在如圖1所示的實施例中，所述模制層40的頂表面401和所述第一互連區域31之間的側壁與垂直於所述第一基板10方向的夾角為0°，即模制層40的頂表面401與所述第一互連區域31之間的側壁垂直於所述第一基板10。將模制層的側壁設置成垂直形狀，工藝更加簡單。
在如圖4a所示的實施例中，所述模制層40的頂表面401和所述第一互連區域31之間的側壁與垂直於所述第一基板10方向的夾角為角a，其中，角a大於0°，且小於90°。將模制層的側壁設置成非垂直形，如此，可以更加方便後續與第二封裝結構的互連。
在一實施例中，所述第一材料層81的材料包括導電材料或絕緣材料。當所述第一材料層的材料為導電材料時，能夠起到靜電保護的作用；當所述第一材料層為絕緣材料時，能夠起到絕緣隔離的作用。
在一實施例中，所述半導體封裝結構還包括：第二材料層82，位於所述模制層40的頂表面401上；所述第二材料層82的材料與所述第一材料層81的材料相同。
第二材料層位於模制層與第二封裝結構之間，能實現第一晶片堆疊體與第二封裝結構的密封，同時也保護模制層與第二封裝結構的結合面，並且也能夠防止外界的水氣和電磁干擾。
在一實施例中，當第一材料層81和第二材料層82均為導電材料時，可以在中介層上的第一互連區域31外圍至所述模制層40上形成導熱通道，提高產品的熱性能，具體說來，第一材料層81和第二材料層82可以是銅、錫或銅-錫合金等。
在一實施例中，當第一材料層81和第二材料層82均為絕緣材料時，可以在中介層上的第一互連區域31外圍至所述模制層40上形成密封保護環，提高產品的結構穩定性，具體說來，第一材料層81和第二材料層82可以是氧化矽層、氮化矽層或氮氧化矽層。
在一個實施例中，第一材料層81可以是銅、錫或銅-錫合金等，第二材料層82可以是二氧化矽。
在一個實施例中，第一材料層81可以是二氧化矽，第二材料層82可以是銅、錫或銅-錫合金等。
在一實施例中，所述半導體封裝結構還包括：第二封裝結構70，所述第二封裝結構70包括第一焊球71，所述第一焊球71與所述第一互連區域31電連接；所述第二互連區域32上的所述模制層40的頂表面401與所述第一互連區域31之間具有預設高度h，其中，所述第一焊球71的高度H大於所述預設高度h。
本公開實施例中，透過設置第一焊球的高度大於模制層的頂表面與第一互連區域之間的高度，可以使得第二封裝結構能夠與中介層緊密連接，同時，在第二封裝結構與中介層連接後，第二封裝結構與模制層之間能存在空隙，如此，能增加控制器散熱效率，減小熱量對晶片的影響。
所述第二封裝結構70還包括第二基板72，所述第二基板72的結構與所述基板10的結構可以相同，也可以不相同，這裡不再贅述。
在本公開的實施例中，第二封裝結構70還包括接合面701，所述第一焊球71位於所述接合面701上，且穿過所述接合面701與所述第二基板72電連接。
在本公開的實施例中，如圖1所示，接合面701的材料可以為二氧化矽，當接合面701的材料為二氧化矽時，模制層40上的第二材料層82為二氧化矽層，透過這樣的設置，當第一焊球71與第一焊盤311接合的同時，透過第二材料層82實現模制層40與第二封裝結構70的接合。
在本公開的實施例中，如圖4b所示，第二材料層82可以為銅層、錫層或銅-錫層，當第二材料層82為銅層、錫層或銅-錫層時，接合面701上與第二材料層82相對應的位置處設置有銅層、錫層或銅-錫層，當第一焊球71與第一焊盤311接合的同時，透過第二材料層82實現模制層40與第二封裝結構70的接合。
在一實施例中，在垂直於所述第一基板10的方向上，所述模制層40具有第一厚度；所述第二封裝結構70包括第二模制層73，在垂直於所述第一基板10的方向上，所述第二模制層73具有第二厚度；其中，所述第一厚度大於或等於所述第二厚度。透過這樣厚度的設置，可以有效的防止第二封裝結構與中介層接合後產生翹曲。
所述第二封裝結構70還包括第二半導體晶片結構（未圖示），所述第二半導體晶片結構與所述第一晶片堆疊體20的類型相同或不同。第二封裝結構70中的第二半導體晶片結構與第二基板72電連接。
例如，所述第二半導體晶片結構可以為通用閃存存儲晶片（Universal File Store，UFS）。
本公開實施例提供的半導體封裝結構可應用於疊層封裝（Package on Package，PoP）結構的多晶片封裝（UFS Multi Chip Package，UMCP）。
本公開實施例還提供了一種半導體封裝結構的製備方法，具體請參見附圖5，如圖所示，所述方法包括以下步驟：
步驟501：提供第一基板，所述第一基板具有第一面；
步驟502：在所述第一基板上形成第一晶片堆疊體，所述第一晶片堆疊體包括沿垂直於所述第一基板方向依次堆疊的多個第一半導體晶片，所述第一晶片堆疊體與所述第一基板的第一面之間電連接；
步驟503：在所述第一晶片堆疊體上形成中介層，所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域與所述第一基板之間電連接；
步驟504：形成模制層，所述模制層密封所述第一晶片堆疊體、所述中介層與所述第一基板的第一面，其中，所述第一互連區域不被所述模制層密封，所述第二互連區域被所述模制層密封，所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間具有預設高度，且所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間的側壁上形成有第一材料層。
下面結合具體實施例對本公開實施例提供的半導體封裝結構的製備方法再作進一步詳細的說明。
圖6a至圖6i為本公開實施例提供的半導體封裝結構在製備過程中的結構示意圖。
首先，參見圖6a，執行步驟501，提供第一基板10，所述第一基板10具有第一面101。
在一些實施例中，所述第一基板10可以是印刷電路板（PCB）或再分佈基板。
如圖2所示，所述第一基板10包括基板襯底11和分別設置在所述基板襯底11的上表面和下表面上的基板上絕緣介質層12和基板下絕緣介質層13。
所述基板襯底11可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述基板上絕緣介質層12和所述基板下絕緣介質層13可以為阻焊層，例如所述基板上絕緣介質層12和所述基板下絕緣介質層13的材料可以為綠漆。
在本公開實施例中，所述第一基板10的第一面101即為所述基板上絕緣介質層12的上表面。所述第一基板10還包括第二面102，即為所述基板下絕緣介質層13的下表面。
所述第一基板10還包括位於所述基板上絕緣介質層12內的基板上連接焊盤14，位於所述基板下絕緣介質層13內的基板下連接焊盤15，以及貫穿所述基板襯底11並將所述基板上連接焊盤14和所述基板下連接焊盤15彼此連接的基板連接通孔16。
所述基板上連接焊盤14和所述基板下連接焊盤15的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。所述基板連接通孔16可以為穿矽通孔（TSV）。
所述第一基板10還包括分別位於所述第一基板10相對的兩側的第一信號傳輸區域110和第二信號傳輸區域120。所述第一信號傳輸區域110與後續形成的第一晶片堆疊體之間電連接，所述第二信號傳輸區域120與後續形成的中介層之間電連接。
在一些實施例中，第一信號傳輸區域110與第二信號傳輸區域120不互連。
所述第一基板10還包括位於所述第一信號傳輸區域110和所述第二信號傳輸區域120之間的第三信號傳輸區域130，後續第一晶片堆疊體位於所述第三信號傳輸區域130上。
在一些實施例中，第一信號傳輸區域110與第三信號傳輸區域130互連，第三信號傳輸區域130與第二信號傳輸區域120之間不互連。
接著，參見圖6b，執行步驟502，在所述第一基板10上形成第一晶片堆疊體20，所述第一晶片堆疊體20包括沿垂直於所述第一基板10方向依次堆疊的多個第一半導體晶片21，所述第一晶片堆疊體20與所述第一基板10的第一面101之間電連接。
在本公開實施例中，採用向上依次堆疊多個第一半導體晶片的方式，可以節省半導體封裝結構的水平面積。
相鄰兩個所述晶片21之間透過黏附膜60連接，所述晶片堆疊結構20與基板10之間也透過黏附膜60連接。
接著，參見圖6c和圖6d，執行步驟503，在所述第一晶片堆疊體20上形成中介層30，所述中介層30具有第一互連面301，所述第一互連面301具有第一互連區域31和第二互連區域32，所述第一互連區域31與所述第一基板10之間電連接。
具體地，先參見圖6c，在圓環1上黏貼載帶2，然後在載帶2上黏貼黏附膜60，然後將中介層黏貼在黏附膜60上，此時的中介層為整片的條狀，對中介層進行切割，形成如圖6c所示的一個一個的單元。
接著，參見圖6d，在所述第一晶片堆疊體20上形成中介層30。
具體地，先在所述第一晶片堆疊體20上形成黏附層60，然後將圖6c中形成的單個中介層30貼在黏附層60上。
如圖3所示，所述中介層30包括基底33和分別設置在所述基底33的上表面和下表面上的中介上絕緣介質層34和中介下絕緣介質層35。
所述基底33可以為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、SOI(絕緣體上矽，Silicon On Insulator)襯底或GOI(絕緣體上鍺，Germanium On Insulator)襯底等，還可以為包括其他元素半導體或化合物半導體的襯底，例如玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，還可以為疊層結構，例如Si/SiGe等，還可以其他外延結構，例如SGOI(絕緣體上鍺矽)等。
所述中介上絕緣介質層34和所述中介下絕緣介質層35可以為阻焊層，例如所述中介上絕緣介質層34和所述中介下絕緣介質層35的材料可以為綠漆。
在一實施例中，所述中介層30的基底33內具有電磁屏蔽層（未圖示）。透過在中介層的基底內設置電磁屏蔽層，可以防止第二封裝結構與第一晶片堆疊體之間發生信息干擾，影響器件工作。
在一實施例中，所述方法還包括：在所述第一互連區域31上形成多個第一焊盤311，在所述第二互連區域32上形成多個第二焊盤321，其中，所述第二焊盤321的數量大於所述第一焊盤311的數量，所述第二焊盤321的面積小於所述第一焊盤311的面積。
因為第一焊盤後續需要與第二封裝結構進行匹配互連，因此佈局設計相對比較固定，而第二焊盤承載的是第二封裝結構與第一基板的互連，因此佈局設計更為靈活，將第二焊盤設計成數量較多，面積較小，可以提高信號傳輸效率。
所述第一焊盤311和所述第二焊盤321的材料可以包括鋁、銅、鎳、鎢、鉑和金中的至少一種。
在一實施例中，在垂直於所述第一基板10的方向上，所述第一基板10具有第一厚度，所述中介層30具有第二厚度，其中，所述第一厚度大於所述第二厚度。
接著，繼續參見圖6d，在形成中介層30後，在所述中介層30的第一互連區域31上形成覆蓋層80，所述覆蓋層80包括第一部分801和位於所述第一部分801兩側的第二部分802，所述第一部分801和所述第二部分802形成倒扣的U字形，以與所述中介層30形成密封空腔；所述第二部分802與垂直於所述第一基板10方向的夾角為第一夾角，所述第一夾角大於或等於0°，且小於90°。
在圖6d所示的實施例中，所述覆蓋層80的第二部分802與垂直於所述第一基板10方向的夾角為0°，形成的模制層的結構如圖1所示，在其他實施例中，所述覆蓋層的第二部分與垂直於所述第一基板方向的夾角大於0°，且小於90°，形成的塑封料的結構如圖4a所示。
本公開實施例中，透過在所述中介層的第一互連區域上形成覆蓋層，如此，後續形成模制層後，為暴露出第一互連區域，無需使用異形封裝模具，而可以直接透過去除覆蓋層的第一部分的方式露出第一互連區域，異形封裝模具製作成本高，工藝更為複雜，如此，透過在第一互連區域上形成覆蓋層，能減少成本，同時形成工藝也更為簡單。
在一實施例中，所述覆蓋層80的材料包括導電材料或絕緣材料。
在形成覆蓋層80後，需要將貼附在所述圓環1上的中介層進行清洗，以便清除雜質和灰塵，以避免中介層不乾淨而對半導體封裝結構的性能產生影響。
接著，在形成中介層30後，形成第一導電線51；每個所述第一半導體晶片21透過所述第一導電線51與所述第一基板10之間電連接；形成第二導電線52；所述第二互連區域32透過所述第二導電線52與所述第一基板10之間電連接。
具體地，所述第一半導體晶片21具有第一連接端201，所述第一連接端201與所述第一信號傳輸區域110位於同一側，從所述第一連接端201上引出第一導電線51到所述第一傳輸區域110上，以實現所述第一半導體晶片21與所述第一基板10之間的電連接。
所述第二互連區域32上形成有第二焊盤321，從第二焊盤321上引出第二導電線52到所述第二傳輸區域120上，以實現所述中介層30與所述第一基板10之間的電連接。
本公開實施例中，所述第一晶片堆疊體與所述第一基板之間採用引線鍵合方式進行電連接，其中，引線鍵合方式包括懸垂（Overhang）方式和導線上膜（Film on wire，FOW）方式。
圖6d所示的實施例中，採用懸垂方式進行引線鍵合。相鄰兩個第一半導體晶片21之間透過黏附膜60連接，所述黏附膜60不覆蓋其下方一層的第一半導體晶片21上的第一連接端201以及第一導電線51，所述黏附膜60與其下方一層的所述第一半導體晶片21錯位設置。
在另一些實施例中，採用導線上膜方式進行引線鍵合（未圖示）。多個所述第一半導體晶片沿垂直於所述第一基板的方向對齊設置，相鄰兩個第一半導體晶片之間的黏附膜覆蓋其下方一層的第一半導體晶片上的第一連接端以及第一導電線。
接著，參見圖6e至圖6g，執行步驟504，形成模制層40，所述模制層40密封所述第一晶片堆疊體20、所述中介層30與所述第一基板10的第一面101，其中，所述第一互連區域31不被所述模制層40密封，所述第二互連區域32被所述模制層40密封，所述第二互連區域32上的所述模制層40的頂表面401與所述第一互連區域31之間具有預設高度h，且所述第二互連區域32上的所述模制層40的頂表面401與所述第一互連區域31之間的側壁上形成有第一材料層81。
具體地，先參見圖6e，在形成覆蓋層80後，形成第一封裝模具91和第二封裝模具92；所述第一封裝模具91的表面平行於所述第一基板10的表面，所述第一封裝模具91位於所述覆蓋層80的上方，且與所述覆蓋層80之間存在一定距離；所述第二封裝模具92位於所述第一基板10的下方，且平行於所述第一基板10的表面。
接著，參見圖6f，所述方法還包括：以所述第一封裝模具91和所述第二封裝模具92為掩膜，形成密封所述第一晶片堆疊體20、所述中介層30、所述覆蓋層80與所述第一基板10的第一面101的模制層預層400。
在一實施例中，模制層預層400包括EMC材料。
在形成模制層預層400後，去除所述第一封裝模具91和所述第二封裝模具92。
接著，參見圖6g，去除部分所述模制層預層400，以及所述覆蓋層80的第一部分801，保留所述第二部分802，以形成為第一材料層81。
具體地，可以採用研磨工藝在所述塑封料預層400的表面進行研磨，去除部分塑封料預層400，以及所述覆蓋層80的第一部分801。
繼續參見圖6g，在形成模制層40後，在所述第一基板10的第二面102上形成基板連接凸塊17，所述基板連接凸塊17包括導電材料。
接著，參見圖6h，所述方法還包括：在形成模制層40後，在所述模制層40的頂表面401上形成第二材料層82，所述第二材料層82的材料與所述第一材料層81的材料相同。
具體地，可以先在所述模制層40的頂表面401，以及中介層30的表面上形成第二材料層預層（未圖示），然後去除中介層30的表面上的第二材料層預層，保留模制層40的頂表面401上的第二材料層預層，以形成第二材料層82。
接著，參見圖6i，所述方法還包括：形成第二封裝結構70，所述第二封裝結構70包括接合面701以及位於所述接合面701上的第一焊球71；將所述第一焊球71與所述第一互連區域31電連接；將所述接合面701與所述第二材料層82連接。
在一實施例中，所述第一焊球71的高度H大於模制層40的頂表面401與第一互連區域31之間的預設高度h。
本公開實施例中，透過設置第一焊球的高度大於模制層的頂表面與第一互連區域之間的高度，可以使得第二封裝結構能夠與中介層緊密連接，同時，在第二封裝結構與中介層連接後，第二封裝結構與模制層之間能存在空隙，如此，能增加控制器散熱效率，減小熱量對晶片的影響。
所述第二封裝結構70還包括第二基板72，所述第二基板72的結構與所述基板10的結構相同或不同，這裡不再贅述。
在本公開的實施例中，第二封裝結構70還包括接合面701，所述第一焊球71位於所述接合面701上，且穿過所述接合面701與所述第二基板72電連接。
在本公開的實施例中，如圖6i所示，接合面701的材料可以為二氧化矽，當接合面701的材料為二氧化矽時，模制層40上的第二材料層82為二氧化矽層，透過這樣的設置，當第一焊球71與第一焊盤311接合的同時，透過第二材料層82實現模制層40與第二封裝結構70的接合。
在本公開的實施例中，如圖4b所示，第二材料層82可以為銅層、錫層或銅-錫層，當第二材料層82為銅層、錫層或銅-錫層時，接合面701上與第二材料層82相對應的位置處設置有銅層、錫層或銅-錫層，當第一焊球71與第一焊盤311接合的同時，透過第二材料層82實現模制層40與第二封裝結構70的接合。
在一實施例中，在垂直於所述第一基板10的方向上，所述模制層40具有第一厚度；所述第二封裝結構70包括第二模制層73，在垂直於所述第一基板10的方向上，所述第二模制層73具有第二厚度；其中，所述第一厚度大於或等於所述第二厚度。在一實施例中，第二模制層73包括EMC材料。
所述第二封裝結構70還包括第二半導體晶片結構（未圖示），所述第二半導體晶片結構與所述第一晶片堆疊體20的類型相同或不同。第二封裝結構70中的第二半導體晶片結構與第二基板72電連接。
例如，所述第二半導體晶片結構可以為通用閃存存儲晶片（Universal File Store，UFS）。
以上所述，僅為本公開的較佳實施例而已，並非用於限定本公開的保護範圍，凡在本公開的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本公開的保護範圍之內。
1:圓環 2:載帶 10:第一基板 101:第一面 102:第二面 11:基板襯底 12:基板上絕緣介質層 13:基板下絕緣介質層 14:基板上連接焊盤 15:基板下連接焊盤 16:基板連接通孔 17:基板連接凸塊 110:第一信號傳輸區域 120:第二信號傳輸區域 130:第三信號傳輸區域 20:第一晶片堆疊體 21:第一半導體晶片 201:第一連接端 30:中介層 31:第一互連區域 32:第二互連區域 301:第一互連面 311:第一焊盤 321:第二焊盤 33:基底 34:中介上絕緣介質層 35:中介下絕緣介質層 40:模制層 401:頂表面 400:模制層預層 51:第一導電線 52:第二導電線 60:黏附膜 70:第二封裝結構 701:接合面 71:第一焊球 72:第二基板 73:第二模制層 80:覆蓋層 801:第一部分 802:第二部分 81:第一材料層 82:第二材料層 91:第一封裝模具 92:第二封裝模具 H:高度 h:預設高度
為了更清楚地說明本公開實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。 圖1為本公開實施例提供的半導體封裝結構的結構示意圖； 圖2為本公開實施例提供的第一基板的結構示意圖； 圖3為本公開實施例提供的中介層的結構示意圖； 圖4a和圖4b為本公開實施例提供的半導體封裝結構的其他示例； 圖5為公開實施例提供的半導體封裝結構的製備方法的流程示意圖； 圖6a至圖6i為本公開實施例提供的半導體封裝結構在製備過程中的器件結構示意圖。
10:第一基板
20:第一晶片堆疊體
21:第一半導體晶片
201:第一連接端
30:中介層
31:第一互連區域
32:第二互連區域
40:模制層
401:頂表面
51:第一導電線
52:第二導電線
60:黏附膜
70:第二封裝結構
701:接合面
71:第一焊球
72:第二基板
73:第二模制層
81:第一材料層
82:第二材料層
H:高度
h:預設高度

Claims (10)

  1. 一種半導體封裝結構，其中，包括：第一基板，所述第一基板具有第一面；第一晶片堆疊體，位於所述第一基板上，所述第一晶片堆疊體包括沿垂直於所述第一基板方向依次堆疊的多個第一半導體晶片，所述第一晶片堆疊體與所述第一基板的第一面之間電連接；中介層，位於所述第一晶片堆疊體上；所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域與所述第一基板之間電連接；以及模制層，所述模制層密封所述第一晶片堆疊體、所述中介層與所述第一基板的第一面，其中，所述第一互連區域不被所述模制層密封，所述第二互連區域被所述模制層密封，且所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間的側壁上形成有第一材料層。
  2. 如請求項1所述的半導體封裝結構，其中，所述第一材料層的材料包括導電材料或絕緣材料，優選地，所述半導體封裝結構還包括第二材料層，所述第二材料層位於所述模制層的頂表面上；所述第二材料層的材料與所述第一材料層的材料相同。
  3. 如請求項1所述的半導體封裝結構，其中，還包括：第一導電線，每個所述第一半導體晶片透過所述第一導電線與所述第一基板之間電連接；以及第二導電線，所述第二互連區域透過所述第二導電線與所述第一基板之間電連接。
  4. 如請求項1所述的半導體封裝結構，其中，所述第一互連區域上包括多個第一焊盤，所述第二互連區域上包括多個第二焊盤，其中，所述第二焊盤的數量大於所述第一焊盤的數量，所述第二焊盤的面積小於所述第一焊盤的面積。
  5. 如請求項1所述的半導體封裝結構，其中，所述模制層的頂表面與所述第一互連區域之間的側壁與垂直於所述第一基板方向的夾角為第一夾角，所述第一夾角大於或等於0°，且小於90°，優選地，所述半導體封裝結構還包括：第二封裝結構，所述第二封裝結構包括第一焊球，所述第一焊球與所述第一互連區域電連接；以及所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間具有預設高度，其中，所述第一焊球的高度大於所述預設高度。
  6. 一種半導體封裝結構的製備方法，其中，包括：提供第一基板，所述第一基板具有第一面；在所述第一基板上形成第一晶片堆疊體，所述第一晶片堆疊體包括沿垂直於所述第一基板方向依次堆疊的多個第一半導體晶片，所述第一晶片堆疊體與所述第一基板的第一面之間電連接；在所述第一晶片堆疊體上形成中介層，所述中介層具有第一互連面，所述第一互連面具有第一互連區域和第二互連區域，所述第一互連區域與所述第一基板之間電連接；以及形成模制層，所述模制層密封所述第一晶片堆疊體、所述中介層與所述第一基板的第一面，其中，所述第一互連區域不被所述模制層密封，所述第二互連區域被所述模制層密封，所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間具有預設高度，且所述第二互連區域上的所述模制層的頂表面與所述第一互連區域之間的側壁上形成有第一材料層。
  7. 如請求項6所述的方法，其中，還包括：在形成中介層後，形成第一導電線；每個所述第一半導體晶片透過所述第一導電線與所述第一基板之間電連接；以及形成第二導電線；所述第二互連區域透過所述第二導電線與所述第一基板之間電連接。
  8. 如請求項6所述的方法，其中，還包括：在所述第一互連區域上形成多個第一焊盤，在所述第二互連區域上形成多個第二焊盤，其中，所述第二焊盤的數量大於所述第一焊盤的數量，所述第二焊盤的面積小於所述第一焊盤的面積。
  9. 如請求項6所述的方法，其中，還包括：在形成中介層後，在所述中介層的第一互連區域上形成覆蓋層，所述覆蓋層包括第一部分和位於所述第一部分兩側的第二部分，所述第一部分和所述第二部分形成倒扣的U字形，以與所述中介層形成密封空腔；所述第二部分與垂直於所述第一基板方向的夾角為第一夾角，所述第一夾角大於或等於0°，且小於90°，優選地，所述覆蓋層的材料包括導電材料或絕緣材料，優選地，所述方法還包括：形成密封所述第一晶片堆疊體、所述中介層、所述覆蓋層與所述第一基板的第一面的模制層預層；以及去除部分所述模制層預層，以及所述覆蓋層的第一部分，保留所述第二部分，以形成為第一材料層。
  10. 如請求項6所述的方法，其中，還包括：在形成模制層後，在所述模制層的頂表面上形成第二材料層，所述第二材料層的材料與所述第一材料層的材料相同，優選地，所述方法還包括：形成第二封裝結構，所述第二封裝結構包括接合面以及位於所述接合面上的第一焊球；將所述第一焊球與所述第一互連區域電連接；以及將所述接合面與所述第二材料層連接。
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