CN114695286A - 三维堆叠的扇出型芯片封装结构及封装方法 - Google Patents

三维堆叠的扇出型芯片封装结构及封装方法 Download PDF

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Abstract

本发明提供一种三维堆叠的扇出型芯片封装结构及封装方法，该结构包括：第一基板，其第一表面的中央区域设置有槽体，边缘区域设置有多个第一电互连结构；第二基板，其边缘区域设置有多个第二电互连结构，多个第二电互连结构与多个第一电互连结构相对应；多个芯片，多个芯片的第一表面固定设置在槽体中，并与第一电互连结构电连接；混合键合结构，分别将第一基板的第一表面以及多个芯片的第二表面与第二基板混合键合连接；第一重布线层，设置在第一基板的第二表面；第一金属焊盘，设置在第二基板背离第一基板的一侧。本封装结构可实现埋入芯片的超高密度和超短距离的互连，同时，提高结构对芯片的集成度，降低整体的封装厚度，达到超薄的目的。

Description

三维堆叠的扇出型芯片封装结构及封装方法
技术领域
本发明属于半导体技术领域，具体涉及一种三维堆叠的扇出型芯片封装结构及封装方法。
背景技术
在扇出型封装中，如图1所示，芯片10被放置于硅基槽内，
通过光刻胶，使其固定成一个整体。在晶圆的正面，制作焊球14，
与外界连接，再通过硅通孔11，穿透至晶圆背面，制作焊盘12，实现与外界的更多连接，达到芯片高密度集成封装的目的。但是，在上述结构中，芯片10采用芯片面朝上放置，硅通孔11布置在硅槽边缘，分布密度低，其对封装器件的性能的提升能力有限。且结构为单层载体，集成密度低。
针对上述问题，有必要提出一种设计合理且有效解决上述问题的一种三维堆叠的扇出型芯片封装结构及封装方法。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种三维堆叠的扇出型芯片封装结构及封装方法。
本发明的一方面提供一种三维堆叠的扇出型芯片封装结构，所述封装结构包括：
第一基板，其第一表面的中央区域设置有槽体，边缘区域设置有多个第一电互连结构；
第二基板，其边缘区域设置有多个第二电互连结构，所述多个第二电互连结构与所述多个第一电互连结构相对应；
多个芯片，所述多个芯片的第一表面固定设置在所述槽体中，并与所述第一电互连结构电连接；
混合键合结构，分别将所述第一基板的第一表面以及所述多个芯片的第二表面与所述第二基板混合键合连接；
第一重布线层，设置在所述第一基板的第二表面；
第一金属焊盘，设置在所述第二基板背离所述第一基板的一侧。
可选的，所述混合键合结构包括：
第一钝化层和第二金属焊盘，设置在所述第二基板朝向所述第一基板一侧；
第二钝化层和第三金属焊盘，设置在所述第一基板的第一表面及所述多个芯片的第二表面；
所述第一钝化层与所述第二钝化层键合连接，所述第二金属焊盘与所述第三金属焊盘键合连接。
可选的，所述封装结构还包括：
第四金属焊盘，设置在所述多个芯片的第二表面；
第一介电层，设置在所述第一基板的第一表面以及所述第四金属焊盘的表面上；
第二重布线层，夹设在所述第一介电层和所述混合键合结构之间。
可选的，所述封装结构还包括：
第二介电层，设置在所述第一重布线层上；
和多个焊球，设置在所述第二介电层上。
可选的，所述第一电互连结构和所述第二电互连结构均为硅通孔。
可选的，所述多个芯片为相同类型芯片，或者，所述多个芯片分别为不同类型芯片。
可选的，所述多个芯片的第二表面低于所述槽体的表面。
可选的，所述多个芯片的第一表面为所述多个芯片的背面。
可选的，所述封装结构还包括：
第一粘合胶层，设置在所述多个芯片的第一表面与所述槽体底部之间；
第二粘合胶层，设置在所述多个芯片之间以及所述多个芯片与所述槽体的侧壁之间。
本发明的另一方面提供一种三维堆叠的扇出型芯片的封装方法，前文所述的封装结构采用所述封装方法进行封装。
本发明的三维堆叠的扇出型芯片的封装结构及封装方法，该封装结构中多个芯片的第一表面固定设置在槽体中，降低了封装结构的厚度，将第一基板的第一表面以及多个芯片的第二表面与第二基板混合键合连接，可实现埋入芯片的超高密度和超短距离的互连，同时，提高了结构对芯片的集成度，降低封装结构整体的封装厚度，达到超薄的目的。
附图说明
图1为现有技术中埋入式的扇出式封装结构示意图；
图2为本发明一实施例的一种三维堆叠的扇出型芯片封装结构的示意图；
图3为本发明一实施例的一种三维堆叠的扇出型芯片封装方法的流程示意图；
图4～图16为本发明另一实施例的一种三维堆叠的扇出型芯片封装结构的封装工艺示意图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
如图2所示，本发明的一个方面提供一种三维堆叠的扇出型芯片封装结构100，封装结构100包括第一基板110、第二基板120和多个芯片130；其中，第一基板110的边缘区域设置有多个第一电互连结构111，第二基板120的边缘区域设置有多个与第一电互连结构111相对应的第二电互连结构121。在本实施例中，第一基板110采用硅基板，也可以采用玻璃、金属、有机基板等，本领域技术人员可以根据实际需要进行选择，本实施例不做具体限定。
需要说明的是，在本实施例中，第一基板110采用硅基板，也可以采用玻璃、金属、有机基板等，本领域技术人员可以根据实际需要进行选择，本实施例不做具体限定。在本实施例中，第一电互连结构111采用硅通孔，也可以采用其他的电互连结构，本实施例不做具体限定。采用硅通孔技术实现硅通孔的垂直电气互连，降低了封装高度。
第一基板110的第一表面的中央区域设置有槽体112，槽体112内固定设置有多个芯片130，多个芯片130与第一电互连结构111电连接。需要说明的是，多个芯片130可以是同一类型的芯片，也可以是不同类型的芯片，本实施例不做具体限定。芯片130的个数本实施例也不做具体限定可以根据实际需要进行设定，在本实施例中，多个芯片130横向固定在槽体112内。在本实施例中，多个芯片130的第一表面是指芯片的背面，也就是说，多个芯片130采用正面朝上的形式固定在槽体112内。
第一基板110的第一表面以及多个芯片130的第二表面通过混合键合结构(图中未标出)与第二基板120混合键合。第一基板110与第二基板120进行混合键合，一方面可以实现芯片之间信号互连接通，另一方面可实现埋入芯片的超高密度和超短距离的互连。
第一基板110的第二表面设置有第一重布线层150。第一重布线层150的材料通常为钛和铜，对于第一重布线层150的材料本实施例不做具体限定。第一重布线层150可以提供更高的互连密度，提高器件的性能。
第二基板120背离第一基板110的一侧设置有第一金属焊盘180。通过第一金属焊盘180可以用于连接更多的芯片。
本发明的三维堆叠的扇出型芯片封装结构，包括第一基板、第二基板和多个芯片，其中，第一基板的边缘区域设置有多个第一电互连结构，第二基板的边缘区域设置有多个与第一电互连结构相对应的第二电互连结构；第一基板的第一表面设置有槽体，槽体内固定设置有多个芯片，多个芯片与第一电互连结构电连接；第一基板的第一表面以及多个芯片的第二表面通过混合键合结构与第二基板混合键合；第一基板的第二表面设置有第一重布线层；第二基板背离所述第一基板的一侧设置有第一金属焊盘，用于连接更多的芯片。本发明的封装结构可实现埋入芯片的超高密度和超短距离的互连，同时，提高结构对芯片的集成度，降低整体的封装厚度，达到超薄的目的。
示例性的，如图2所示，混合键合结构包括设置在第二基板120朝向第一基板110一侧的第一钝化层122和第二金属焊盘123、以及设置在第一基板110的第一表面及多个芯片130的第二表面的第二钝化层113和第三金属焊盘114。其中，第一钝化层122与第二钝化层113混合键合连接，第二金属焊盘123与第三金属焊盘114混合键合连接。
需要说明的是，在本实施例中，第一钝化层122和第二钝化层113的材料都可以为二氧化硅材料或者氮化硅材料，也可以是其他的起到钝化作用的材料，本实施例不做限定。第二金属焊盘123和第三金属焊盘114都可以为铜焊盘，也可以采用其他的金属材料，本实施例不做具体限定。
示例性的，如图2所示，多个芯片130的第二表面设置有第四金属焊盘131，也就是说，多个芯片130的正面设置有第四金属焊盘131，第四金属焊盘131为金属铜焊盘，也可以是其他材料的焊盘，本实施例不做具体限定。
需要说明的是，多个芯片130的第二表面低于槽体112的表面，这样可以保证第四金属焊盘131的表面与第一基板110的第一表面齐平。
封装结构100还包括第一介电层134和第二重布线层135。第一介电层134设置在第一基板110的第一表面以及第四金属焊盘131的表面上。第二重布线层135夹设在第一介电层134和混合键合结构之间。在本实施例中，第一介电层134的材料为聚酰亚胺(PI)、聚苯并噁唑(PBO)等，本实施例不做具体限定。第二重布线层135的材料通常为钛和铜，本实施例不做具体限定。
封装结构100还包括第二介电层160和多个焊球170，第二介电层160设置在第一重布线层150上，多个焊球170设置在第二介电层160上。在本实施例中，第二介电层160的材料为聚酰亚胺(PI)、聚苯并噁唑(PBO)等，本实施例不做具体限定。该封装结构通过焊球170与外界连接，也可以通过其他的方式与外界连接，本实施例不做具体限定。
示例性的，如图2所示，多个芯片130的第一表面与槽体112底部之间设置有第一粘合胶层132，多个芯片130之间以及多个芯130片与槽体112的侧壁之间设置有第二粘合胶层133。第一粘合胶层132和第二粘合胶层133可以更好的将多个芯片130固定在槽体112内。
需要说明的是，本实施例提供的第二基板120可以为硅基板，但不局限于此，也可以是SOI等其它类型的基板。本实施例提供第二基板120可以是晶圆，但不限于此，第二基板120也可以是埋入芯片的晶圆或其他芯片晶圆。也就是说，本实施例中，对于第二基板120的结构不做具体限定，只要第一基板110与第二基板120能够通过混合键合结构键合连接即可。
如图2所示，在本实施例中，第二基板120为与第一基板110类似的结构，第二基板120朝向第一基板110的表面设置有第一槽体124，第一槽体124内固定有多个第一芯片140，第二钝化层113分别形成在第二基板120朝向第一基板110的一侧以及多个第一芯片140朝向第一基板110的表面。当然，第二基板120也可以是其他的结构，本实施例不做具体限定。
本发明的三维堆叠的扇出型芯片封装结构，包括第一基板、第二基板和多个芯片，其中，第一基板的边缘区域设置有多个第一电互连结构，第二基板的边缘区域设置有多个与第一电互连结构相对应的第二电互连结构；第一基板的第一表面的中央区域设置有槽体，槽体内固定设置有多个芯片，多个芯片与第一电互连结构电连接；第一基板的第一表面以及多个芯片的第二表面通过混合键合结构与第二基板混合键合；第一基板的第二表面设置有第一重布线层；第二基板背离所述第一基板的一侧设置有第一金属焊盘，用于连接更多的芯片。本发明的封装结构可实现埋入芯片的超高密度和超短距离的互连，同时，提高结构对芯片的集成度，降低整体的封装厚度，达到超薄的目的。
如图3所示，本发明的另一方面提供一种三维堆叠的扇出型芯片封装方法S100，前文所述的封装结构100通过封装方法S100进行封装。所述封装方法S100包括：
S110、提供第一基板、第二基板和多个芯片，其中，所述第一基板的边缘区域设置有多个第一电互连结构，所述第二基板的边缘区域设置有多个与所述第一电互连结构相对应的第二电互连结构。
具体地，如图11至图16所示，提供第一基板110、第二基板120和多个芯片130，其中，第一基板110的边缘区域设置有多个第一电互连结构111，第二基板120的边缘区域设置有多个与第一电互连结构111相对应的第二电互连结构121。在本实施例中，第一基板110采用硅基板，也可以采用玻璃、金属、有机基板等，本领域技术人员可以根据实际需要进行选择，本实施例不做具体限定。
需要说明的是，多个芯片130可以是同一类型的芯片，也可以是不同类型的芯片，本实施例不做具体限定。芯片130的个数本实施例也不做具体限定可以根据实际需要进行设定，在本实施例中，多个芯片130横向固定在槽体112内。
需要进一步说明的是，在本实施例中，第一电互连结构111采用硅通孔，也可以采用其他的电互连结构，本实施例不做具体限定。具体地，如图4所示，可以在第一基板110的第一表面，通过刻蚀等工艺，制作出盲孔，然后通过电镀、化学镀等工艺将盲孔制作成第一电互连结构111，也就是硅通孔。也可以采用其他的工艺制作第一电互连结构111，本实施例不做具体限定。采用硅通孔技术实现硅通孔的垂直电气互连，降低了封装高度。
S120、在所述第一基板的第一表面的中央区域形成槽体，并将所述多个芯片的第一表面固定在所述槽体内，其中，所述多个芯片与所述第一电互连结构电连接。
在本实施例中，多个芯片130的第一表面为多个芯片130的背面，也就是说，多个芯片130正面朝上固定在槽体112内。
具体地，如图5所示，可以采用光刻和刻蚀等工艺在第一基板110的第一表面的中央区域形成槽体112，并将多个芯片130的第一表面固定在槽体112内，也就是说，将多个芯片130的背面固定在槽体112内。
示例性的，如图6所示，多个芯片130的第二表面设置有第四金属焊盘131，也就是说，多个芯片130的正面设置有第四金属焊盘131。
将所述多个芯片的第一表面固定在所述槽体内，包括：
如图6所示，将多个芯片130的第一表面形成第一粘合胶132，以将多个芯片130固定在槽体112中。也就是说，多个芯片130的背面形成第一粘合胶132，通过第一粘合胶132将多个芯片130的背面固定在槽体112中。
在第一基板110的第一表面及第四金属焊盘131表面形成第二粘合胶133，并使得部分第二粘合胶133填充至槽体112侧壁与芯片130之间的缝隙以及多个芯片130之间的缝隙，进一步将多个芯片130进行固定。
将第一基板110的第一表面及多个芯片的第二表面上的所述第二粘合胶(图中未标出)去除，以露出所述第四金属焊盘131。
多个芯片130与第一电互连结构111电连接，也就是说，多个芯片130通过第四金属焊盘131与多个第一电互连结构111，以将多个芯片130的信号引出。
示例性的，如图6所示，多个芯片130的第二表面低于槽体112的表面，这样可以使得第四金属焊盘131的表面与第一基板110的第一表面齐平，为第一基板110和第二基板120的键合做铺垫。
S130、将所述第一基板的第一表面以及所述多个芯片的第二表面分别与所述第二基板进行混合键合。
如图11所示，将第一基板110的第一表面以及多个芯片130的第二表面分别与第二基板120进行混合键合。
具体地，如图11所示，第二基板120朝向第一基板110的一侧设置有第一钝化层122和第二金属焊盘123。
将第一基板110的第一表面以及多个芯片130的第二表面分别与第二基板120进行混合键合，包括：
如图9和图10所示，在第一基板110的第一表面及多个芯片130的第二表面形成第二钝化层113和第三金属焊盘114。形成第三金属焊盘114后，采用化学机械抛光技术对第三金属焊盘114和第二钝化层113的表面进行抛光，使第三金属焊盘114和第二钝化层113的表面齐平。
将第一钝化层122与第二钝化层113进行键合，将第二金属焊盘123与第三金属焊盘114进行键合。具体地，第一钝化层122与第二钝化层113的接触面都是平整的，将第一钝化层122与第二钝化层113对准，通过高温压合作用将第一钝化层122与第二钝化层113进行连接，然后在200℃以上温度下进行烘烤，使第二金属焊盘123与第三金属焊盘114受热膨胀形成键合。
需要说明的是，在本实施例中，第一钝化层122和第二钝化层113的材料都可以为二氧化硅材料或者氮化硅材料，也可以是其他的起到钝化作用的材料，本实施例不做限定。第二金属焊盘123和第三金属焊盘114都可以为铜焊盘，也可以采用其他的金属材料，本实施例不做具体限定。第二金属焊盘123与第三金属焊盘114进行键合，也就是说，利用铜受热膨胀形成焊盘。
仍需要说明的是，本实施例提供的第二基板120可以为硅基板，但不局限于此，也可以是SOI等其它类型的基板。本实施例提供第二基板120可以是晶圆，但不限于此，第二基板120也可以是埋入芯片的晶圆或其他芯片晶圆。也就是说，本实施例中，对于第二基板120的结构不做具体限定，只要第一基板110与第二基板120能够进行混合键合即可。其中，键合方案可为第一基板110的第一表面(正面)和另一基板的第二表面(背面)结合(face-back)，当然位置也可颠倒，也就是说，第一基板110的第一表面(正面)与另一基板的第一表面(正面)相结合或第一基板110的第二表面(背面)与另一基板的第二表面(背面)键合(face-face)。如图11所示，在本实施例中，第二基板120为与第一基板110类似的结构，第二基板120内设置有第一槽体124，第一槽体124内固定有多个第一芯片140，第二钝化层113分别形成在第二基板120朝向第一基板110的一侧以及多个第一芯片140朝向第一基板110的表面。第一基板110的第一表面与第二基板120的第一表面键合(face-face)。
第一基板110的第一表面以及多个芯片130的第二表面分别与第二基板120进行混合键合，可以实现芯片之间信号互连接通。
示例性的，所述在所述第一基板的第一表面及所述多个芯片的第二表面形成第二钝化层和第三金属焊盘之前，所述方法还包括：
首先，在所述第一基板的第一表面及所述第四金属焊盘的表面形成第一介电层，并对所述第一介电层进行图形化。
具体地，如图7所示，在第一基板110的第一表面以及第四金属焊盘131的表面涂敷第一介电层134，第一介电层134的材料为聚酰亚胺(PI)、聚苯并噁唑(PBO)等，涂敷方法通常为晶圆旋涂，本实施例不做具体限定。在第一介电层134的表面涂敷光刻胶层，通过曝光和显影对光刻胶层进行图形化形成多个第一开口(图中未标出)。
其次，在图形化后的所述第一介电层上形成第二重布线层，并对所述第二重布线层进行图形化。
具体地，如图8所示，在图形化后的第一介电层134上沉积第二重布线层135，沉积方法为溅射及电镀等，第二重布线层135的材料通常为钛和铜，对于沉积方法和金属材料本实施例不做具体限定。通过光刻及刻蚀工艺图形化第二重布线层135。蚀刻工艺可以用湿法蚀刻也可以用干法蚀刻，本实施例不做具体限定。在图形化后的第一介电层134上沉积第二重布线层135可以提供更高的互连密度，满足高性能器件的需求。
S140、在键合后的所述第一基板的第二表面形成第一重布线层。
首先，将所述第一基板的第二表面进行减薄，以露出所述第一电互连结构。
具体地，如图12所示，通过研磨等工艺将第一基板110的第二表面进行减薄，以露出第一电互连结构111，也就是说，露出硅通孔。进一步优选地，第一基板110的第二表面可以减薄至多个芯片130的第一表面，也就是说，第一基板110的第二表面可以减薄至多个芯片130的背面处，这样可以最大的降低了封装厚度，达到了超薄目的。
其次，在减薄后的所述第一基板的第二表面形成第一重布线层。
具体地，如图13所示，在减薄后的第一基板110的第二表面沉积形成第一重布线层150。沉积方法为溅射及电镀等，第一重布线层150的材料通常为钛和铜，对于沉积方法和金属材料本实施例不做具体限定。
示例性的，所述在键合后的所述第一基板的第二表面形成第一重布线层之后，所述方法还包括：
首先，图形化所述第一重布线层。
如图13所示，通过光刻及刻蚀工艺图形化第一重布线层150。
其次，在图形化后的第一重布线层上形成第二介电层，并对所述第二介电层进行图形化。
如图13所示，再图形化后的第一重布线层150上涂敷第二介电层160，并通过光刻及刻蚀工艺对第二介电层160进行图形化，形成多个第二开口(图中未标出)。第二介电层160的材料为聚酰亚胺(PI)、聚苯并噁唑(PBO)等，涂敷方法通常为晶圆旋涂，本实施例不做具体限定。
再次，在图形化的所述第二介电层上形成多个焊球。
如图13所示，在图形化后的第二介电层160的多个第二开口处进行植球，形成多个焊球170，通过焊球170与外基板和芯片进行连接。也就是说，通过焊球170实现与外界连接，当然也可以通过其他的方式实现与外界的连接，本实施例不做具体限定。
S150、在键合后的所述第二基板背离所述第一基板的一侧形成第一金属焊盘。
首先，将所述第一基板的第二表面固定在临时载盘上。
如图14所示，具体地，将第一基板110的第一表面通过粘合层125固定在临时载盘126上。粘合层125将多个焊球170包裹，对焊球170起到保护作用。
其次，将所述第二基板背离所述第一基板的一侧进行减薄，以露出所述第二电互连结构。
如图15所示，采用研磨等工艺将第二基板120背离第一基板110的一侧进行减薄，以露出第二电互连结构121，也就是说，露出第二基板120背离第一基板110的一侧的硅通孔。第二基板120的减薄程度可以根据实际需要进行选择，本实施例不做具体限定。
再次，在减薄后的所述第二基板背离所述基板的一侧形成所述第一金属焊盘。
如图15所示，在减薄后的第二基板120背离第一基板110的一侧通过电镀、溅射等工艺形成第一金属焊盘180。第一金属焊盘180可以用于连接更多的芯片或者基板。例如，第一金属焊盘180上可以连接多个第二基板120，也可以连接多个其他的芯片，本实施例不做具体限定。
最后，将所述第一基板的第二表面与所述临时载盘分离。
如图16所示，使用暂时性玻璃载盘分离技术将第一基板110的第二表面与临时载盘126进行分离，完成封装。
本发明的三维堆叠的扇出型芯片封装方法，在第一基板的第一表面形成槽体，并将多个芯片的第一表面固定在槽体内，多个芯片与第一基板所形成的总厚度与第一基板的厚度差不多，从而可以有效降低埋入式封装结构的厚度；将第一基板的第一表面以及多个芯片的第二表面分别与第二基板进行混合键合，实现封装结构超短距离互连，提升了封装结构整体的性能和集成度，降低了封装结构整体的封装厚度，实现了超薄封装。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种三维堆叠的扇出型芯片封装结构，其特征在于，包括：
第一基板，其第一表面的中央区域设置有槽体，边缘区域设置有多个第一电互连结构；
第二基板，其边缘区域设置有多个第二电互连结构，所述多个第二电互连结构与所述多个第一电互连结构相对应；
多个芯片，所述多个芯片的第一表面固定设置在所述槽体中，并与所述第一电互连结构电连接；
混合键合结构，分别将所述第一基板的第一表面以及所述多个芯片的第二表面与所述第二基板混合键合连接；
第一重布线层，设置在所述第一基板的第二表面；
第一金属焊盘，设置在所述第二基板背离所述第一基板的一侧。
2.根据权利要求1所述的封装结构，其特征在于，所述混合键合结构包括：
第一钝化层和第二金属焊盘，设置在所述第二基板朝向所述第一基板一侧；
第二钝化层和第三金属焊盘，设置在所述第一基板的第一表面及所述多个芯片的第二表面；
所述第一钝化层与所述第二钝化层键合连接，所述第二金属焊盘与所述第三金属焊盘键合连接。
3.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括：
第四金属焊盘，设置在所述多个芯片的第二表面；
第一介电层，设置在所述第一基板的第一表面以及所述第四金属焊盘的表面上；
第二重布线层，夹设在所述第一介电层和所述混合键合结构之间。
4.根据权利要求1至3任一项所述的封装结构，其特征在于，所述封装结构还包括：
第二介电层，设置在所述第一重布线层上；
多个焊球，设置在所述第二介电层上。
5.根据权利要求1至3任一项所述的封装结构，其特征在于，所述第一电互连结构和所述第二电互连结构均为硅通孔。
6.根据权利要求1至3任一项所述的封装结构，其特征在于，所述多个芯片为相同类型芯片，或者，所述多个芯片分别为不同类型芯片。
7.根据权利要求1至3任一项所述的封装结构，其特征在于，所述多个芯片的第二表面低于所述槽体的表面。
8.根据权利要求1至3任一项所述的封装结构，其特征在于，所述多个芯片的第一表面为所述多个芯片的背面。
9.根据权利要求1至3任一项所述的封装结构，其特征在于，所述封装结构还包括：
第一粘合胶层，设置在所述多个芯片的第一表面与所述槽体底部之间；
第二粘合胶层，设置在所述多个芯片之间以及所述多个芯片与所述槽体的侧壁之间。
10.一种三维堆叠的扇出型芯片的封装方法，权利要求1至9任一项所述的封装结构采用所述封装方法进行封装。
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