KR102389772B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 대향되는 제1 면과 제2 면을 포함하는 제1 반도체 칩, 대향되는 제3 면과 제4 면을 포함하는 제2 반도체 칩으로, 상기 제3 면은 상기 제2 면과 마주보는 제2 반도체 칩, 상기 제1 면과 상기 제2 면 사이로 연장되는 제1 관통 전극 및 제2 관통 전극, 상기 제3 면과 상기 제4 면 사이로 연장되고, 상기 제1 관통 전극과 연결되는 제3 관통 전극 및 상기 제3 면과 상기 제4 면 사이로 연장되고, 상기 제2 관통 전극과 연결되는 제4 관통 전극을 포함하고, 상기 제2 면에서, 상기 제1 관통 전극의 말단은 제1 자기 극성을 갖고, 상기 제2 면에서, 상기 제2 관통 전극의 말단은 상기 제1 자기 극성과 반대인 제2 자기 극성을 갖는다.

Description

반도체 장치 및 이의 제조 방법 {Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 기판 관통 비아(Through via)을 사용한다.
또한, 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다. 나아가 반도체 장치의 집적도가 증가됨에 따라, 반도체 장치의 구성 요소들에 대한 디자인 룰(design rule)이 감소되고 있다.
멀티 칩 적층의 경우, 옵티컬한 방법을 사용하기 때문에, 미스-얼라인(Mis-Align)이 발생할 수 있고, 관통 비아 사이의 거리 축소 등에 제한이 있을 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 범프(bump)에 자성 물질(magnetic material)을 포함시켜, 적층되는 반도체 칩 간의 셀프 얼라인(self align)이 될 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 범프에 자성 물질을 포함시켜, 반도체 장치의 집적도를 높일 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 대향되는 제1 면과 제2 면을 포함하는 제1 반도체 칩, 대향되는 제3 면과 제4 면을 포함하는 제2 반도체 칩으로, 제3 면은 제2 면과 마주보는 제2 반도체 칩, 제1 면과 제2 면 사이로 연장되는 제1 관통 전극 및 제2 관통 전극, 제3 면과 제4 면 사이로 연장되고, 제1 관통 전극과 연결되는 제3 관통 전극 및 제3 면과 제4 면 사이로 연장되고, 제2 관통 전극과 연결되는 제4 관통 전극을 포함하고, 제2 면에서, 제1 관통 전극의 말단은 제1 자기 극성을 갖고, 제2 면에서, 제2 관통 전극의 말단은 제1 자기 극성과 반대인 제2 자기 극성을 갖는다.
몇몇 실시예에서, 상기 제3 면에서, 상기 제3 관통 전극의 말단은 상기 제2 자기 극성을 갖고, 상기 제3 면에서, 상기 제4 관통 전극의 말단은 상기 제1 자기 극성을 가질 수 있다.
몇몇 실시예에서, 상기 제1 관통 전극은, 상기 제1 반도체 칩 내부에 형성되는 제1 바디부 및 상기 제1 바디부와 연결되는 제1 돌출부로서, 상기 제1 돌출부의 적어도 일부가 상기 제2 면보다 더 돌출되어 있는 제1 돌출부를 포함하고, 상기 제2 관통 전극은, 상기 제1 반도체 칩 내부에 형성되는 제2 바디부 및 상기 제2 바디부와 연결되는 제2 돌출부로서, 상기 제2 돌출부의 적어도 일부가 상기 제2 면보다 더 돌출되어 있는 제2 돌출부를 포함할 수 있다.
몇몇 실시예에서, 상기 제1 돌출부의 전체 및 상기 제2 돌출부의 전체는, 상기 제2 면 보다 돌출되어 있고, 상기 제1 돌출부의 말단은 상기 제1 관통 전극의 말단이고, 상기 제2 돌출부의 말단은 상기 제2 관통 전극의 말단일 수 있다.
몇몇 실시예에서, 상기 제1 돌출부의 말단은, 상기 제1 관통 전극의 말단이고, 상기 제2 돌출부의 말단은, 상기 제2 관통 전극의 말단일 수 있다.
몇몇 실시예에서, 상기 제1 바디부와 상기 제2 바디부 각각은, 비자성 물질(non-magnetic material)을 포함하고, 상기 제1 돌출부와 상기 제2 돌출부 각각은, 자성 물질(magnetic material)을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 바디부는, 상기 제1 돌출부와 동일한 자성 물질(magnetic material)을 포함하고, 상기 제2 바디부는, 상기 제2 돌출부와 동일한 자성 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 바디부는 제1 자성 물질을 포함하고, 상기 제1 돌출부는 상기 제1 자성 물질과 다른 제2 자성 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 관통 전극과 상기 제2 관통 전극 사이에, 말단이 자기 극성을 갖는 관통 전극이 비형성될 수 있다.
몇몇 실시예에서, 상기 제1 반도체 칩은, 상기 제1 면과 상기 제2 면 사이로 연장되는 제5 관통 전극을 더 포함하고, 상기 제2 면에서, 상기 제5 관통 전극의 말단은 비자기 극성(non-magnetic polarity)을 가질 수 있다.
몇몇 실시예에서, 상기 제1 반도체 칩과 상기 제2 반도체 칩이 중첩되어 배치되는 실장 기판을 더 포함하고, 상기 제1 반도체 칩과 상기 제2 반도체 칩은, 상기 실장 기판 상에 순차적으로 적층될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 대향되는 제1 면과 제2 면을 포함하는 제1 반도체 칩, 대향되는 제3 면과 제4 면을 포함하는 제2 반도체 칩으로, 상기 제3 면은 상기 제2 면과 마주보는 제2 반도체 칩, 상기 제2 면 상에 형성되고, 상기 제2 면 보다 돌출되는 제1 범프(bump), 상기 제2 면 상에 형성되고, 상기 제2 면 보다 돌출되는 제2 범프, 상기 제3 면 상에, 상기 제3 면 보다 돌출되도록 형성되고, 상기 제1 범프와 연결되는 제3 범프 및 상기 제3 면 상에, 상기 제3 면 보다 돌출되도록 형성되고, 상기 제2 범프와 연결되는 제4 범프를 포함하고, 상기 제1 범프 내의 자기장의 방향과 상기 제2 범프 내의 자기장의 방향은 상이할 수 있다.
몇몇 실시예에서, 상기 제1 반도체 칩 내부에, 상기 제1 면과 상기 제2 면 사이로 연장되고, 상기 제1 범프와 연결되는 제1 관통 비아 및 상기 제1 반도체 칩 내부에, 상기 제1 면과 상기 제2 면 사이로 연장되고, 상기 제2 범프와 연결되는 제2 관통 비아를 더 포함하고, 상기 제1 관통 비아 및 상기 제2 관통 비아는 비자성 물질(non-magnetic material)을 포함할 수 있다.
몇몇 실시예에서, 상기 제3 범프 내의 자기장의 방향은, 상기 제1 범프 내의 자기장의 방향과 같고, 상기 제4 범프 내의 자기장의 방향은, 상기 제2 범프 내의 자기장의 방향과 같을 수 있다.
몇몇 실시예에서, 상기 제2 면 상에, 상기 제2 면 보다 돌출되도록 형성되는 제5 범프를 더 포함하고, 상기 제5 범프는 비자성 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 반도체 칩 내부에, 상기 제1 면과 상기 제2 면 사이로 연장되는 제3 관통 비아를 더 포함하고, 상기 제3 관통 비아는 비자성 물질을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.
도 4 및 도 5는 도 1의 K면을 확대한 확대도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다. 도 4 및 도 5는 도 1의 K면을 확대한 확대도이다. 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 실장 기판(100), 제1 반도체 칩(201), 제2 반도체 칩(202), 제1 관통 전극(221) 내지 제4 관통 전극(224) 등을 포함할 수 있다.
실장 기판(100)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다.
실장 기판(100)은 서로 대향되는 실장 기판의 상면 및 실장 기판의 하면을 포함할 수 있다. 외부 단자(104)는 실장 기판(100)의 하면에 형성될 수 있다. 외부 단자(104)는, 본 발명의 몇몇 실시예들에 따른 반도체 장치와 외부 장치를 전기적으로 연결할 수 있다.
본딩 패드(102)는 외부 장치와 연결되는 외부 단자(104)와 전기적으로 연결될 수 있다. 본딩 패드(102)는 제2 반도체 칩(202) 및 제1 반도체 칩(201)에 전기적 신호를 공급할 수 있다. 또는, 본딩 패드(102) 중 적어도 하나는, 예를 들어, 그라운드 패드일 수 있고, 실장 기판(100) 내의 접지라인과 전기적으로 연결될 수도 있다. 본딩 패드(102)는 실장 기판(100)의 예를 들어, 중앙부에 배치되는 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 또한, 본딩 패드(102)가 구 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본딩 패드(102)는, 예를 들어, 반도체 장치 제조 공정에 따라 다양한 형상을 가질 수 있다.
제1 반도체 칩(201)과 제2 반도체 칩(202)은, 실장 기판(100) 상에 중첩되어 배치될 수 있다. 예를 들어, 제1 반도체 칩(201)과 제2 반도체 칩(202)은, 실장 기판(100) 상에 순차적으로 적층될 수 있다. 예를 들어, 제2 반도체 칩(202)은, 전기적으로 연결되는 제1 반도체 칩(201)과 전체적으로 오버랩될 수 있다.
제1 반도체 칩(201)은, 대향되는 제1 면(211)과 제2 면(212)을 포함할 수 있다. 제2 반도체 칩(202)은, 대향되는 제3 면(213)과 제4 면(214)을 포함할 수 있다. 제2 반도체 칩(202)의 제3 면(213)은, 제1 반도체 칩(201)의 제2 면(212)과 마주볼 수 있다.
제1 반도체 칩(201) 및 제2 반도체 칩(202)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 제1 반도체 칩(201) 및/또는 제2 반도체 칩(202)이 로직 칩일 경우, 제1 반도체 칩(201) 및/또는 제2 반도체 칩(202)은 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 제1 반도체 칩(201) 및/또는 제2 반도체 칩(202)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
제2 반도체 칩(202)은, 제2 반도체 칩(202)의 제4 면(214)에 형성되는 제3' 돌출부(257)에 의해 실장 기판(100)과 전기적으로 연결될 수 있다. 즉, 제3' 돌출부(257)는 제2 반도체 칩(202)과 실장 기판(100)의 본딩 패드(102)를 전기적으로 연결할 수 있다. 제3' 돌출부(257)를 직사각형 형상으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제3' 돌출부(257)는, 볼 형태의 솔더 볼 일 수 있다. 또는, 제3' 돌출부(257)는, 예를 들어, 필라(pillar)와 솔더 볼이 결합된 솔더 범프 타입일 수 있음은 물론이다.
실장 기판(100)과 연결되는 제3' 돌출부(257)는, 자성 물질(magnetic material) 또는 비자성 물질(non-magnetic material)을 포함할 수 있다.
실장 기판(100)과 제2 반도체 칩(202) 사이에, 실장 기판(100)과 제2 반도체 칩(202)을 본딩하는 제3' 돌출부(257)가 위치할 수 있다. 따라서, 제2 반도체 칩(202)은, 실장 기판(100)과 이격되어 배치될 수 있다. 즉, 실장 기판(100)의 상면과 제2 반도체 칩(202)의 제4 면(214)은, 적어도 제3' 돌출부(257)의 높이만큼 이격될 수 있다.
제1 반도체 칩(201) 및 제2 반도체 칩(202)은, 예를 들어, 플립칩(flip chip)의 형태를 할 수 있고, 제3' 돌출부(257)는 반도체 소자 회로가 형성된 면에 형성될 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 기술적 사상에 따른 반도체 장치에서, 제1 반도체 칩(201) 및 제2 반도체 칩(202)은 단일 칩인 것으로 도시하였으나, 이는 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 반도체 칩(201)은, 제2 반도체 칩(202) 내에 형성된 제3 관통 전극(223) 및 제4 관통 전극(224)을 매개로 실장 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 제1 반도체 칩(201)은, 제1 관통 전극(221) 및 제3 관통 전극(223)을 통해 실장 기판(100)과 전기적으로 연결될 수 있다. 이에 대한 자세한 사항은 후술한다.
제1 반도체 칩(201)은, 제1 면(211)과 제2 면(212) 사이로 연장되는 제1 관통 전극(221) 및 제2 관통 전극(222)을 포함할 수 있다. 도 1에서, 제1 반도체 칩(201) 내부에, 관통 전극이 4개 형성되는 것으로 도시하였으나, 이는 설명의 편이를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다.
제1 관통 전극(221)은 제1 바디부(251)와 제1 돌출부(241)를 포함할 수 있다. 제2 관통 전극(221)은 제2 바디부(252)와 제2 돌출부(242)를 포함할 수 있다.
제1 바디부(251)와 제2 바디부(252)는, 제1 반도체 칩(201) 내부에 형성될 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제1 바디부(251)와 제2 바디부(252)는, TSV(Through Silicon Via)일 수 있다. 도면에서, 제1 바디부(251)와 제2 바디부(252)는, 제1 반도체 칩(201)의 제2 면(212)에 대해 수직인 기울기를 갖는 것으로 도시하였으나, 이는 설명의 편이를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 바디부(251) 및 제2 바디부(252)는, 제1 반도체 칩(201)의 제2 면(212)에 대해 기울기를 가질 수도 있다.
제1 돌출부(241)는 제1 바디부(251)와 연결될 수 있다. 제2 돌출부(242)는, 제2 바디부(252)와 연결될 수 있다. 제1 돌출부(241) 및 제2 돌출부(242)는, 제1 반도체 칩(201)의 제2 면(212) 보다 더 돌출되어 있을 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제1 돌출부(241)와 제2 돌출부(242)는, 범프(bump) 일 수 있다.
도 1에서, 제1 돌출부(241) 및 제2 돌출부(242)의 형상을, 직사각형인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 돌출부(241) 및 제2 돌출부(242)의 형상은, 반도체 장치 제조 공정에 따라 다양한 형상을 가질 수 있다.
제1 관통 전극(221)은, 제1 반도체 칩(201)의 제2 면(212)에서 제1 관통 전극(221)의 제1 말단(231)을 포함할 수 있다. 구체적으로, 제1 관통 전극(221)의 제1 말단(231)은, 제1 돌출부(241)의 말단일 수 있다. 예를 들어, 제1 돌출부(241)와 후술될 제3 돌출부(243)이 직접 접속되는 경우, 제1 관통 전극(221)의 제1 말단(231)은, 제3 관통 전극(223)의 제3 돌출부(243)와 만나는 경계일 수 있다.
제2 관통 전극(222)은, 제1 반도체 칩(201)의 제2 면(212)에서, 제2 관통 전극(222)의 제2 말단(232)을 포함할 수 있다. 구체적으로, 제2 관통 전극(222)의 제2 말단(232)은, 제2 돌출부(242)의 말단일 수 있다. 예를 들어, 제2 돌출부(242)와 후술될 제4 돌출부(244)이 직접 접속되는 경우, 제2 관통 전극(222)의 제2 말단(232)은, 제4 관통 전극(224)의 제4 돌출부(244)와 만나는 경계일 수 있다.
도 2를 참조하면, 제1 반도체 칩(201)은 제1 면(211)과 제2 면(212) 사이로 연장되는, 제5 관통 전극(225)과 제7 관통 전극 내지 제9 관통 전극을 더 포함할 수 있다.
제1 관통 전극(221) 및 제2 관통 전극(222)과 마찬가지로, 제5 관통 전극(225)과 제7 관통 전극 내지 제9 관통 전극 각각은, 제5 돌출부(235)와 제7 돌출부(247) 내지 제9 돌출부(249) 각각을 포함할 수 있다. 또한, 제1 관통 전극(221) 및 제2 관통 전극(222)과 마찬가지로, 제5 말단(235)과 제7 말단(237) 내지 제9 말단(239) 각각은, 제5 돌출부(245)와 제7 돌출부(247) 내지 제9 돌출부(249) 각각의 말단일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(201)의 제2 면(212)에서 제1 관통 전극(251)의 제1 말단(231)은, 제1 자기 극성을 가질 수 있다. 제1 반도체 칩(201)의 제2 면(212)에서 제2 관통 전극(252)의 제2 말단(232)은, 제2 자기 극성을 가질 수 있다.
제1 자기 극성과 제2 자기 극성은, 서로 반대인 극성일 수 있다. 예를 들어, 제1 자기 극성이 N극이면, 제2 자기 극성은 S극일 수 있다. 또는, 예를 들어 제1 자기 극성이 S극이면, 제2 자기 극성은 N극일 수 있다.
몇몇 실시예에서, 제2 면(212)에서 제1 관통 전극(221)의 제1 말단(231)이 제1 자기 극성을 가지는 경우, 제2 면(212)에서 제5 관통 전극(225)의 제5 말단(235)은, 예를 들어, 제1 자기 극성을 가질 수 있다. 이 경우, 제1 관통 전극(221)과 제5 관통 전극(225) 사이에는, 제2 자기 극성을 갖는 제2 관통 전극(222) 만이 배치될 수 있다.
제2 면(212)에서 제7 관통 전극의 제7 말단(237)은, 예를 들어, 제2 자기 극성을 가질 수 있다. 이 경우, 제1 관통 전극(221)과 제7 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다.
제2 면(212)에서 제8 관통 전극의 제8 말단(238)은, 예를 들어, 제1 자기 극성을 가질 수 있다. 이 경우, 제7 관통 전극과 제8 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다. 또한, 제2 관통 전극(222)과 제8 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다.
제2 면(212)에서 제9 관통 전극의 제9 말단(239)은, 예를 들어, 제2 자기 극성을 가질 수 있다. 이 경우, 제8 관통 전극과 제9 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다. 또한, 제5 관통 전극(225)과 제9 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치에서는, 서로 반대되는 극성을 갖는 관통 전극들이 교차되어 배치될 수 있다. 예를 들어, 제1 관통 전극(221)과 제2 관통 전극(222) 사이에는, 말단이 자기 극성을 갖는 관통 전극이 형성되지 않을 수 있다. 이로써, 본 발명의 기술적 사상에 따른 반도체 장치는, 수직으로 적층되는 반도체 칩에 형성되는 범프가 자기 극성을 갖도록 함으로써, 반도체 칩들이 자성체의 인력을 이용하여 셀프 얼라인이 가능하도록 할 수 있다. 또한, 범프에 자성 물질을 포함시킴으로써, 비아(via) 사이의 거리 및 범프의 크기는, 축소될 수 있고, 따라서 반도체 장치의 집적도를 높일 수 있다.
몇몇 실시예에서, 제2 면(212)에서 제1 관통 전극(221)의 제1 말단(231)이 제1 자기 극성을 가지고, 제2 면(212)에서 제2 관통 전극(222)의 제2 말단(232)이 제2 자기 극성을 가지는 경우, 제2 면(212)에서 제5 관통 전극(225)의 제5 말단(235)은 제3 자기 극성을 가질 수 있다.
여기서 제3 자기 극성은, 제1 자기 극성 및 제2 자기 극성과 다른 자기 극성일 수 있다. 제3 자기 극성은, 예를 들어, 비 자기극성(non-magnetic polarity) 또는 뉴트럴(neutral)일 수 있다.
제7 관통 전극의 제7 말단(237) 내지 제 9 관통 전극의 제9 말단(239) 중 적어도 하나는 제3 자기 극성을 가질 수 있다. 또는, 예를 들어, 제7 관통 전극의 제7 말단(237) 내지 제9 관통 전극의 제9 말단(239)은, 모두 제3 자기 극성을 가질 수도 있다.
몇몇 실시예에서, 제1 관통 전극(221)의 제1 말단(231)이 제1 자기 극성 또는 제2 자기 극성을 갖는 경우, 제2 관통 전극(222)의 제2 말단(232)은 제3 자기 극성을 가질 수 있다. 이 경우, 제5 말단(235) 및 제7 말단(237) 내지 제9 말단(239)은 예를 들어, 모두 제3 자기 극성을 가질 수 있다.
몇몇 실시예에서, 제1 관통 전극(221)의 제1 말단(231)이 제1 자기 극성 또는 제2 자기 극성을 갖는 경우, 제2 말단(232), 제5 말단(235) 및 제7 말단(237) 내지 제9 말단(239) 중 어느 하나는 제1 자기 극성, 제2 자기 극성 또는 제3 자기 극성 중 어느 하나를 가질 수 있다. 예를 들어, 제1 말단(231)이 제1 자기 극성을 갖는 경우, 제2 말단(232), 제5 말단(235), 제7 말단(237), 제8 말단(238)은 제3 자기 극성을 가질 수 있고, 제9 말단(239)은 제1 자기 극성 또는 제2 자기 극성을 가질 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치는, 복수의 관통 전극 중 적어도 하나 이상이 말단에 자기 극성을 갖고, 나머지는 비 자기 극성을 가질 수 있다. 본 발명의 기술적 사상에 따른 반도체 장치는, 복수의 범프 중 일부만 자기 극성을 갖도록 함으로써, 수직으로 적층되는 반도체 칩들이 셀프-얼라인 되도록 할 수 있다.
다시 도 1을 참조하면, 제1 바디부(251)는 제1 돌출부(241)와 상이한 물질을 포함할 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제1 돌출부(241)는 제1 자성 물질(magnetic material)을 포함할 수 있다.
제1 돌출부(241)가 제1 자성 물질을 포함하는 경우, 제1 바디부(251)는, 예를 들어, 비자성 물질(non-magnetic material)을 포함할 수 있다. 제1 바디부(251)가 비자성 물질을 포함하는 경우, 제1 관통 전극(221)의 제1 돌출부(241)만 자성(magnetism)을 띄게 될 수 있다.
도 6을 참조하면, 제1 바디부(251)는, 예를 들어, 제1 돌출부(241)에 포함된 제1 자성 물질을 포함할 수 있다. 즉, 바디부와 돌출부가 동일한 자성 물질을 포함할 수 있다. 제1 바디부(251)가 제1 자성 물질을 포함하는 경우, 제1 관통 전극(221) 전체는 자성(magnetism)을 띄게 될 수 있다.
한편, 제1 바디부(251)는, 예를 들어, 제1 돌출부(241)에 포함된 제1 자성 물질과 다른 제2 자성 물질을 포함할 수 있다. 제1 바디부(251)가 제2 자성 물질을 포함하는 경우, 제1 관통 전극(221) 전체는 자성(magnetism)을 띄게 될 수 있다.
제1 자성 물질 또는 제2 자성 물질은, 자성을 갖는 물질, 예를 들어, 강자성 물질, 준강자성 물질, 연자성 물질, 또는 그래핀(Graphene) 중 적어도 하나를 포함할 수 있다. 강자성 물질은, 예를 들어, 니켈(Ni), 코발트(Co), 철(Fe) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다. 준강자성 물질은 예를 들어, 자철석, 페라이트(ferrite) 물질 등을 포함할 수 있다. 페라이트 물질은, 예를 들어, 물질은 산화철(FeO, Fe2O3, Fe2O4, Fe3O4 등)과 적어도 하나 이상의 금속으로 이루어질 수 있다. 산화철과 조합하여 사용되는 금속은 예컨대 니켈(Ni), 아연(Zn), 망간(Mn), 코발트(Co), 마그네슘(Mg), 알루미늄(Al), 바륨(Ba), 구리(Cu), 철(Fe) 등이 포함될 수 있다. 페라이트 물질은 높은 저항률을 가지며, 낮은 포화 자화를 가질 수 있다. 또한, 페라이트 물질은, 낮은 기계적 강도를 가지기 때문에 금속과 조합되어 사용될 수 있다. 연자성 물질은, 예를 들어, 연자성 금속 분말, 또는 연자성 합금 분말을 포함할 수 있다. 또는, 제1 자성 물질 또는 제2 자성 물질은, 금속 자성 재료(metallic magnetic material)를 포함할 수도 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 제1 자성 물질 또는 제2 자성 물질은, 예를 들어, 지속적으로 자력을 발생하지는 않고, 자기력을 발생시키는 자력 발생 장치가 동작(turn-on) 하는 경우에만 자력을 발생하는 물질을 포함할 수도 있다.
강자성 물질, 준강자성 물질, 연자성 물질, 또는 그래핀(Graphene)은 상자성체 물질(Paramagnetism)로, 자기장 안에 넣으면 자기장 방향으로 약하게 자회될 수 있고, 자기장이 제거되는 경우 자화되지 않을 수 있다. 상자성체 물질에는, 예를 들어, 알루미늄, 주석, 백금, 이리듐 등이 포함될 수 있다.
비자성 물질(non-magnetic material)은, 예를 들어, 알루미늄(Aluminium), 황동(brass), 백금(platinum), 구리(Cu), 주석(Tin) 등을 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 비자성 물질은, 예를 들어, 자계에 영향을 받지 않아 자화가 되지 않는 물질을 포함할 수 있다.
제2 반도체 칩(202)은, 제3 면(213)과 제4 면(214) 사이로 연장되는 제3 관통 전극(223) 및 제4 관통 전극(224)을 포함할 수 있다. 도 1에서, 제2 반도체 칩(202) 내부에, 관통 전극이 4개 형성되는 것으로 도시하였으나, 이는 설명의 편이를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다.
제3 관통 전극(223)은 제3 바디부(253)와 제3 돌출부(243)를 포함할 수 있다. 제4 관통 전극(224)은 제4 바디부(254)와 제4 돌출부(244)를 포함할 수 있다.
제3 바디부(253)와 제4 바디부(254)는, 제2 반도체 칩(202) 내부에 형성될 수 있다. 제3 바디부(253)와 제4 바디부(254)는, 형상 및 포함되는 물질 등이 제1 바디부(251) 및 제2 바디부(254)와 실질적으로 동일할 수 있다.
제3 돌출부(243)는 제3 바디부(253)와 연결될 수 있다. 제4 돌출부(244)는, 제4 바디부(254)와 연결될 수 있다. 제3 돌출부(243) 및 제4 돌출부(244)는, 제2 반도체 칩(202)의 제3 면(213) 보다 더 돌출되어 있을 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제3 돌출부(243)와 제4 돌출부(244)는, 범프(bump) 일 수 있다. 제3 돌출부(243) 및 제4 돌출부(244)는, 제1 돌출부(241) 및 제2 돌출부(242)와 형상 및 포함되는 물질 등이 실질적으로 동일할 수 있다.
제3 관통 전극(223)은, 제2 반도체 칩(202)의 제3 면(213)에서 제3 관통 전극(223)의 제3 말단(233)을 포함할 수 있다. 구체적으로, 제3 관통 전극(223)의 제3 말단(233)은, 제3 돌출부(243)의 말단일 수 있다.
제4 관통 전극(224)은, 제2 반도체 칩(202)의 제3 면(213)에서, 제4 관통 전극(224)의 제4 말단(234)을 포함할 수 있다. 구체적으로, 제4 관통 전극(224)의 제4 말단(234)은, 제4 돌출부(244)의 말단일 수 있다.
제1 관통 전극(221)은 제3 관통 전극(223)과 연결될 수 있다. 제2 관통 전극(222)은, 제4 관통 전극(224)과 연결될 수 있다. 구체적으로, 제1 반도체 칩(201)과 제2 반도체 칩(202)은, 제1 돌출부(241) 및 제3 돌출부(243)와 연결됨으로 인해, 전기적으로 연결될 수 있다. 또한, 제1 반도체 칩(201)과 제2 반도체 칩(202)은, 제2 돌출부(242)와 제4 돌출부(244)가 연결됨으로 인해, 전기적으로 연결될 수 있다.
도 3을 참조하면, 제2 반도체 칩(202)은 제3 면(213)과 제4 면(214) 사이로 연장되는, 제6 관통 전극(226)과 제10 관통 전극 내지 제12 관통 전극을 더 포함할 수 있다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 제외하고, 차이점만 설명한다.
제3 관통 전극(223) 및 제4 관통 전극(224)과 마찬가지로, 제6 관통 전극(226)과 제10 관통 전극 내지 제12 관통 전극 각각은, 제6 돌출부(236)와 제10 돌출부(247') 내지 제12 돌출부(249') 각각을 포함할 수 있다. 또한, 제3 관통 전극(223) 및 제4 관통 전극(224)과 마찬가지로, 제6 말단(236)과 제10 말단(237') 내지 제12 말단(239') 각각은, 제6 돌출부(246)와 제10 돌출부(247') 내지 제12 돌출부(249') 각각의 말단일 수 있다.
몇몇 실시예에서, 제2 반도체 칩(202)의 제3 면(213)에서 제3 관통 전극(253)의 제3 말단(233)은, 예를 들어, 제1 반도체 칩(201)의 제2 면(212)에서 제1 관통 전극(251)의 제1 말단(231)과 반대되는 자기 극성을 가질 수 있다. 예를 들어, 제1 말단(231)이 제1 자기 극성을 갖는 경우, 제3 말단(233)은 제2 자기 극성을 가질 수 있다.
제2 반도체 칩(202)의 제3 면(213)에서 제4 관통 전극(254)의 제4 말단(234)은, 제1 반도체 칩(201)의 제2 면(212)에서 제2 관통 전극(251)의 제2 말단(232)과 반대되는 자기 극성을 가질 수 있다. 예를 들어, 제2 말단(232)이 제2 자기 극성을 갖는 경우, 제4 말단(234)은 제1 자기 극성을 가질 수 있다.
도 4를 참조하면, 제1 돌출부(241) 내의 자기장의 방향이 실장 기판(100)을 기준으로 위쪽을 향하는 경우, 제1 돌출부(241)와 연결되어야 하는 제3 돌출부(243) 내의 자기장의 방향도, 실장 기판(100)을 기준으로 위쪽을 향할 수 있다. 또한, 제1 돌출부(241) 내의 자기장의 방향이 실장 기판(100)을 기준으로 위쪽을 향하기 때문에, 본 발명의 기술적 사상에 따른 반도체 장치에서는, 제2 돌출부(242) 내의 자기장의 방향은 실장 기판(100)을 기준으로 아래쪽을 향할 수 있다. 나아가, 제2 돌출부(242)와 연결되는 제4 돌출부(244) 내의 자기장의 방향은, 실장 기판(100)을 기준으로 아래쪽을 향할 수 있다.
다시 도 3을 참조하면, 제3 면(213)에서 제3 관통 전극(223)의 제3 말단(233)이 제2 자기 극성을 가지는 경우, 제3 면(213)에서 제6 관통 전극(226)의 제6 말단(236)은, 예를 들어, 제2 자기 극성을 가질 수 있다. 이 경우, 제3 관통 전극(223)과 제6 관통 전극(226) 사이에는, 제1 자기 극성을 갖는 제4 관통 전극(224) 만이 배치될 수 있다.
제10 관통 전극의 제10 돌출부(247')는, 제7 관통 전극의 제7 돌출부(247)와 연결될 수 있다. 제3 면(213)에서 제10 관통 전극의 제10 말단(237')은, 예를 들어, 제1 자기 극성을 가질 수 있다. 이 경우, 제3 관통 전극(223)과 제10 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다.
제11 관통 전극의 제11 돌출부(248')는, 제8 관통 전극의 제8 돌출부(248')와 연결될 수 있다. 제3 면(213)에서 제11 관통 전극의 제11 말단(238')은, 예를 들어, 제2 자기 극성을 가질 수 있다. 이 경우, 제10 관통 전극과 제11 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다. 또한, 제4 관통 전극(224)과 제11 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다.
제12 관통 전극의 제12 돌출부(249')는, 제9 관통 전극의 제9 돌출부(249')와 연결될 수 있다. 제3 면(213)에서 제12 관통 전극의 제12 말단(239')은, 예를 들어, 제1 자기 극성을 가질 수 있다. 이 경우, 제11 관통 전극과 제12 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다. 또한, 제6 관통 전극(226)과 제12 관통 전극 사이에는, 말단이 자기 극성을 갖는 어느 관통 전극도 배치되지 않을 수 있다.
다시 말해서, 본 발명의 기술적 사상에 따른 반도체 장치에서는, 서로 반대되는 극성을 갖는 관통 전극들이 교차되어 배치될 수 있다. 예를 들어, 제3 관통 전극(223)과 제4 관통 전극(224) 사이에는, 말단이 자기 극성을 갖는 관통 전극이 형성되지 않을 수 있다.
몇몇 실시예에서, 제3 면(213)에서 제3 관통 전극(223)의 제3 말단(233)이 제2 자기 극성을 가지고, 제3 면(213)에서 제4 관통 전극(224)의 제4 말단(234)이 제1 자기 극성을 가지는 경우, 제3 면(213)에서 제6 관통 전극(226)의 제6 말단(236)은 제3 자기 극성을 가질 수 있다.
도 5를 참조하면, 제1 돌출부(241) 내지 제4 돌출부(244)가 각 내부에서 특정한 자기장의 방향을 갖는 경우라도, 제5 돌출부(235) 및 제6 돌출부(236)는 자기장의 방향을 갖지 않을 수 있다.
제10 관통 전극의 제10 말단(237') 내지 제 12 관통 전극의 제12 말단(239') 중 적어도 하나는 제3 자기 극성을 가질 수 있다. 또는, 예를 들어, 제10 관통 전극의 제10 말단(237') 내지 제12 관통 전극의 제12 말단(239')은, 모두 제3 자기 극성을 가질 수도 있다.
몇몇 실시예에서, 제3 관통 전극(221)의 제3 말단(233)이 제1 자기 극성 또는 제2 자기 극성을 갖는 경우, 제4 관통 전극(224)의 제4 말단(234)은 제3 자기 극성을 가질 수 있다. 이 경우, 제6 말단(236) 및 제10 말단(237') 내지 제12 말단(239')은 예를 들어, 모두 제3 자기 극성을 가질 수 있다.
몇몇 실시예에서, 제3 관통 전극(223)의 제3 말단(233)이 제1 자기 극성 또는 제2 자기 극성을 갖는 경우, 제4 말단(234), 제6 말단(236) 및 제10 말단(237') 내지 제12 말단(239') 중 어느 하나는 제1 자기 극성, 제2 자기 극성 또는 제3 자기 극성 중 어느 하나를 가질 수 있다. 예를 들어, 제3 말단(233)이 제1 자기 극성을 갖는 경우, 제4 말단(234), 제6 말단(236), 제10 말단(237'), 제11 말단(238')은 제3 자기 극성을 가질 수 있고, 제12 말단(239')은 제1 자기 극성 또는 제2 자기 극성을 가질 수 있다.
이하에서, 도 7을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 제외하고, 차이점만 설명한다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7을 참조하면, 제1 돌출부(241), 제2 돌출부(242) 및 제5 돌출부(245)의 적어도 일부는 제1 반도체 칩(201)의 제2 면(212)보다 더 돌출될 수 있다. 또한, 제3 돌출부(243), 제4 돌출부(244) 및 제6 돌출부(246)의 적어도 일부는, 제2 반도체 칩(202)의 제3 면(213)보다 더 돌출될 수 있다.
즉, 도 1에서와 달리, 돌출부의 일부분이 반도체 칩 내부에 형성될 수 있다.
이하에서, 도 8 내지 도 15를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 제외하고, 차이점만 설명한다.
도 8 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 8을 참조하면, 기판(300) 상에 층간 절연막(301) 및 금속 배선 층(302)이 순차적으로 적층될 수 있다.
기판(300)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(300)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(300)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 기판(300)은, 필드 절연막을 포함할 수 있다. 필드 절연막은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 설명의 편의성을 위해, 필드 절연막은 생략하고 설명한다.
층간 절연막(301)은 기판(300) 상에 형성될 수 있다. 층간 절연막(301)은 배선 사이의 커플링 현상을 경감시키기 위해 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(301)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
층간 절연막(301)은, 트랜지스터, 다이오드 등을 포함할 수 있다. 예를 들어, 층간 절연막(301)은 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인 등을 포함할 수 있다. 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 메모리 소자는 예를 들어, 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자는 예를 들어, DRAM, SRAM 등일 수 있다. 비휘발성 반도체 메모리 소자는 예를 들어, EPROM, EEPROM, Flash EEPROM 등일 수 있다. 층간 절연막(301)은, FEOL(Front End Of Line)층 일 수 있다.
금속 배선 층(302)은 금속 배선 등을 포함할 수 있다. 금속 배선 층(302)은 BEOL(Back End Of Line)층 일 수 있다.
도 9a를 참조하면, 제1 비아 홀(311) 및 제2 비아 홀(312)은 층간 절연막(301) 및 금속 배선 층(302)을 관통하도록 형성될 수 있다. 제1 비아 홀(311) 및 제2 비아 홀(312)은 기판(300) 내로 연장될 수 있다.
도 9b를 참조하면, 몇몇 실시예에서, 제1 비아 홀(311) 및 제2 비아 홀(312)이 형성된 후, 금속 배선 층(302) 내에 제1 트렌치(321) 및 제2 트렌치(322)가 형성될 수 있다. 제1 트렌치(321) 및 제2 트렌치(322)의 폭은, 제1 비아 홀(311) 및 제2 비아 홀(312)의 폭 보다 넓을 수 있다.
도 10을 참조하면, 제1 바디부(251) 및 제2 바디부(252)가 형성될 수 있다. 구체적으로, 제1 비아 홀(311) 및 제2 비아 홀(312)을 도전성 물질, 자성 물질 또는 비자성 물질로 채워, 제1 바디부(251) 및 제2 바디부(252)가 형성될 수 있다.
도 11을 참조하면, 제1 바디부(251), 제2 바디부(252) 및 금속 배선 층(302)의 상면 상에, 제2 자기 극성 방향을 갖는 자성 물질(331)이 증착될 수 있다. 몇몇 실시예에서, 제2 자기 극성 방향을 갖는 자성 물질(331)은, 제1 트렌치(321) 및 제2 트렌치(322)를 채울 수 있다.
도 12를 참조하면, 제2 자기 극성 방향을 갖는 자성 물질(331)은, 제2 바디부(252) 상면 상에만 남아있도록 패터닝되어, 제2 돌출부(242)가 형성될 수 있다. 몇몇 실시예에서, 제2 돌출부(242)의 적어도 일부는 금속 배선 층(302) 내부에 형성될 수 있다.
제2 돌출부(242)가 형성된 후, 제2 돌출부(242)의 상면, 금속 배선 층(302)의 상면 상에 분리막(340)이 형성될 수 있다. 몇몇 실시예에서, 분리막(340)은, 제1 트렌치(321) 내부에 컨포말하게 형성될 수 있다.
도 13을 참조하면, 분리막 패턴(340')은, 제1 바디부(251) 상면 부분을 노출시켜 형성될 수 있다. 제1 자기 극성 방향을 갖는 자성 물질(332)은, 분리막 패턴(340') 상면 상과 분리막 패턴(340')의 형성으로 인해 노출된 제1 바디부(251)의 상면 상에 증착될 수 있다. 몇몇 실시예에서, 제1 자기 극성 방향을 갖는 자성 물질(332)은, 제1 트렌치(321)을 채우도록 증착될 수 있다.
도 14를 참조하면, 제1 돌출부(241)는, 제1 바디부(251) 상면 상에 형성될 수 있다. 구체적으로, 제1 자기 극성 방향을 갖는 자성 물질(332)이 패터닝되어, 제1 바디부(251) 상에 제1 돌출부(241)가 형성될 수 있다. 제1 돌출부(241) 형성 후, 분리막 패턴(340')은 제거될 수 있다. 몇몇 실시예에서, 제1 돌출부(241)의 적어도 일부는, 금속 배선 층(302) 내부에 형성될 수 있다.
도 15a를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 반도체 칩은 플립칩의 형태를 할 수 있다. 제1 바디부(251) 및 제2 바디부(252)는 기판(300)의 상면까지 연장될 수 있다. 몇몇 실시예에서, 제1 돌출부(241) 및 제2 돌출부(242)의 전체는, 금속 배선 층(302)의 하면 보다 돌출되도록 형성될 수 있다.
도 15b를 참조하면, 제1 돌출부(241) 및 제2 돌출부(242)의 적어도 일부는, 금속 배선 층(302)의 하면 보다 돌출되도록 형성될 수 있다. 즉, 제1 돌출부(241) 및 제2 돌출부(242)의 일부는, 금속 배선 층(302) 내에 형성될 수 있다. 구체적으로, 도 9b에서와 같이 제1 트렌치(321) 및 제2 트렌치(322)를 형성하는 경우, 제1 돌출부(241) 및 제2 돌출부(242)는 도 15b와 같이 형성될 수 있다.
이하에서, 도 16 내지 도 20을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 제외하고, 차이점만 설명한다.
도 16 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 16을 참조하면, 제2 비아 홀(312)은 층간 절연막(301) 및 금속 배선 층(302)을 관통하도록 형성될 수 있다. 제2 비아 홀(312)은 기판(300) 내로 연장될 수 있다.
도 17을 참조하면, 제2 바디부(252) 및 제2 돌출부(242)가 형성될 수 있다. 구체적으로, 제2 자기 극성 방향을 갖는 자성 물질(331)은, 금속 배선층(302) 상면 상에, 제2 비아홀(312)을 채우도록 증착될 수 있다. 증착된 제2 자기 극성 방향을 갖는 자성 물질(331)을 패터닝 하여, 제2 돌출부(242)가 제2 바디부(252) 상에 형성될 수 있다.
도 18을 참조하면, 제1 비아홀(311)이 층간 절연막(301) 및 금속 배선층(302)을 관통하여 형성될 수 있다. 제1 비아홀(311)은 기판(100) 내로 연장될 수 있다. 구체적으로, 제2 돌출부(242) 상면 상 및 금속 배선층(302) 상면 상에 분리막(340)을 형성한다. 제1 비아홀(311)이 형성될 부분을 선택적으로 식각하여, 분리막 패턴(340')이 형성될 수 있다. 분리막 패턴(340')을 마스크로 하여, 제1 비아홀(311)은 금속 배선층(302) 및 층간 절연막(301) 내에 형성될 수 있다.
도 19를 참조하면, 제1 바디부(251) 및 제1 돌출부(241)가 형성될 수 있다. 구체적으로, 제1 자기 극성 방향을 갖는 자성 물질(332)은, 금속 배선층(302) 상면 상에, 제1 비아홀(311)을 채우도록 증착될 수 있다. 증착된 제1 자기 극성 방향을 갖는 자성 물질(332)은 패터닝되어 제1 바디부(251) 상에만 남아있을 수 있다. 즉, 제1 돌출부(241)가 형성될 수 있다. 제1 돌출부(241) 형성 후, 분리막 패턴(340')은 제거될 수 있다.
도 20을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 반도체 칩은 플립칩의 형태를 할 수 있다. 제1 바디부(251) 및 제2 바디부(252)는, 기판(300)의 상면까지 연장될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 21을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 실장 기판 201: 제1 반도체 칩
202: 제2 반도체 칩 221: 제1 관통 전극
231: 제1 말단 241: 제1 돌출부
251: 제1 바디부

Claims (10)

  1. 대향되는 제1 면과 제2 면을 포함하는 제1 반도체 칩;
    대향되는 제3 면과 제4 면을 포함하는 제2 반도체 칩으로, 상기 제3 면은 상기 제2 면과 마주보는 제2 반도체 칩;
    상기 제1 면과 상기 제2 면 사이로 연장되는 제1 관통 전극 및 제2 관통 전극;
    상기 제3 면과 상기 제4 면 사이로 연장되고, 상기 제1 관통 전극과 연결되는 제3 관통 전극; 및
    상기 제3 면과 상기 제4 면 사이로 연장되고, 상기 제2 관통 전극과 연결되는 제4 관통 전극을 포함하고,
    상기 제2 면에서, 상기 제1 관통 전극의 말단은 제1 자기 극성을 갖고,
    상기 제2 면에서, 상기 제2 관통 전극의 말단은 상기 제1 자기 극성과 반대인 제2 자기 극성을 갖는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제3 면에서, 상기 제3 관통 전극의 말단은 상기 제2 자기 극성을 갖고,
    상기 제3 면에서, 상기 제4 관통 전극의 말단은 상기 제1 자기 극성을 갖는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 관통 전극은, 상기 제1 반도체 칩 내부에 형성되는 제1 바디부 및 상기 제1 바디부와 연결되는 제1 돌출부로서, 상기 제1 돌출부의 적어도 일부가 상기 제2 면보다 더 돌출되어 있는 제1 돌출부를 포함하고,
    상기 제2 관통 전극은, 상기 제1 반도체 칩 내부에 형성되는 제2 바디부 및 상기 제2 바디부와 연결되는 제2 돌출부로서, 상기 제2 돌출부의 적어도 일부가 상기 제2 면보다 더 돌출되어 있는 제2 돌출부를 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 돌출부의 전체 및 상기 제2 돌출부의 전체는, 상기 제2 면 보다 돌출되어 있고,
    상기 제1 돌출부의 말단은 상기 제1 관통 전극의 말단이고,
    상기 제2 돌출부의 말단은 상기 제2 관통 전극의 말단인 반도체 장치.
  5. 제 3항에 있어서,
    상기 제1 돌출부의 말단은, 상기 제1 관통 전극의 말단이고,
    상기 제2 돌출부의 말단은, 상기 제2 관통 전극의 말단인 반도체 장치.
  6. 제 3항에 있어서,
    상기 제1 바디부와 상기 제2 바디부 각각은, 비자성 물질(non-magnetic material)을 포함하고,
    상기 제1 돌출부와 상기 제2 돌출부 각각은, 자성 물질(magnetic material)을 포함하는 반도체 장치.
  7. 제 3항에 있어서,
    상기 제1 바디부는, 상기 제1 돌출부와 동일한 자성 물질(magnetic material)을 포함하고,
    상기 제2 바디부는, 상기 제2 돌출부와 동일한 자성 물질을 포함하는 반도체 장치.
  8. 제 3항에 있어서,
    상기 제1 바디부는 제1 자성 물질을 포함하고, 상기 제1 돌출부는 상기 제1 자성 물질과 다른 제2 자성 물질을 포함하는 반도체 장치.
  9. 대향되는 제1 면과 제2 면을 포함하는 제1 반도체 칩;
    대향되는 제3 면과 제4 면을 포함하는 제2 반도체 칩으로, 상기 제3 면은 상기 제2 면과 마주보는 제2 반도체 칩;
    상기 제2 면 상에 형성되고, 상기 제2 면 보다 돌출되는 제1 범프(bump);
    상기 제2 면 상에 형성되고, 상기 제2 면 보다 돌출되는 제2 범프;
    상기 제3 면 상에, 상기 제3 면 보다 돌출되도록 형성되고, 상기 제1 범프와 연결되는 제3 범프; 및
    상기 제3 면 상에, 상기 제3 면 보다 돌출되도록 형성되고, 상기 제2 범프와 연결되는 제4 범프를 포함하고,
    상기 제1 범프 내의 자기장의 방향과 상기 제2 범프 내의 자기장의 방향은 상이한 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 반도체 칩 내부에, 상기 제1 면과 상기 제2 면 사이로 연장되고, 상기 제1 범프와 연결되는 제1 관통 비아 및
    상기 제1 반도체 칩 내부에, 상기 제1 면과 상기 제2 면 사이로 연장되고, 상기 제2 범프와 연결되는 제2 관통 비아를 더 포함하고,
    상기 제1 관통 비아 및 상기 제2 관통 비아는 비자성 물질(non-magnetic material)을 포함하는 반도체 장치.
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