WO2021179270A1 - 一种三维集成电路、三维集成电路对准工艺及设备 - Google Patents

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Abstract

本申请公开了一种三维集成电路、三维集成电路对准工艺及设备，该三维集成电路至少包括叠置的两个芯片。上述三维集成电路包括叠置的第一芯片与第二芯片，上述第一芯片具有第一磁性对准标记，第二芯片具有第二磁性对准标记。上述第一磁性对准标记和第二磁性对准标记由磁性材料制备。因此，第一磁性对准标记和第二磁性对准标记在磁场中能够被磁化产生磁场。上述第一磁性对准标记与第二磁性对准标记相对，即在第一芯片靠近第二芯片的表面上的投影，上述第一磁性对准标记的投影与第二磁性对准标记的投影至少部分重叠，具体的，上述投影的方向垂直于上述第一芯片靠近第二芯片的表面上。该方案的对准精度较高，对准方法较为简单。

Description

一种三维集成电路、三维集成电路对准工艺及设备 技术领域
本申请涉及半导体芯片技术领域，尤其涉及到一种三维集成电路、三维集成电路对准工艺及设备。
背景技术
集成电路(IC)作为很多电子设备的核心元件，其各性能一直备受业界关注。目前，晶体管特征尺寸逐渐缩小，芯片的集成度也不断提高，平面(2D)集成电路的发展面临挑战。为了增加电子器件的功率密度、提高传输速度、减小信号时延和线路干扰等，通常需要将芯片垂直堆叠在一起，以形成三维(3D)的IC结构。在实现上述芯片裸片的垂直堆叠过程中，由于相互堆叠的芯片裸片之间通常需要传输信号，因此堆叠的芯片裸片之间要实现电连接。
目前，以导电孔技术为代表的三维互连技术是实现高密度集成的最主要方法。即相互堆叠的芯片分别具有导电孔，在完成堆叠的过程中，需要使两个相邻的芯片的导电孔相连，实现导电孔的电连接。由于随着3D IC逐渐向高密度、小尺寸的方向发展，在采用导电孔技术堆叠芯片的过程中，对准工艺则是影响整个堆叠工艺过程的关键因素之一。此外，对准精度越高，导电孔互连所占用的芯片裸片面积越小，节省下的空间可用于进一步提高电路图形的面积。
目前广泛采用光学对准方法进行芯片堆叠的对准。光学对准方法需要在芯片上制备光学标记，工艺较为复杂，且光学标记占用芯片裸片的面积。此外，对准标记需要采用特定的材料且需要对硅衬底的掺杂浓度有一定要求；还需要复杂的光学设备来监测上述光学标记，以进行对准操作，设备较为复杂，对应用环境有一定要求，且成本较高。
因此，亟需提供一种能够克服上述现有技术缺陷的新型对准方法。
发明内容
本申请提供一种三维集成电路、三维集成电路对准工艺及设备，以提高三维集成电路在芯片堆叠的对准精度，简化对准工艺，降低对准设备的成本。
第一方面，本申请提供了一种内置磁性对准标记的三维集成电路，该三维集成电路为堆叠式集成电路，至少包括叠置的两个芯片。具体技术方案中，上述三维集成电路包括叠置的第一芯片与第二芯片，上述第一芯片具有第一磁性对准标记，第二芯片具有第二磁性对准标记。具体的，上述第一磁性对准标记由磁性材料制备，上述第二磁性对准标记也由磁性材料制备，因此，第一磁性对准标记和第二磁性对准标记在磁场中能够被磁化产生磁场。上述第一磁性对准标记与第二磁性对准标记相对，即在第一芯片靠近第二芯片的表面上的投影，上述第一磁性对准标记的投影与第二磁性对准标记的投影至少部分重叠，具体的，上述投影的方向垂直于上述第一芯片靠近第二芯片的表面上。该方案中，利用磁性对准标记进行对准工艺，制作磁性对准标记的材料较为容易获得，成本较低，三维集成电路对准方法较为简单，此外，该方案的对准精度较高。
三维集成电路中，堆叠的芯片之间需要电连接，实现互连。为了实现第一芯片与第二 芯片的互连，第一芯片具有一个或多个第一导电孔，第二芯片具有一个或多个第二导电孔，上述第一磁性对准标记设置于上述一个或多个第一导电孔内，第二磁性对准标记设置于上述一个或多个第二导电孔内。该方案中，第一磁性对准标记与第二磁性对准标记直接制备在第一导电孔与第二导电孔内，可以简化第一磁性对准标记与第二磁性对准标记的制备工艺，且不占用三维集成电路的面积，有利于提高三维集成电路的集成度。
在导电孔内的磁性对准标记的形式不做限制，一种技术方案中，上述磁性对准标记附着于导电孔的内壁，即第一磁性对准标记附着于第一导电孔，第二磁性对准标记附着于第二导电孔。该方案中，制备磁性对准标记需要的磁性材料较少，节约成本。该方案中，为了提高导电孔的导电效果，还可以在第一磁性对准标记内填充导电金属。另一种技术方案中，上述磁性对准标记填充于导电孔内，即第一磁性对准标记填充于第一导电孔，第二磁性对准标记填充于第二导电孔。该方案中，磁性对准标记采用的磁性材料较多，则在磁化后产生的磁场较强，有利于提高对准精度。
在具体制备上述第一磁性对准标记和第二磁性对准标记时，可以采用各种磁性材料，例如，所述磁性材料可以为钴基磁性材料、铁基磁性材料或者镍基磁性材料，可以为单质，也可以为合金。为了提高磁性对准标记的磁化强度，可以选择钴基磁性材料制备上述磁性对准标记。
第二方面，基于相同的发明构思，本申请还提供了一种三维集成电路对准工艺，用于对准第一芯片与第二芯片，上述第一芯片具有第一磁性对准标记，第二芯片具有第二磁性对准标记。具体的，上述第一磁性对准标记由磁性材料制备，上述第二磁性对准标记也由磁性材料制备，因此，第一磁性对准标记和第二磁性对准标记在磁场中能够被磁化产生磁场。上述三维集成电路对准工艺包括以下步骤：
步骤一、将上述第一芯片和上述第二芯片放置于磁体产生的磁场内，使上述第一芯片的第一磁性对准标记被磁化产生第一磁场，使上述第二芯片的第二磁性对准标记被磁化产生第二磁场；具体的，上述第一磁场在第一磁性对准标记所在的位置的磁场强度较大，第二磁场在第二磁性对准标记所在的位置的磁场强度较大。上述第一磁场与第二磁场交叠后，产生的耦合磁场的强度出现最大值时，即表示第一磁性对准标记与第二磁性对准标记相对。
步骤二、根据磁敏传感器监测的第一磁性对准标记与所述第二磁性对准标记产生的磁场强度，移动第一芯片或者第二芯片使所述第一磁性对准标记与所述第二磁性对准标记对准。磁敏传感器能够监测磁场强度，在移动第一芯片或者第二芯片时，第一磁场与第二磁场产生的耦合磁场的强度分布不断变化。
一种具体执行步骤二的方式中，可以在磁敏传感器监测到上述耦合磁场强度达到设定阈值时，认为第一磁性对准标记与第二磁性对准标记对准，此时则可以停止移动第一芯片或者第二芯片，实现第一芯片与第二芯片的对准。
另一种具体执行步骤二的方式中，可以沿第一方向移动第一芯片或者第二芯片，随着第一芯片或者第二芯片的移动，上述磁敏传感器在第一位置监测到耦合磁场强度大于或等于设定阈值，继续沿第一方向移动上述第一芯片或者第二芯片，磁敏传感器在第二位置监测到耦合磁场强度大于或等于设定阈值，然后移动第一芯片或者第二芯片至所述第三位置，停止移动第一芯片或停止移动第二芯片。具体的上述第三位置和第一位置沿第一方向的距离，与第三位置和第二位置沿第一方向的距离相等，即第三位置位于第一位置与第二位置正中间的区域。
在上述步骤一中，将第一芯片和第二芯片放置于磁体产生的磁场内，使第一磁性对准标记和第二磁性对准标记被磁化，具体步骤不做限制。一种工艺下，可以将第一芯片与第二芯片同时放置于上述磁场内，工艺较为简单。或者，包括以下两个步骤：
将第一芯片放置于磁体产生的磁场内，使第一磁性对准标记被磁化，产生第一磁场；
将第二芯片放置于磁体产生的磁场内，使第二磁性对准标记被磁化，产生第二磁场。
具体可以根据实际工艺需求选择具体放置第一芯片与第二芯片的步骤。
此外本申请技术方案中，上述第一芯片可以为芯片裸片，第一芯片也可以为晶圆；第二芯片也可以为芯片裸片，或者第二芯片为晶圆。即本申请三维集成电路对准工艺，可以对芯片裸片与芯片裸片进行对准，也可以对芯片裸片与晶圆进行对准，或者是对晶圆与晶圆进行对准。
在具体的技术方案中，上述第一芯片具有一个或多个第一导电孔，第二芯片具有一个或多个第二导电孔，上述第一磁性对准标记设置于上述一个或多个第一导电孔内，第二磁性对准标记设置于上述一个或多个第二导电孔内。该方案中，第一磁性对准标记与第二磁性对准标记直接制备在第一导电孔与第二导电孔内，可以简化第一磁性对准标记与第二磁性对准标记的制备工艺，且不占用三维集成电路的面积，有利于提高三维集成电路的集成度。
在导电孔内的磁性对准标记的形式不做限制，一种技术方案中，上述磁性对准标记附着于导电孔的内壁，即第一磁性对准标记附着于第一导电孔，第二磁性对准标记附着于第二导电孔。该方案中，制备磁性对准标记需要的磁性材料较少，节约成本。该方案中，为了提高导电孔的导电效果，还可以在第一磁性对准标记内填充导电金属。另一种技术方案中，上述磁性对准标记填充于导电孔内，即第一磁性对准标记填充于第一导电孔，第二磁性对准标记填充于第二导电孔。该方案中，磁性对准标记采用的磁性材料较多，则在磁化后产生的磁场较强，有利于提高对准精度。
第三方面，基于相同的发明构思，本申请还提供了一种三维集成电路对准设备，该三维集成电路对准设备可以应用于上述三维集成电路对准工艺中，用于对准第一芯片与第二芯片。上述第一芯片具有第一磁性对准标记，第二芯片具有第二磁性对准标记。具体的，上述第一磁性对准标记由磁性材料制备，上述第二磁性对准标记也由磁性材料制备，因此，第一磁性对准标记和第二磁性对准标记在磁场中能够被磁化产生磁场。上述三维集成电路对准设备具体包括：磁体、磁敏传感器、驱动组件和控制器。上述磁体用于产生磁场，以磁化第一磁性对准标记和第二磁性对准标记。磁敏传感器的感应区与上述磁场相对，用于监测上述第一磁性对准标记和第二磁性对准标记产生的磁场。驱动组件用于驱动第一芯片或者第二芯片移动。控制器与上述磁敏传感器和驱动组件进行电连接，用于根据磁敏传感器监测的第一磁性对准标记与第二磁性对准标记产生的耦合磁场强度，控制驱动组件移动第一芯片或者第二芯片使第一磁性对准标记与所述第二磁性对准标记对准。该方案中，利用上述三维集成电路对准设备，对三维集成电路进行对准，设备较为简单，且对准精度较高。
具体的技术方案中，上述控制器可以用于：在磁敏传感器监测到上述耦合磁场强度达到设定阈值后，判断第一磁性对准标记与第二磁性对准标记对准，此时可以控制驱动组件停止移动动作，则可以实现第一芯片与第二芯片的对准。
另一种具体技术方案中，上述控制器还可以用于：控制驱动组件沿第一方向移动第一 芯片或者第二芯片，随着第一芯片或者第二芯片的移动，当磁敏传感器在第一位置监测到耦合磁场强度大于或等于设定阈值，控制驱动组件继续沿第一方向移动上述第一芯片或者第二芯片，当磁敏传感器在第二位置监测到耦合磁场强度大于或等于设定阈值时，控制驱动组件移动第一芯片或者第二芯片至第三位置，停止移动第一芯片或停止移动第二芯片。具体的上述第三位置和第一位置沿第一方向的距离，与第三位置和第二位置沿第一方向的距离相等，即第三位置位于第一位置与第二位置正中间的区域。
在具体的技术方案中，上述第一芯片具有一个或多个第一导电孔，第二芯片具有一个或多个第二导电孔，上述第一磁性对准标记设置于上述一个或多个第一导电孔内，第二磁性对准标记设置于上述一个或多个第二导电孔内。该方案中，第一磁性对准标记与第二磁性对准标记直接制备在第一导电孔与第二导电孔内，可以简化第一磁性对准标记与第二磁性对准标记的制备工艺，且不占用三维集成电路的面积，有利于提高三维集成电路的集成度。
在导电孔内的磁性对准标记的形式不做限制，一种技术方案中，上述磁性对准标记附着于导电孔的内壁，即第一磁性对准标记附着于第一导电孔，第二磁性对准标记附着于第二导电孔。该方案中，制备磁性对准标记需要的磁性材料较少，节约成本。该方案中，为了提高导电孔的导电效果，还可以在第一磁性对准标记内填充导电金属。另一种技术方案中，上述磁性对准标记填充于导电孔内，即第一磁性对准标记填充于第一导电孔，第二磁性对准标记填充于第二导电孔。该方案中，磁性对准标记采用的磁性材料较多，则在磁化后产生的磁场较强，有利于提高对准精度。
附图说明
图1为本申请实施例中三维集成电路的一种结构示意图；
图2为本申请实施例中芯片的一种截面结构示意图；
图3为本申请实施例中芯片的另一种截面结构示意图；
图4为本申请实施例中磁性对准标记的一种截面示意图；
图5为本申请实施例中磁性对准标记的另一种截面示意图；
图6为本申请实施例中三维集成电路的另一种结构示意图；
图7为本申请实施例中三维集成电路对准工艺的一种流程图；
图8为本申请实施例中三维集成电路对准工艺的一种过程结构示意图；
图9为本申请实施例中三维集成电路对准工艺的另一种流程图；
图10为本申请实施例中三维集成电路对准工艺的另一种过程结构示意图；
图11为本申请实施例中三维集成电路对准设备的一种结构示意图。
附图标记说明：
1-芯片；                         11-第一芯片；
12-第二芯片；                    2-磁性对准标记；
21-第一磁性对准标记；            22-第二磁性对准标记；
3-导电孔；                       4-磁体；
5-磁敏传感器；                   6-导电金属；
7-驱动组件；                     8-控制器。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。
在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
本申请实施例提供的三维集成电路可以应用于各种电子设备，例如上述电子设备可以为计算机系统，如服务器、台式机电脑和笔记本电脑。随着技术的发展，电子设备的种类和功能越来越丰富，对三维集成电路的性能也提出了较高的要求。为了提高三维集成电路的集成度，三维堆叠式的集成电路结构逐渐广泛应用起来。在制备上述堆叠式的三维集成电路时，相互堆叠的芯片之间需要电连接，因此在堆叠过程中需要使相互连接的结构对准，以实现上述电连接。因此需要提供一种工艺简单且成本较低的芯片对准方法。
图1为本申请实施例中三维集成电路的一种结构示意图，请参考图1，本申请实施例中的三维集成电路至少包括两个芯片1，上述芯片1具有磁性对准标记2。一种具体的实施例中，三维集成电路包括叠置的第一芯片11和第二芯片12，上述第一芯片11与第二芯片12之间电连接，以实现信号传输。上述第一芯片11具有第一磁性对准标记21，上述第二芯片12具有第二磁性对准标记22。具体的，上述第一磁性对准标记21和第二磁性对准标记22由磁性材料制作，从而第一磁性对准标记21和第二磁性对准标记22在磁场中能够被磁化，从而产生磁场。以便于使第一芯片11与第二芯片12按照设定位置对准，以实现第一芯片11与第二芯片12的信号传输。具体的，在第一芯片11与第二芯片12相邻的表面垂直方向上的投影，所述第一磁性对准标记21的投影与所述第二磁性对准标记22的投影至少部分重叠。在制作上述三维集成电路时，可以分别制备上述第一芯片11与第二芯片12。然后利用三维集成电路对准设备监测上述第一磁性对准标记21和第二磁性对准标记22，当监测到上述第一磁性对准标记21与第二磁性对准标记22相对时，三维集成电路对准设备确认第一芯片11与第二芯片12对准完成，之后进行后续的第一芯片11与第二芯片12的键合互连工艺。该方案中，利用磁性对准标记2进行对准工艺，制作磁性对准标记2的材料较为容易获得，且该方案无需依赖光学系统，三维集成电路对准方法较为简单，此外，该方案的对准精度较高。
在具体的技术方案中，上述磁性对准标记的具体形状不做具体限制，例如，可以为片状结构，可以为方形片状结构或者圆形片状结构。也可以为立体结构，例如棱柱结构或者圆柱结构等等。
图2为本申请实施例中芯片的一种截面结构示意图，如图2所示，在具体实施本申请技术方案时，为了实现第一芯片11与第二芯片12的互连，使第一芯片11与第二芯片12 电连接，需要在芯片1内设置导电孔3。具体的，在第一芯片11设置一个或者多个第一导电孔，第二芯片12设置一个或多个第二导电孔。在三维集成电路中，上述第一芯片11的第一导电孔与第二芯片12的第二导电孔相通且电连接。采用本申请的技术方案，对准精度较高，从而上述导电孔3的截面尺寸可以设计的较小，有利于减少三维集成电路中上述导电孔3占用的面积。当设置上述第一磁性对准标记21和第二磁性对准标记22时，可以使第一磁性对准标记21设置于上述第一导电孔内，第二磁性对准标记22设置于上述第二导电孔内。该方案中，可以减少制作磁性对准标记2的工艺，利用芯片1上的导电孔3，将磁性材料设置于上述导电孔3内，形成第一磁性对准标记21和第二磁性对准标记22。制备磁性对准标记2的工艺较为简单，且不额外占用三维集成电路的面积，有利于提高三维集成电路的集成度。
在具体制备上述第一导电孔和第二导电孔时，第一导电孔与第二导电孔可以为正四棱柱或者圆柱，本申请不做具体限制。此外，上述第一导电孔与第二导电孔的形状可以相同也可以不相同。
本申请实施例中，第一芯片11的第一磁性对准标记21的数量不做限制，第一芯片11可以包括多个第一磁性对准标记21；第二芯片12的第二磁性对准标记22的数量不做限制，第二芯片12可以包括多个第二磁性对准标记22。此外，上述多个第一磁性对准标记21并非位于同一直线，即多个第一磁性对准标记21成面状分布。例如，当第一芯片11包括三个第一磁性对准标记21时，上述三个第一磁性对准标记21的连线形成三角形。从而便于提高对准精度。具体的技术方案中，上述第一磁性对准标记21与第二磁性对准标记22的数量可以一致，从而使多个第一磁性对准标记21与多个第二磁性对准标记22一一相对，有利于提高第一芯片11与第二芯片12的对准精度。
当上述第一磁性对准标记21设置于第一导电孔内时，可以在所有的第一导电孔内均设置上述第一磁性对准标记21。当上述第二磁性对准标记22设置于第二导电孔内时，可以在所有的第二导电孔内均设置上述第二磁性对准标记22。该方案中可以使第一芯片11的全部第一导电孔结构相同，使第二芯片12的全部第二导电孔结构相同。该方案便于简化芯片1的制备工艺。此外，磁性对准标记2的数量较多，有利于提高对准精度。
总之，在具体的实施例中，如图2所示，可以在芯片1的导电孔3中的一部分导电孔3内设置磁性材料，制作成磁性对准标记2。或者，图3为本申请实施例中芯片的另一种截面结构示意图，如图3所示，另一种具体的实施例中，芯片1的全部导电孔3内均设置了磁性材料，制备成磁性对准标记。
在具体设置上述第一磁性对准标记21时，第一磁性对准标记21的具体结构不做限制。图4为本申请实施例中磁性对准标记的一种截面示意图，如图4所示，可以使第一磁性对准标记21填充于第一导电孔内，该方案中，第一磁性对准标记21还可以用于导电。第一磁性对准标记21具有的磁性材料较多，在磁化后产生的磁场较强，有利于提高对准精度。图5为本申请实施例中磁性对准标记的另一种截面示意图，如图5所示，在另一种技术方案中，还可以使第一磁性对准标记21附着于第一导电孔的内壁，第一磁性对准标记21的截面为环形结构。为了提高上述第一导电孔的导电效果，还可以再在上述第一磁性对准标记的内部填充导电金属6，具体的该导电金属6可以为电阻率低的铜。该方案中，第一磁性对准标记21需要的磁性材料较小，电阻较低。
在具体设置上述第二磁性对准标记22时，第二磁性对准标记22的具体结构不做限制。 如图4所示，可以使第二磁性对准标记22填充于第二导电孔内，该方案中，第二磁性对准标记22还可以用于导电。第二磁性对准标记22具有的磁性材料较多，在磁化后产生的磁场较强，有利于提高对准精度。如图5所示，在另一种技术方案中，还可以使第二磁性对准标记22附着于第二导电孔的内壁，第二磁性对准标记22的截面为环形结构。为了提高上述第二导电孔的导电效果，还可以再在上述第二磁性对准标记的内部填充导电金属6，具体的该填充导电金属6可以为电阻率较低的铜。该方案中，第二磁性对准标记22需要的磁性材料较小，电阻较低。
上述第一磁性对准标记21与第二磁性对准标记22由磁性材料制备，具体的上述磁性材料的种类不做限制。例如上述磁性材料可以为钴基磁性材料、铁基磁性材料或者镍基磁性材料，可以为金属单质，也可以为合金。当磁性材料为合金时，具体可以为铁钴合金(CoFe)、镍钴合金(CoNi)、镍铁合金(FeNi)或者镍铁钴合金(CoFeNi)，可以根据需求选择合适的磁性材料。该磁性材料可以为钴基磁性材料，例如，钴铁合金、钴镍合金或者钴铁镍合金。由于钴基磁性材料在硅的表面较为容易附着，第一磁性对准标记21与第二磁性对准标记22较为致密，金属钴的饱和磁化强度大，便于提高对准精度。
图6为本申请实施例中三维集成电路的另一种结构示意图。请参考图6，本申请技术方案中，对三维集成电路包括的芯片1的个数不做限制，可以为两个芯片1，也可以为多个芯片1。当三维集成电路包括多个芯片1时，可以认为任意相邻的两个芯片1中一个为第一芯片11，另一个为第二芯片12。
基于相同的发明构思，本申请还提供了一种三维集成电路对准工艺，该三维集成电路对准工艺用于对准第一芯片11和第二芯片12，上述第一芯片11具有第一磁性对准标记21，第二芯片12具有第二磁性对准标记22。具体的，上述第一磁性对准标记21和第二磁性对准标记22由磁性材料制作，从而第一磁性对准标记21和第二磁性对准标记22在磁场中能够被磁化，从而产生磁场。图7为本申请实施例中三维集成电路对准工艺的一种流程图，图8为本申请实施例中三维集成电路对准工艺的一种过程结构示意图。请参考图7，结合图8，本申请实施例中的三维集成电路对准工艺包括以下步骤：
步骤S101，将第一芯片11和第二芯片12放置于磁体4产生的磁场内，使第一磁性对准标记21和第二磁性对准标记22被磁化；
上述三维集成电路对准设备的磁体4产生磁场，具体该磁场的强度至少需要能够磁化第一磁性对准标记21和第二磁性对准标记22。一种具体的实施例中，可以采用永磁铁作为磁体4，既可以节约成本，又可以提供足够的磁场强度。该方案中，可以利用驱动组件，驱动组件将第一芯片11与第二芯片12放置于上述磁场内，进行磁化，从而第一磁性对准标记21产生第一磁场，第二磁性对准标记22产生第二磁场，上述第一磁场与第二磁场交叠形成耦合磁场。
步骤S102，根据磁敏传感器5监测的第一磁性对准标记21与第二磁性对准标记22产生的耦合磁场强度，移动第一芯片11或者第二芯片12使第一磁性对准标记21与第二磁性对准标记22对准。
利用磁敏传感器5监测上述第一磁场与第二磁场，第一磁场在第一磁性对准标记21所在的位置的强度最大，第二磁场在第二磁性对准标记22所在的位置的强度最大。则第一磁场与第二磁场交叠形成的耦合磁场，随着移动第一芯片11或者第二芯片12发生变化。
具体的技术方案中，可以在磁敏传感器5监测到上述耦合磁场强度达到设定阈值时， 可以认为第一磁性对准标记21与第二磁性对准标记22对准，从而可以停止移动第一芯片11或者第二芯片12。该方案中，通过设置设定阈值作为判断基准，可以简化对准工艺的控制过程。具体上述设定阈值可以针对要对准的第一磁性对准标记21与第二磁性对准标记22在具体磁场中产生的耦合磁场强度进行标定，以此作为标准。具体的，上述设定阈值可以指耦合磁场强度出现峰值时，在峰值区域对应的磁场强度。该方案中，每组第一磁性对准标记21与第二磁性对准标记22对准过程中，耦合磁场强度仅会产生一个峰值。
另一种具体的实施例中，每组第一磁性对准标记21与第二磁性对准标记22对准过程中，耦合磁场强度会产生两个峰值。则另一种具体执行步骤S102的方式中，可以沿第一方向移动第一芯片11或者第二芯片12，随着第一芯片11或者第二芯片12的移动，上述磁敏传感器5在第一位置监测到耦合磁场强度大于或等于设定阈值，继续沿第一方向移动上述第一芯片11或者第二芯片12，磁敏传感器5在第二位置监测到耦合磁场强度大于或等于设定阈值，然后移动第一芯片11或者第二芯片12至所述第三位置，停止移动第一芯片11或停止移动第二芯片12。具体的上述第三位置和第一位置沿第一方向的距离，与第三位置和第二位置沿第一方向的距离相等，即第三位置位于第一位置与第二位置正中间的区域。该方案中，每组第一磁性对准标记21与第二磁性对准标记22对准过程中，在第一位置产生一个耦合磁场强度的峰值，在第二位置，会产生另一个耦合磁场强度的峰值，则在第一位置与第二位置正中间的第三位置，第一磁性对准标记21与第二磁性对准标记22实现对准。
值的说明的是，上述第三位置位于第一位置与第二位置大致正中间的位置，即上述第三位置和第一位置沿第一方向的距离，与第三位置和第二位置沿第一方向的距离大致相等。
图9为本申请实施例中三维集成电路对准工艺的另一种流程图，图10为本申请实施例中三维集成电路对准工艺的另一种过程结构示意图。在具体的实施例中，请参考图9，结合图8和图10，上述步骤S101具体包括：
步骤S1011，将第一芯片11放置于上述磁体4产生的磁场内，使第一磁性对准标记21被磁化，如图10所示；
该步骤可以利用机械臂或者人工操作等将第一芯片11放置于上述磁体4产生磁场内，从而第一磁性对准标记21被磁化，产生第一磁场。
步骤S1012，将第二芯片12放置于上述磁体4产生的磁场内，使第二磁性对准标记22被磁化，如图8所示；
利用机械臂或者人工操作将第二芯片12也放置于上述磁体4产生的磁场内，具体可以使第二芯片12与第一芯片11平行设置。使第二磁性对准标记22被磁化，产生第二磁场。
在一种具体的实施例中，上述第一芯片11位于第二芯片12与磁敏传感器5之间。磁敏传感器5与第一磁性对准标记21的距离本申请不做具体限制，但是两者的距离越小，对准精度越高。此外，第一芯片11与第二芯片12之间的距离越小，对准精度也越高。第一磁性对准标记21的横截面越小，第二磁性对准标记22的横截面越小，则对准精度越高。标记的个数越多，则对准精度也越高。
在另一种具体的实施例中，上述第一芯片11位于第二芯片12与磁体4之间。即，本申请实施例中，第一芯片11与第二芯片12的放置方向，可以与从磁体4向磁敏传感器5的方向相同，也可以与从磁敏传感器5向磁体4的方向相同。本申请不做限制。
具体的实施例中，上述第一芯片11和第二芯片12的具体形式不做限制，例如，上述 第一芯片11可以为芯片裸片(die)，也可以为晶圆(wafer)；第二芯片12可以为芯片裸片，也可以为晶圆。通常晶圆包括多个芯片裸片，在制备三维集成电路时，可以先对晶圆进行切割，形成多个芯片裸片，再进行对准以及堆叠工艺。或者，可以先在晶圆上进行对准以及堆叠工艺，再进行切割，形成三维集成电路。则本申请实施例中的三维集成电路对准工艺可以对芯片裸片与芯片裸片(die to die)进行对准，可以为芯片裸片与晶圆(die to wafer)，还可以为晶圆与晶圆(wafer to wafer)。只要是芯片的堆叠结构，都适用本申请技术方案。
如图1和图2所示，在具体实施本申请技术方案时，可以在芯片1内设置导电孔3。具体的，在第一芯片11设置一个或者多个第一导电孔，第二芯片12设置一个或多个第二导电孔。在三维集成电路中，上述第一芯片11的第一导电孔与第二芯片12的第二导电孔相通且电连接。采用本申请的技术方案，对准精度较高，从而上述导电孔3的截面尺寸可以设计的较小，有利于减少三维集成电路中上述导电孔3占用的面积。当设置上述第一磁性对准标记21和第二磁性对准标记22时，可以使第一磁性对准标记21设置于上述第一导电孔内，第二磁性对准标记22设置于上述第二导电孔。该方案中，可以减少制作磁性对准标记2的工艺，利用芯片1上的导电孔3，将磁性材料设置于上述导电孔3内，形成第一磁性对准标记21和第二磁性对准标记22。制备磁性对准标记2的工艺较为简单，且不额外占用三维集成电路的面积，有利于提高三维集成电路的集成度。
在具体设置上述第一磁性对准标记21时，第一磁性对准标记21的具体结构不做限制。图4为本申请实施例中磁性对准标记的一种截面示意图，如图4所示，可以使第一磁性对准标记21填充于第一导电孔内，该方案中，第一磁性对准标记21还可以用于导电。第一磁性对准标记21具有的磁性材料较多，在磁化后产生的磁场较强，有利于提高对准精度。图5为本申请实施例中磁性对准标记的另一种截面示意图，如图5所示，在另一种技术方案中，还可以使第一磁性对准标记21附着于第一导电孔的内壁，第一磁性对准标记21的截面为环形结构。为了提高上述第一导电孔的导电效果，还可以再在上述第一磁性对准标记的内部填充导电金属6，具体的该导电金属6可以为电阻率低的铜。该方案中，第一磁性对准标记21需要的磁性材料较小，电阻较低。
在具体设置上述第二磁性对准标记22时，第二磁性对准标记22的具体结构不做限制。如图4所示，可以使第二磁性对准标记22填充于第二导电孔内，该方案中，第二磁性对准标记22还可以用于导电。第二磁性对准标记22具有的磁性材料较多，在磁化后产生的磁场较强，有利于提高对准精度。如图5所示，在另一种技术方案中，还可以使第二磁性对准标记22附着于第二导电孔的内壁，第二磁性对准标记22的截面为环形结构。为了提高上述第二导电孔的导电效果，还可以再在上述第二磁性对准标记的内部填充导电金属6，具体的该填充导电金属6可以为电阻率较低的铜。该方案中，第二磁性对准标记22需要的磁性材料较小，电阻较低。
上述第一磁性对准标记21与第二磁性对准标记22利用磁性材料制备，具体的上述磁性材料的种类不做限制。例如上述磁性材料可以为钴基磁性材料、铁基磁性材料或者镍基磁性材料，可以为金属单质，也可以为合金。当磁性材料为合金时，具体可以为铁钴合金(CoFe)、镍钴合金(CoNi)、镍铁合金(FeNi)或者镍铁钴合金(CoFeNi)，可以根据需求选择合适的磁性材料。为了提高第一磁性对准标记21与第二磁性对准标记22的结构稳定性，可以使磁性材料为钴基磁性材料，例如，钴铁合金、钴镍合金或者钴铁镍合金。由于钴基磁性材料在硅的表面较为容易附着，第一磁性对准标记21与第二磁性对准标记22 较为致密，金属钴的饱和磁化强度大，便于提高对准精度。
基于相同的发明构思，本申请还提供了一种三维集成电路对准设备，图11为本申请实施例中三维集成电路对准设备的一种结构示意图。如图11所示，结合图8，上述三维集成电路对准设备用于对准第一芯片11和第二芯片12，上述第一芯片11具有第一磁性对准标记21，第二芯片12具有第二磁性对准标记22。具体的，上述第一磁性对准标记21和第二磁性对准标记22利用磁性材料制作，从而第一磁性对准标记21和第二磁性对准标记22在磁场中能够被磁化，从而产生磁场。该三维集成电路对准设备包括磁体4、磁敏传感器5、驱动组件7和控制器8。在使用时，上述磁体4与磁敏传感器5的感应区相对，第一芯片11与第二芯片12放置于上述磁体4与磁敏传感器5的感应区之间。上述磁体4用于形成磁场，以对第一磁性对准标记21和第二磁性对准标记22进行磁化。磁敏传感器5用于感应磁化后的第一磁性对准标记21和第二磁性对准标记22产生的耦合磁场强度。控制器8根据磁敏传感器5监测到的耦合磁场强度变化，控制驱动组件7移动上述第一芯片11与第二芯片12，以移动第一磁性对准标记21和第二磁性对准标记22的相对位置。该方案中，三维集成电路对准设备的结构较为简单，成本较低。此外，利用磁性对准工艺对堆叠式三维集成电路进行对准，对准精度较高。
具体的技术方案中，控制器可以在磁敏传感器5监测到上述耦合磁场强度达到设定阈值时，可以认为第一磁性对准标记21与第二磁性对准标记22对准，控制器可以控制驱动组件7停止移动第一芯片11或者第二芯片12。该方案中，通过设置设定阈值作为判断基准，可以简化控制器的控制过程。具体上述设定阈值可以针对要对准的第一磁性对准标记21与第二磁性对准标记22在具体磁场中产生的耦合磁场强度进行标定，以此作为标准。具体的，上述设定阈值可以指耦合磁场强度出现峰值时，在峰值区域对应的磁场强度。该方案中，每组第一磁性对准标记21与第二磁性对准标记22对准过程中，耦合磁场强度仅会产生一个峰值。
另一种具体的实施例中，每组第一磁性对准标记21与第二磁性对准标记22对准过程中，耦合磁场强度会产生两一个峰值。则控制器还可以用于：控制驱动组件7沿第一方向移动第一芯片11或者第二芯片12，随着第一芯片11或者第二芯片12的移动，上述磁敏传感器5在第一位置监测到耦合磁场强度大于或等于设定阈值，控制驱动组件7继续沿第一方向移动上述第一芯片11或者第二芯片12，磁敏传感器5在第二位置监测到耦合磁场强度大于或等于设定阈值，控制驱动组件7移动第一芯片11或者第二芯片12至第三位置，控制驱动组件7停止移动第一芯片11或停止移动第二芯片12。具体的上述第三位置和第一位置沿第一方向的距离，与第三位置和第二位置沿第一方向的距离相等，即第三位置位于第一位置与第二位置正中间的区域。该方案中，每组第一磁性对准标记21与第二磁性对准标记22对准过程中，在第一位置产生一个耦合磁场强度的峰值，在第二位置，会产生另一个耦合磁场强度的峰值，则在第一位置与第二位置正中间的第三位置，第一磁性对准标记21与第二磁性对准标记22实现对准。
值的说明的是，上述第三位置位于第一位置与第二位置大致正中间的位置，即上述第三位置和第一位置沿第一方向的距离，与第三位置和第二位置沿第一方向的距离大致相等。
如图1和图2所示，在具体实施本申请技术方案时，可以在芯片1内设置导电孔3。具体的，在第一芯片11设置一个或者多个第一导电孔，第二芯片12设置一个或多个第二导电孔。在三维集成电路中，上述第一芯片11的第一导电孔与第二芯片12的第二导电孔 相通且电连接。采用本申请的技术方案，对准精度较高，从而上述导电孔3的截面尺寸可以设计的较小，有利于减少三维集成电路中上述导电孔3占用的面积。当设置上述第一磁性对准标记21和第二磁性对准标记22时，可以使第一磁性对准标记21设置于上述第一导电孔内，第二磁性对准标记22设置于上述第二导电孔内。该方案中，可以减少制作磁性对准标记2的工艺，利用芯片1上的导电孔3，将磁性材料设置于上述导电孔3内，形成第一磁性对准标记21和第二磁性对准标记22。制备磁性对准标记2的工艺较为简单，且不额外占用三维集成电路的面积，有利于提高三维集成电路的集成度。
在具体设置上述第一磁性对准标记21时，第一磁性对准标记21的具体结构不做限制。图4为本申请实施例中磁性对准标记的一种截面示意图，如图4所示，可以使第一磁性对准标记21填充于第一导电孔内，该方案中，第一磁性对准标记21还可以用于导电。第一磁性对准标记21具有的磁性材料较多，在磁化后产生的磁场较强，有利于提高对准精度。图5为本申请实施例中磁性对准标记的另一种截面示意图，如图5所示，在另一种技术方案中，还可以使第一磁性对准标记21附着于第一导电孔的内壁，第一磁性对准标记21的截面为环形结构。为了提高上述第一导电孔的导电效果，还可以再在上述第一磁性对准标记的内部填充导电金属6，具体的该导电金属6可以为电阻率低的铜。该方案中，第一磁性对准标记21需要的磁性材料较小，电阻较低。
在具体设置上述第二磁性对准标记22时，第二磁性对准标记22的具体结构不做限制。如图4所示，可以使第二磁性对准标记22填充于第二导电孔内，该方案中，第二磁性对准标记22还可以用于导电。第二磁性对准标记22具有的磁性材料较多，在磁化后产生的磁场较强，有利于提高对准精度。如图5所示，在另一种技术方案中，还可以使第二磁性对准标记22附着于第二导电孔的内壁，第二磁性对准标记22的截面为环形结构。为了提高上述第二导电孔的导电效果，还可以再在上述第二磁性对准标记的内部填充导电金属6，具体的该填充导电金属6可以为电阻率较低的铜。该方案中，第二磁性对准标记22需要的磁性材料较小，电阻较低。
上述第一磁性对准标记21与第二磁性对准标记22利用磁性材料制备，具体的上述磁性材料的种类不做限制。例如上述磁性材料可以为钴基磁性材料、铁基磁性材料或者镍基磁性材料，可以为金属单质，也可以为合金。当磁性材料为合金时，具体可以为铁钴合金(CoFe)、镍钴合金(CoNi)、镍铁合金(FeNi)或者镍铁钴合金(CoFeNi)，可以根据需求选择合适的磁性材料。为了提高第一磁性对准标记21与第二磁性对准标记22的结构稳定性，可以使磁性材料为钴基磁性材料，例如，钴铁合金、钴镍合金或者钴铁镍合金。由于钴基磁性材料在硅的表面较为容易附着，第一磁性对准标记21与第二磁性对准标记22较为致密，金属钴的饱和磁化强度大，便于提高对准精度。
具体的实施例中，上述三维集成电路对准设备中的磁体4可以为永磁体，也可以为电磁体。当上述磁体4为永磁体时，装置的结构较为简单，成本较低，占用空间较小。当上述磁体4位电磁体时，磁场的强度可以根据需求进行调节，且可以在不使用时，关闭电磁体。可以根据需求选择具体类型。
在选用磁敏传感器5时，可以根据需求选择合适磁场分辨率的磁敏传感器5。一种具体的实施例中，上述磁敏传感器5具体类型可以为隧穿磁电阻磁敏传感器(Tunnel-Magneto-Resistance sensor)，该隧穿磁电阻磁敏传感器的感应区的面积为2×2μm时，其磁场分辨率可达10 -8T量级。其分辨率较高，可以识别较小的磁场强度变化，因 此可以提高第一磁性对准标记21和第二磁性对准标记22的对准精度。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的保护范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (19)

  1. 一种三维集成电路，其特征在于，包括：
    第一芯片，具有磁性材料制备的第一磁性对准标记；
    第二芯片，具有磁性材料制备的第二磁性对准标记；
    所述第一芯片与所述第二芯片叠置，在所述第一芯片靠近所述第二芯片的表面上，所述第一磁性对准标记的投影与所述第二磁性对准标记的投影至少部分重叠，所述投影的方向为垂直于所述第一芯片靠近所述第二芯片的表面的方向。
  2. 如权利要求1所述的三维集成电路，其特征在于，所述第一芯片包括一个或多个第一导电孔，所述第一磁性对准标记设置于所述一个或多个第一导电孔内；所述第二芯片包括一个或多个第二导电孔，所述第二磁性对准标记设置于所述一个或多个第二导电孔内。
  3. 如权利要求2所述的三维集成电路，其特征在于，所述第一磁性对准标记附着于所述一个或多个第一导电孔的内壁，或者，所述第一磁性对准标记填充于所述一个或多个第一导电孔内。
  4. 如权利要求2或3所述的三维集成电路，其特征在于，所述第二磁性对准标记附着于所述一个或多个第二导电孔的内壁，或者，所述第二磁性对准标记填充于所述一个或多个第二导电孔内。
  5. 如权利要求1至4任一项所述的三维集成电路，其特征在于，所述第一磁性对准标记为钴基磁性材料制备，所述第二磁性对准标记为钴基磁性材料制备。
  6. 一种三维集成电路对准工艺，其特征在于，用于对准第一芯片与第二芯片，所述第一芯片具有磁性材料制备的第一磁性对准标记，所述第二芯片具有磁性材料制备的第二磁性对准标记；包括：
    将所述第一芯片和所述第二芯片放置于磁体产生的磁场内，使所述第一磁性对准标记和所述第二磁性对准标记被磁化；
    根据磁敏传感器监测的所述第一磁性对准标记与所述第二磁性对准标记产生的耦合磁场强度，移动所述第一芯片或者所述第二芯片使所述第一磁性对准标记与所述第二磁性对准标记对准。
  7. 如权利要求6所述的三维集成电路对准工艺，其特征在于，所述根据磁敏传感器监测的所述第一磁性对准标记与所述第二磁性对准标记产生的耦合磁场强度，移动所述第一芯片或者所述第二芯片使所述第一磁性对准标记与所述第二磁性对准标记对准，具体包括；
    移动所述第一芯片或者所述第二芯片，并且当所述磁敏传感器监测到所述耦合磁场强度大于或等于设定阈值时，停止移动所述第一芯片或停止移动所述第二芯片。
  8. 如权利要求6所述的三维集成电路对准工艺，其特征在于，所述根据磁敏传感器监测的所述第一磁性对准标记与所述第二磁性对准标记产生的耦合磁场强度，移动所述第一芯片或者所述第二芯片使所述第一磁性对准标记与所述第二磁性对准标记对准，具体包括；
    沿第一方向移动所述第一芯片或者所述第二芯片，所述磁敏传感器在第一位置监测到所述耦合磁场强度大于或等于设定阈值，所述磁敏传感器在第二位置监测到所述耦合磁场强度大于或等于所述设定阈值，移动所述第一芯片或者所述第二芯片至所述第三位置，停 止移动所述第一芯片或停止移动所述第二芯片；
    所述第三位置和所述第一位置沿所述第一方向的距离，与所述第三位置和所述第二位置沿所述第一方向的距离相等。
  9. 如权利要求6至8任一项所述的三维集成电路对准工艺，其特征在于，所述将所述第一芯片和所述第二芯片放置于磁体产生的磁场内，使所述第一磁性对准标记和所述第二磁性对准标记被磁化，具体包括：
    将所述第一芯片放置于磁体产生的磁场内，使所述第一磁性对准标记被磁化；
    将所述第二芯片放置于磁体产生的磁场内，使所述第二磁性对准标记被磁化。
  10. 如权利要求6至9任一项所述的三维集成电路对准工艺，其特征在于，所述第一芯片为芯片裸片，或者所述第一芯片为晶圆；
    所述第二芯片为芯片裸片，或者所述第二芯片为晶圆。
  11. 如权利要求6至10任一项所述的三维集成电路对准工艺，其特征在于，所述第一芯片包括一个或多个第一导电孔，所述第一磁性对准标记设置于所述一个或多个第一导电孔内；所述第二芯片包括一个或多个第二导电孔，所述第二磁性对准标记设置于所述一个或多个第二导电孔内。
  12. 如权利要求11所述的三维集成电路对准工艺，其特征在于，所述第一磁性对准标记附着于所述一个或多个第一导电孔的内壁，或者，所述第一磁性对准标记填充于所述一个或多个第一导电孔内。
  13. 如权利要求11或12所述的三维集成电路对准工艺，其特征在于，所述第二磁性对准标记附着于所述一个或多个第二导电孔的内壁，或者，所述第二磁性对准标记填充于所述一个或多个第二导电孔内。
  14. 一种三维集成电路对准设备，其特征在于，用于对准第一芯片与第二芯片，所述第一芯片具有磁性材料制备的第一磁性对准标记，所述第二芯片具有磁性材料制备的第二磁性对准标记；包括：
    磁体，用于产生磁场；
    磁敏传感器，用于监测所述第一磁性对准标记和所述第二磁性对准标记产生的耦合磁场强度；
    驱动组件，用于驱动所述第一芯片或者所述第二芯片移动；
    控制器，与所述磁敏传感器和所述驱动组件电连接，用于根据所述磁敏传感器监测的所述第一磁性对准标记与所述第二磁性对准标记产生的耦合磁场强度，控制所述驱动组件移动所述第一芯片或者所述第二芯片使所述第一磁性对准标记与所述第二磁性对准标记对准。
  15. 如权利要求14所述的三维集成电路对准设备，其特征在于，所述控制器用于：控制所述驱动组件移动所述第一芯片或者所述第二芯片，并且当所述磁敏传感器监测到所述耦合磁场强度大于或等于设定阈值后，控制所述驱动组件停止移动所述第一芯片或者停止移动所述第二芯片。
  16. 如权利要求14所述的三维集成电路对准设备，其特征在于，所述控制器用于：控制所述驱动组件沿第一方向移动所述第一芯片或者所述第二芯片，所述磁敏传感器在第一位置监测到所述耦合磁场强度大于或等于设定阈值，所述磁敏传感器在第二位置监测到所述耦合磁场强度大于或等于所述设定阈值，控制所述驱动组件移动所述第一芯片或者所 述第二芯片至所述第三位置，控制所述驱动组件停止移动所述第一芯片或停止移动所述第二芯片；
    所述第三位置和所述第一位置沿所述第一方向的距离，与所述第三位置和所述第二位置沿所述第一方向的距离相等。
  17. 如权利要求14至16任一项所述的三维集成电路对准设备，其特征在于，所述第一芯片包括一个或多个第一导电孔，所述第一磁性对准标记设置于所述一个或多个第一导电孔内；所述第二芯片包括一个或多个第二导电孔，所述第二磁性对准标记设置于所述一个或多个第二导电孔内。
  18. 如权利要求17所述的三维集成电路对准设备，其特征在于，所述第一磁性对准标记附着于所述一个或多个第一导电孔的内壁，或者，所述第一磁性对准标记填充于所述一个或多个第一导电孔内。
  19. 如权利要求17或18所述的三维集成电路对准设备，其特征在于，所述第二磁性对准标记附着于所述一个或多个第二导电孔的内壁，或者，所述第二磁性对准标记填充于所述一个或多个第二导电孔内。
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