TWI838891B - 晶圓接合方法及接合裝置結構 - Google Patents
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Abstract
根據本發明的一實施例,一種結構包含:一第一裝置,其包含一第一介電層及該第一介電層中之一第一對準標記,該第一對準標記包含一第一磁十字,該第一磁十字具有一第一北極及一第一南極;及一第二裝置,其包含一第二介電層及該第二介電層中之一第二對準標記,該第二對準標記包含一第二磁十字,該第二磁十字具有一第二北極及一第二南極,該第一北極係與該第二南極對準,該第一南極係與該第二北極對準,該第一介電層係藉由介電質至介電質接合而接合至該第二介電層,該第一對準標記係藉由金屬至金屬接合而接合至該第二對準標記。
Description
本發明實施例係有關晶圓接合方法及接合裝置結構。
由於積體電路(IC)之發展,半導體行業已歸因於各種電子組件(例如,電晶體、二極體、電阻器、電容器等)之整合密度之不斷改良而經歷持續快速增長。在極大程度上,整合密度之此等改良來自於最小構件大小之重複減小,此容許更多組件整合至一給定區中。隨著對小型化、更高速度、更大頻寬及更低功率消耗及延時之需求已增長,對用於封裝半導體晶粒之更小及更創新技術之一需求增長。
堆疊半導體裝置已成為用於進一步減小一半導體裝置之實體大小之一有效技術。在一堆疊半導體裝置中,諸如邏輯及記憶體電路之主動電路被製造於不同半導體晶圓上。兩個或更多個半導體晶圓可透過適合接合技術接合在一起以進一步減小半導體裝置之尺寸架構。
根據本發明的一實施例,一種方法包括:形成一第一晶圓及一第二晶圓,該第一晶圓包括一第一對準標記,該第一對準標記包括一第一磁十字,該第一磁十字包括一第一北極及一第一南極,該第一北極包括該第一磁十字之第一相鄰臂,該第一南極包括該第一磁十字之第二相鄰臂,該第二晶圓包括一第二對準標記,該第二對準標記包括一第二磁十字,該第二磁十字包括一第二北極及一第二南極,該第二北極包括該第二磁十字之第一相鄰臂,該第二南極包括該第二磁十字之第二相鄰臂;在一光學對準程序中將該第一對準標記與該第二對準標記對準;在該光學對準程序之後,在一磁對準程序中將該第一對準標記與該第二對準標記對準,該第一北極與該第二南極對準,該第一南極與該第二北極對準;及在該第一晶圓與該第二晶圓之間形成接合。
根據本發明的一實施例,一種方法包括:將一第一磁場施加至一第一晶圓以使該第一晶圓之第一對準標記磁化,該等第一對準標記各自包括第一磁十字,該第一磁場與該等第一磁十字之第一臂形成一第一非零角;將一第二磁場施加至一第二晶圓以使該第二晶圓之第二對準標記磁化,該等第二對準標記各自包括第二磁十字,該第二磁場與該等第二磁十字之第二臂形成一第二非零角,該第一磁場具有與該第二磁場相反之極性;使該第一晶圓朝向該第二晶圓移動,直至該等第一對準標記及該等第二對準標記將一水平力及垂直力施加於該第一晶圓及該第二晶圓上;及在該第一晶圓與該第二晶圓之間形成接合。
根據本發明的一實施例,一種結構包括:一第一裝置,其包括一第一介電層及該第一介電層中之一第一對準標記,該第一對準標記包含一第一磁十字,該第一磁十字具有一第一北極及一第一南極;及一第二裝置,其包括一第二介電層及該第二介電層中之一第二對準標記,該第二對準標記包括一第二磁十字,該第二磁十字具有一第二北極及一第二南極,該第一北極與該第二南極對準,該第一南極與該第二北極對準,該第一介電層藉由介電質至介電質接合而接合至該第二介電層,該第一對準標記藉由金屬至金屬接合而接合至該第二對準標記。
下列揭露提供用於實施本揭露之不同構件之許多不同實施例或實例。在下文描述組件及配置之特定實例以簡化本揭露。當然,此等僅為實例且不旨在為限制性。例如,在以下描述中,一第一構件形成在一第二構件上方或上可包含其中第一構件及第二構件形成為直接接觸之實施例,且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件及第二構件可不直接接觸之實施例。另外,本揭露可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清晰之目的且本身並不指示所論述之各種實施例及/或構形之間的一關係。
此外,為便於描述,諸如「在……下方」、「在……下」、「下」、「在……上方」、「上」及類似物之空間相對術語在本文中可用來描述如圖中繪示之一個元件或構件與另一(些)元件或構件之關係。空間相對術語旨在涵蓋除圖中描繪之定向之外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或以其他定向),且可同樣相應地解釋本文中使用之空間相對描述符。
根據各種實施例,磁性對準標記形成於晶圓中,且在晶圓之接合期間在一對準程序中使用。特定言之,兩個晶圓可經形成具有擁有相反磁極性之對準標記。因此,當晶圓經接合在一起時,晶圓之對準標記彼此磁性地吸引。因此,晶圓可在接合期間磁性地自對準,此可減少接合晶圓之間之錯位。
圖1係根據一些實施例之一晶圓70之一剖面圖。兩個晶圓70將在後續處理中接合以形成一接合晶圓結構。晶圓70包含一半導體基板72、一互連結構74、導電通路76、一介電層78、接墊82及對準標記84。
晶圓70具有多個裝置區72D,其等各自包含用於一半導體晶粒之構件。半導體晶粒可為積體電路晶粒、中介層或類似物。各積體電路晶粒可為一邏輯裝置(例如,中央處理單元(CPU)、圖形處理單元(GPU)、微控制器等)、一記憶體裝置(例如,動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒等)、一功率管理裝置(例如,功率管理積體電路(PMIC)晶粒)、一射頻(RF)裝置、一感測器裝置(例如,影像感測器晶粒)、一微機電系統(MEMS)裝置、一信號處理裝置(例如,數位信號處理器(DSP)晶粒)、一前端裝置(例如,類比前端(AFE)晶粒)、類似物或其等之組合(例如,一系統單晶片(SoC)晶粒)。
在所繪示之實施例中,晶圓70另外具有多個對準標記區72A,且對準標記84之一或多者位於對準標記區72A之各者中。對準標記區72A (包含對準標記84)可放置於晶圓70之邊緣處,使得其等圍繞裝置區72D (包含接墊82)。在另一實施例中,對準標記84位於裝置區72D中,且晶圓70不具有用於對準標記84之單獨區。
半導體基板72可為一矽基板(摻雜或無摻雜)或一絕緣體上覆半導體(SOI)基板之一主動層。半導體基板72可包含其他半導體材料,諸如鍺;一化合物半導體,其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦;一合金半導體,其包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化銦鎵及/或磷砷化銦鎵;或其等之組合。亦可使用其他基板,諸如多層或梯度基板。半導體基板72具有一主動表面(例如,圖1中面向上之表面) (有時稱為一前側)及一非主動表面(例如,圖1中面向下之表面) (有時稱為一後側)。
裝置(未單獨繪示)可形成於半導體基板72之主動表面處。裝置可為主動裝置(例如,電晶體、二極體等)及/或被動裝置(例如,電容器、電阻器等)。一互連結構74位於半導體基板72之主動表面上方。互連結構74使裝置互連以形成一積體電路。互連結構可由例如介電層中之金屬化圖案形成,且可藉由一鑲嵌程序形成,諸如一單鑲嵌程序、一雙鑲嵌程序或類似物。金屬化圖案包含形成於一或多個介電層中之金屬線及通路。互連結構74之金屬化圖案電耦合至裝置。
導電通路76延伸至互連結構74及/或半導體基板72中。導電通路76電耦合至互連結構74之金屬化圖案。導電通路76可為貫穿基板通路,諸如貫穿矽通路。作為形成導電通路76之一實例,可藉由例如蝕刻、銑削、雷射技術、其等之一組合或類似物在互連結構74及/或半導體基板72中形成凹槽。一薄阻障層可諸如藉由CVD、原子層沉積(ALD)、物理氣相沉積(PVD)、熱氧化、其等之一組合或類似物保形地沉積於凹槽中。阻障層可由氧化物、氮化物、碳化物、其等之組合或類似物形成。一導電材料可沉積於阻障層上方及凹槽中。導電材料可藉由一電子化學鍍覆程序、CVD、ALD、PVD、其等之一組合或類似物形成。導電材料之實例包含銅、鎢、鋁、銀、金、其等之一組合或類似物。藉由例如一CMP從互連結構74或半導體基板72之一表面移除過量導電材料及阻障層。凹槽中之阻障層及導電材料之剩餘部分形成導電通路76。
介電層78位於晶圓70之前側70F處。介電層78位於互連結構74中及/或上。在一些實施例中,介電層78係互連結構74之一上介電層。在一些實施例中,介電層78係互連結構74上之一鈍化層。介電層78可由氧化矽、氮化矽、聚苯並㗁唑(PBO)、聚醯亞胺、苯並環丁(BCB)基聚合物、類似物或其等之一組合形成,其可例如藉由化學氣相沉積(CVD)、旋塗、層壓或類似物形成。
接墊82位於晶圓70之前側70F處。接墊82可為可對其等進行外部連接之導電柱、墊或類似物。接墊82位於互連結構74中及/或上。在一些實施例中,接墊82係互連結構74之一上金屬化圖案之部分。在一些實施例中,接墊82包含電耦合至互連結構74之上金屬化圖案之鈍化後互連件。接墊82可由一導電材料形成,諸如一金屬,諸如銅、鋁或類似物,其可藉由例如鍍覆或類似物形成。介電層78圍繞接墊82橫向地放置。
對準標記84位於晶圓70之前側70F處。對準標記84位於互連結構74中及/或上。在一些實施例中,對準標記84係互連結構74之一上金屬化圖案之部分。在一些實施例中,對準標記84與接墊82分開形成於介電層78中。介電層78圍繞對準標記84橫向地放置。可將一平坦化程序應用於各種層,使得介電層78、接墊82及對準標記84之頂表面實質上共面(在程序變動內),且暴露在晶圓70之前側70F處。平坦化程序可為一化學機械拋光(CMP)、一回蝕刻、其等之組合或類似物。
如隨後將更詳細描述,兩個晶圓70之平坦化前側70F將以面對面方式接合。對準標記84具有可使用一相機辨識之一預定形狀及/或圖案,使得可在晶圓接合期間使用對準標記84光學地對準晶圓70。另外且如隨後將更詳細描述,對準標記84由一磁性材料形成,使得晶圓70之對準標記84將在對準期間彼此磁性地吸引,藉此改良晶圓對準之精確性。此外,對準標記84之磁性材料在光學對準期間使用之光波長(諸如紅外光,諸如具有約1.1 μm (諸如在0.3 μm至3 μm之範圍內)之一波長之光)處具有一高透明度。形成具有一高透明度之一材料之對準標記84可增加光學對準之精確性。
在一些實施例中,對準標記84之磁性材料不同於接墊82之導電材料。對準標記84之磁性材料可具有大於接墊82之導電材料之一電阻率,且可具有大於接墊82之導電材料之一透明度。在此等實施例中,對準標記84具有比接墊82更強之一磁化。
在其他實施例中,對準標記84及接墊82由相同磁性材料形成。因而,接墊82亦為磁性的。將接墊82亦形成為磁性的可在對準期間幫助增加晶圓之間之磁性吸引,藉此改良晶圓對準之精確性。在此等實施例中,對準標記84可具有相同於接墊82之強度之一磁化。
取決於半導體晶粒之設計,對準標記84可形成於原本將形成額外接墊82之位置處。因此,對準標記84位於相同於接墊82之裝置層(例如,介電層78)中。因此,接墊82及對準標記84之圖案可具有增加設計靈活性。
圖2A至圖4B係根據一些實施例之用於形成一晶圓70之一對準標記84之一程序期間之中間步驟之視圖。圖2A、圖3A及圖4A係俯視圖。圖2B、圖3B及圖4B分別係沿著圖2A、圖3A及圖4A中之剖面A-A'展示之剖面圖。對準標記84 (參見圖4A)包含具有一預定形狀之一或多個磁性構件96。在此實施例中,對準標記84係一單一磁性構件96,其係一磁十字。根據各種實施例(隨後針對圖15A至圖15H描述),一對準標記84可為一單一磁十字,一對準標記84可為一單一磁棒,或一對準標記84可包含多個磁十字/棒。
在圖2A至圖2B中,在介電層78中圖案化用於磁性構件之一溝槽92。溝槽92可為延伸至介電層78中之一凹槽,或可為延伸穿過介電層78之一開口。介電層78可藉由任何可接受程序(諸如,藉由在介電層78係一光敏材料時將介電層78暴露於光並使其顯影,或藉由使用例如一非等向性蝕刻來蝕刻)進行圖案化。定時蝕刻程序可用於在溝槽92達到一所要深度之後停止對溝槽92之蝕刻。溝槽92之深度判定所得磁性構件96之厚度(參見圖4B),此將在隨後更詳細描述。
在圖3A至圖3B中,於溝槽92中形成一鐵磁構件94。鐵磁構件94由可經磁化以形成一永久磁體之一鐵磁材料形成。鐵磁材料之實例包含鐵(Fe)、鈷(Co)、鎳(Ni)、其等之合金(諸如鈷-鐵-鎳(Co
xFe
yNi
z,其中x、y及z各自在0至100之範圍內))、其等之多層或類似物,其可係藉由諸如沉積(例如,PVD)、鍍覆(例如,電鍍或無電式電鍍)或類似物之一技術形成。鐵磁材料可為摻雜或無摻雜的。例如,鐵磁材料可為摻雜有硼、矽、鉬、其等之組合或類似物之鈷-鐵-鎳。在一些實施例中,鐵磁構件94係一鐵磁材料之一單一連續層。在一些實施例中,鐵磁構件94係摻雜有一鐵磁材料之一導電材料。
作為形成鐵磁構件94之一實例,可在溝槽92中及介電層78上保形地形成一鐵磁材料層。執行一移除程序以移除鐵磁材料之過量部分,該等過量部分係位於介電層78之頂表面上方,藉此形成鐵磁構件94。在移除程序之後,鐵磁材料具有留在溝槽92中之部分(因此形成鐵磁構件94)。在一些實施例中,可利用一平坦化程序,諸如一化學機械拋光(CMP)、一回蝕刻程序、其等之組合或類似者。在平坦化程序之後,介電層78、接墊82 (參見圖1)及鐵磁構件94之頂表面係實質上共面(在程序變動內)。該等構件之實質上共面的頂表面係位於晶圓之前側70F處,且所得平坦表面可為隨後用於晶圓接合之表面。
在圖4A至圖4B中,鐵磁構件94經磁化以形成一磁性構件96。磁性構件96係具有一北極96N及一南極96S之一永久磁體。磁性構件96具有比鐵磁構件94更強之一磁化。在一些實施例中,磁性構件96具有約750 emu/cm
3(諸如在250 emu/cm
3至2000 emu/cm
3之範圍內)之一磁化(M,每體積磁矩)。藉由將鐵磁構件94暴露於在鐵磁構件94中誘發磁化之一磁場102 (隨後描述)來使鐵磁構件94磁化。
在磁性構件96係一磁十字之此實施例中,磁十字包含從一中心部分突出之四個臂98。一第一對相鄰臂98N形成磁十字之北極96N。臂98N包含沿著一第一方向(例如,Y方向)延伸之一個臂98N及沿著一第二方向(例如,X方向)延伸之一個臂98N。一第二對相鄰臂98S形成磁十字之南極96S。臂98S包含沿著第一方向(例如,Y方向)延伸之一個臂98S及沿著第二方向(例如,X方向)延伸之一個臂98S。隨後將針對圖15A至圖15B來描述臂98之寬度及長度。磁性構件96具有沿著一第三方向(例如,Z方向)之一厚度T
1。在一些實施例中,厚度T
1為約0.5 μm (諸如在0.3 μm至0.7 μm之範圍內)。在一些實施例中,對準標記84(例如,磁十字)具有沿著第一方向(例如,Y方向)為約50 μm (諸如在10 μm至100 μm之範圍內)之一總長度,且具有沿著第二方向(例如,X方向)為約50 μm (諸如在10 μm至100 μm之範圍內)之一總寬度。
儘管在圖2A至圖4B中未單獨繪示,然應瞭解,可同時形成複數個對準標記84。例如,可在介電層78中圖案化複數個溝槽92,溝槽92可填充有各自鐵磁構件94,且鐵磁構件94可經磁化以形成磁性構件96。對準標記84 (包含各對準標記84之磁性構件96)可隔開約5 μm之一距離(諸如在1 μm至20 μm之範圍內)。
用於使磁性構件96磁化之磁場102具有平行於晶圓之前側70F (參見圖4B)之一方向,且與磁性構件96之各臂98形成一非零角。非零角介於0度與90度之間。在一些實施例中,非零角係一45度角。因而,在磁性構件96中誘發之磁化之方向與磁性構件96之臂98成一45度角。磁場102可由一電磁體產生。在一些實施例中,磁場102具有約1特斯拉(諸如在0.01特斯拉至2特斯拉之範圍內)之一磁場強度,且施加達約5秒(諸如在0.01秒至60秒之範圍內)之一持續時間。
圖5係根據一些實施例之一晶圓接合方法500之一圖。根據一些實施例,將結合圖6至圖14描述晶圓接合方法500,圖6至圖14係晶圓接合方法500期間之中間步驟之各種視圖。在晶圓接合方法500中,以面對面方式接合兩個晶圓70 (包含一第一晶圓70A及一第二晶圓70B,參見圖6)。在此實施例中,晶圓70藉由混合接合以面對面方式接合,使得第一晶圓70A之前側透過介電質至介電質接合及金屬至金屬接合而接合至第二晶圓70B之前側。混合接合容許在不使用任何黏著材料(例如,晶粒附著膜)或共晶材料(例如,焊料)之情況下接合晶圓70A、70B。
在步驟502中,形成分別包含第一對準標記84A及第二對準標記84B (隨後針對圖7描述)之一第一晶圓70A及一第二晶圓70B。當晶圓70彼此接合時,晶圓70之一者將被翻轉。由於此,晶圓70A、70B經形成具有包含具有相反磁極性之磁性構件96A、96B之對準標記84A、84B。更特定言之,第一磁性構件96A具有與第二磁性構件96B相反之磁極性。因而,當晶圓70A、70B面對面放置時,其等將彼此磁性地吸引。
參考圖6 (晶圓70A、70B之一簡化俯視圖)及圖7 (對準標記84A、84B之一俯視圖),在類似於針對圖4A至圖4B描述之一處理步驟展示晶圓70A、70B,其中磁性構件96A、96B經磁化。當使磁性構件96A、96B磁化時,將不同磁場102A、102B施加至晶圓70A、70B。特定言之,將一第一磁場102A施加至第一晶圓70A以使第一晶圓70A之第一磁性構件96A磁化,且將一第二磁場102B施加至第二晶圓70B以使第二晶圓70B之第二磁性構件96B磁化。第一磁場102A可(或可不)具有相同於第二磁場102B之強度,且第一磁場102A反平行於第二磁場102B,使得第一磁場102A具有與第二磁場102B相反之極性(例如,相反方向)。因此,第一磁性構件96A之磁化可(或可不)具有相同於第二磁性構件96B之磁化之強度,但第一磁性構件96A之磁化具有與第二磁性構件96B之磁化相反之極性。因而,當晶圓70A、70B面對面放置時,第一磁性構件96A將被吸引至第二磁性構件96B。磁場102A、102B之方向係相對於各自晶圓70A、70B。在一些實施例中,磁場102A、102B之方向係相對於晶圓70A、70B中之缺口88。
在步驟504中,在一第一對準程序中粗略地對準晶圓70A、70B。參考圖8至圖10,展示第一對準程序之步驟期間之晶圓70A、70B。示意性地繪示對準標記84A、84B之各者之一者,但如先前提及,晶圓70A、70B之各者可包含複數個對準標記。第一對準程序係利用相機106A、106B (諸如紅外相機)之一光學對準程序。將第一晶圓70A放置於一下卡盤104A上,且將第二晶圓70B放置於一上卡盤104B上。卡盤104A、104B可操作以水平移動晶圓70A、70B (例如,在X/Y平面中)及垂直移動晶圓70A、70B (例如,沿著Z方向)。在第一對準程序期間,卡盤104A、104B定位成隔開足夠遠,使得對準標記84A、84B之間之磁性吸引不足以移動晶圓70A、70B。在一些實施例中,卡盤104A、104B經定位,使得晶圓70A、70B之間(例如,對準標記84A、84B之間)之一間隙G
1(參見圖10)為約3 mm (諸如在0.1 mm至10 mm之範圍內)。
第一對準程序包含使用上相機106B搜尋第一晶圓70A之第一對準標記84A,如由圖8展示。上相機106B放置於一固定位置處,且下卡盤104A在X/Y平面中水平移動,直至上相機106B偵測到第一對準標記84A位於指示正確晶圓對準之所要位置處。接著,使用一定位感測器108量測下卡盤104A之位置(其為下卡盤104A之一對準位置)。記錄下卡盤104A之對準位置。接著,下卡盤104A可縮回,使得其離開相機106A、106B之視線。
第一對準程序進一步包含使用下相機106A搜尋第二晶圓70B之第二對準標記84B,如由圖9展示。下相機106A放置於一固定位置處,且上卡盤104B在X/Y平面中水平移動,直至下相機106A偵測到第二對準標記84B位於指示正確晶圓對準之所要位置處。接著,使用定位感測器108量測上卡盤104B之位置(其為上卡盤104B之一對準位置)。記錄上卡盤104B之對準位置。
第一對準程序進一步包含將卡盤104A、104B在X/Y平面中水平移動至如由定位感測器108判定之其等之對準位置。當卡盤104A、104B處於其等之對準位置時,第一晶圓70A與第二晶圓70B粗略對準。在晶圓70A、70B粗略對準之後,其等之間之錯位量可為大的。在一些實施例中,晶圓70A、70B具有大於約0.2 μm之錯位(諸如在0.2 μm至0.4 μm之錯位範圍內)。
在步驟506中,在一第二對準程序中精細對準晶圓70A、70B。參考圖11,展示第二對準程序期間之晶圓70A、70B。第二對準程序係利用對準標記84A、84B之一磁對準程序。第二對準程序係一自對準程序。在第二對準程序期間,卡盤104A、104B定位成足夠靠近在一起,使得對準標記84A、84B之間之磁性吸引足以移動晶圓70A、70B。在一些實施例中,卡盤104A、104B經定位,使得晶圓70A、70B之間(例如,對準標記84A、84B之間)之一間隙G
2為約0.2 µm (諸如在0.01 µm至0.5 µm之範圍內)。卡盤104A、104B在第二對準程序期間比在第一對準程序期間更靠近在一起。
參考圖12,展示兩個對準標記84A、84B之一些磁性構件96A、96B。由於磁性構件96A、96B被磁性地吸引,對準標記84A、84B將兩個力施加於晶圓70A、70B上(參見圖11):一水平力F
H(例如,在X/Y平面中)及一垂直力F
V(例如,沿著Z方向)。垂直力F
V將晶圓70A、70B拉向彼此。水平力F
H將磁性構件96A、96B之北極96N拉向磁性構件96A、96B之南極96S。水平力F
H足夠強以在X/Y平面中移動晶圓70A、70B。如上文提及,對準標記84A、84B之磁性構件96A、96B具有相反磁極性。由於此,當晶圓70A、70B在X/Y平面中移動時,第一磁性構件96A之北極96N與第二磁性構件96B之南極96S對準,且第一磁性構件96A之南極96S與第二磁性構件96B之北極96N對準。
第二對準程序包含使卡盤104A、104B (參見圖11)沿著Z方向朝向彼此垂直移動,直至對準標記84A、84B產生一所要水平力F
H及垂直力F
V。此開始將對準標記84A、84B移動至對準位置。接著,停止卡盤104A、104B之移動,且執行一等待,其中卡盤104A、104B保持在所要位置,直至晶圓70A、70B已完成移動至其等之對準位置(例如,直至北極96N與南極96S對準)。在一些實施例中,第二對準程序包含在卡盤104A、104B保持在所要位置時等待約500 μs (諸如在10 μs至5000 μs之範圍內)之一持續時間。當北極96N與南極96S對準時,第一晶圓70A與第二晶圓70B精細對準。在晶圓70A、70B精細對準之後,其等之間之錯位量係小的。在一些實施例中,晶圓70A、70B具有小於約0.1 μm之錯位(諸如在0.01 μm至0.5 μm之錯位範圍內)。除第一對準程序(例如,光學對準)之外,亦執行第二對準程序(例如,磁自對準)容許晶圓70A、70B之間之錯位小於單獨使用第一對準程序之情況。
在步驟508中,藉由使晶圓70A、70B之前側彼此接觸來執行一預接合程序。參考圖13,展示晶圓70A、70B接觸之後之晶圓70A、70B。在預接合期間,藉由使卡盤104A、104B朝向彼此垂直移動以將第一晶圓70A壓抵於第二晶圓70B來施加一小按壓力。圖14係接合期間之晶圓70A、70B之一剖面圖。當將晶圓70A、70B按壓在一起時,使介電層78A、78B接觸。預接合在一低溫下執行,諸如約室溫(諸如在15°C至30°C之範圍內),且在預接合之後,使介電層78A、78B彼此接合。
在步驟510中,執行一退火程序以改良晶圓70A、70B之間之接合強度。在退火程序期間,介電層78A、78B;接墊82A、82B;及對準標記84A、84B在一高溫(諸如在100°C至450°C之範圍內之一溫度)下退火。在退火之後,形成接合介電層78A、78B之接合,諸如熔融接合。例如,接合可為介電層78A之材料與介電層78B之材料之間之共價接合。接墊82A、82B以一對一對應方式彼此連接。接墊82A、82B可在預接合之後進行實體接觸,或可在退火期間膨脹以進行實體接觸。此外,在退火期間,接墊82A、82B之材料(例如,銅)混合,使得亦形成金屬至金屬接合。對準標記84A、84B亦以一對一對應方式彼此連接,且可以類似於接墊82A、82B之一方式在對準標記84A、84B之間形成金屬至金屬接合。因此,晶圓70A、70B之間之所得接合係混合接合,其等包含介電質至介電質接合及金屬至金屬接合兩者。
可在晶圓70A、70B接合之後執行額外處理。例如,且再次參考圖14,可藉由沿著切割道區(例如,在裝置區72D之間)鋸切來單粒化接合晶圓結構。鋸切單粒化各裝置區72D中之接合裝置以形成接合裝置結構。在對準標記84經形成於裝置區72D中之實施例中,接合裝置結構可包含對準標記84。在對準標記84經形成於單獨對準標記區72A中之實施例中,接合裝置結構可不包含對準標記84。
圖15A至圖15H係根據各種實施例之對準標記84的俯視圖。如上文提及,各對準標記84包含一或多個磁性構件96。針對圖15A至圖15H來描述之對準標記84的任何組合可針對一單一晶圓70形成。
如由圖15A至圖15B展示,一對準標記84可為一單一磁性構件96,其中磁性構件96係一磁十字。如先前針對圖4A至圖4B描述,藉由將一磁場102 (參見圖4A)施加至一鐵磁構件從而形成一磁性構件來形成磁十字。當磁性構件96係一磁十字時,用於使磁十字磁化之磁場102 (參見圖4A)具有與磁十字之各臂98形成一非零角之一方向。非零角係介於0度與90度之間。
在一些實施例中,如由圖15A展示,磁十字具有相等寬度W
1及相等長度L
1之臂98,其中長度L
1大於寬度W
1。特定言之,各臂98具有沿著從中心部分輻射之一方向之一長度L
1及沿著垂直於從中心部分輻射之方向之一方向之一寬度W
1。在一些實施例中,長度L
1在15 μm至20 μm之範圍內,且寬度W
1在15 μm至20 μm之範圍內。在其他實施例中(未單獨繪示),磁十字之臂98具有不同寬度W
1及/或不同長度L
1。
在一些實施例中,如由圖15B展示,磁十字具有相等寬度W
1及相等長度L
1之臂98,其中長度L
1小於寬度W
1。特定言之,各臂98具有沿著從中心部分輻射之一方向之一長度L
1及沿著垂直於從中心部分輻射之方向之一方向之一寬度W
1。圖15B之實施例中的寬度W
1大於圖15A之實施例中的寬度W
1。在一些實施例中,長度L
1在15 μm至20 μm之範圍內,且寬度W
1在15 μm至20 μm之範圍內。在其他實施例中(未單獨繪示),磁十字之臂98具有不同寬度W
1及/或不同長度L
1。
在晶圓接合期間由一磁十字產生之垂直力F
V(參見圖12)之強度由其厚度T
1(先前描述)及其臂98之寬度W
1來判定。表1列出由各種厚度及臂寬度之磁十字產生之垂直力F
V。如由表1證實,在相同厚度T
1下,具有較寬臂之磁十字(例如,如由圖15B展示)產生比具有較窄臂之磁十字(例如,如由圖15A展示)更大之一垂直力F
V。
表1
15 μm之W 1 | 20 μm之W 1 | |
0.3 μm之T 1 | 7.2E-7 N | 9.5E-7 N |
0.5 μm之T 1 | 1.5E-6 N | 2.2E-6 N |
0.7 μm之T 1 | 2.6E-6 N | 3.8E-6 N |
如由圖15C至圖15D展示,一對準標記84可為一單一磁性構件96,其中磁性構件96係一磁棒。類似於先前針對圖4A至圖4B描述之實施例,藉由將一磁場102 (參見圖4A)施加至一鐵磁構件來形成磁棒。當磁性構件96係一磁棒時,用於使磁棒磁化之磁場102 (參見圖4A)具有沿著磁棒之長度方向(例如,Y方向)之一方向。
在一些實施例中,如由圖15C展示,磁棒具有一矩形形狀。特定言之,磁棒具有沿著一第一方向(例如,Y方向)之一長度L
1及沿著一第二方向(例如,X方向)之一寬度W
1,其中長度L
1大於寬度W
1。在一些實施例中,長度L
1在15 μm至20 μm之範圍內,且寬度W
1在15 μm至20 μm之範圍內。磁棒之磁化之方向係沿著其長度方向(例如,Y方向)。
在一些實施例中,如由圖15D展示,磁棒具有一方形形狀。特定言之,磁棒具有沿著一第一方向(例如,Y方向)之一長度L
2及沿著一第二方向(例如,X方向)之一寬度W
2,其中長度L
2等於寬度W
2。圖15D之實施例中之寬度W
2大於圖15C之實施例中之寬度W
1。在一些實施例中,長度L
2在15 μm至20 μm之範圍內,且寬度W
2在15 μm至20 μm之範圍內。磁棒之磁化之方向可沿著任一方向(例如,X方向或Y方向)。
在晶圓接合期間由一磁棒產生之垂直力F
V(參見圖12)之強度由其厚度T
1(先前描述)及其寬度W
1來判定。表2列出由各種厚度及寬度之磁棒產生之垂直力F
V。如由表2證實,在相同厚度T
1下,具有較大寬度之磁棒(例如,如由圖15D展示)產生比具有較小寬度之磁棒(例如,如由圖15C展示)更大之一垂直力F
V。
表2
15 μm之W 1 | 20 μm之W 1 | |
0.3 μm之T 1 | 7.3E-7 N | 1.0E-6 N |
0.5 μm之T 1 | 1.5E-6 N | 2.1E-6 N |
0.7 μm之T 1 | 2.6E-6 N | 3.8E-6 N |
如由圖15E至圖15H展示,一對準標記84可包含複數個磁性構件96。磁性構件96可為磁十字或磁棒。針對各對準標記84利用複數個磁性構件96可增加在晶圓接合期間由一對準標記84產生之垂直力F
V(參見圖12)之強度。
在一些實施例中,如由圖15E展示,對準標記84包含兩個磁性構件96,其等係磁棒。磁性構件96並排配置,使得其等之端側對準。在此實施例中,兩個磁性構件96之長度方向平行於第一方向(例如,Y方向)。在另一實施例中,兩個磁性構件96之長度方向平行於第二方向(例如,X方向)。
在一些實施例中,如由圖15F展示,對準標記84包含兩個磁性構件96,其等係磁棒。磁性構件96配置於不同方向上。特定言之,一第一磁性構件96之一長度方向平行於第一方向(例如,Y方向),且一第二磁性構件96之一長度方向平行於第二方向(例如,X方向)。
在一些實施例中,如由圖15G展示,對準標記84包含磁性構件96,其等係磁棒,配置於包含磁棒之列之一柵格中。磁棒在各柵格中具有一高密度。在一些實施例中,各對準標記84包含1至500個磁棒。一柵格中之磁棒可小於針對圖15C至圖15F描述之磁棒。磁棒具有沿著一第一方向(例如,Y方向)之一長度L
1及沿著一第二方向(例如,X方向)之一寬度W
1,其中長度L
1大於寬度W
1。在一些實施例中,各磁棒之長度L
1在0.2μm至20 μm之範圍內(諸如在0.2 μm至10 μm之範圍內),且各磁棒之寬度W
1在0.2 μm至20 μm之範圍內(諸如在0.2 μm至10 μm之範圍內)。磁棒之縱軸各自沿著其等之長度方向(例如,Y方向)對準。
一列中之磁棒沿著第一方向(例如,Y方向)分開一距離D
1,且磁棒之列沿著第二方向(例如,X方向)分開一距離D
2。在一些實施例中,距離D
1在0.1 μm至0.4 μm之範圍內,且距離D
2在0.1 μm至0.4 μm之範圍內。在柵格內,磁棒之交替列沿著其等之長度方向(例如,Y方向)彼此偏移一距離D
3,且磁棒之每隔一列沿著其等之長度方向(例如,Y方向)對準。在一些實施例中,距離D
3在0.4 µm至9.6 µm之範圍內。使磁棒之交替列偏移可改良利用對準標記84之一對準程序之精確性。
在一些實施例中,如由圖15H展示,對準標記84包含磁性構件96,其等係磁十字,配置於包含磁十字之列之一柵格中。磁十字在各柵格中具有一高密度。在一些實施例中,各對準標記84包含1至500個磁十字。一柵格中之磁十字可小於針對圖15A至圖15B描述之磁十字。在一些實施例中,各臂98之長度L
1在0.4 μm至5 μm之範圍內,且各臂98之寬度W
1在0.4 μm至5 μm之範圍內。
一列中之磁十字沿著第一方向(例如,Y方向)分開一距離D
1。在一些實施例中,距離D
1在0.1 µm至5 µm之範圍內。磁十字之相鄰列之臂98可沿著該等臂98之縱軸彼此重疊。在柵格內,磁十字之交替列沿著其等之長度方向(例如,Y方向)彼此偏移一距離D
3,且磁十字之每隔一列沿著其等之長度方向(例如,Y方向)對準。在一些實施例中,距離D
3在0.2 µm至10 µm之範圍內。使磁十字之交替列偏移可改良利用對準標記84之一對準程序之精確性。
圖16至圖17係根據一些其他實施例之用於形成晶圓之對準標記之一程序期間之中間步驟之視圖。如先前提及,不同晶圓可經形成具有包含具有相反磁極性之磁性構件之對準標記。圖16至圖17分別繪示在對準標記84之磁化程序期間(先前針對圖4A至圖4B描述)之圖15G至圖15H之對準標記84。利用一第一磁場102A以使用於一第一晶圓之一第一對準標記84A之第一磁性構件96A磁化。利用一第二磁場102B以使用於一第二晶圓之一第二對準標記84B之第二磁性構件96B磁化。第一磁場102具有與第二磁場102B相反之一磁極性。當磁性構件96A、96B係磁十字時,如由圖17展示,第一磁場102A與第一磁性構件96A之各臂形成一第一非零角,且第二磁場102B與第二磁性構件96B之各臂形成一第二非零角。
實施例可達成優點。在晶圓70中形成磁性對準標記84可改良晶圓70之接合期間之一對準程序之精確性。特定言之,兩個晶圓70A、70B經形成具有擁有相反磁極性之對準標記84A、84B。因此,當晶圓70A、70B被接合在一起時,第一對準標記84A被磁性地吸引至第二對準標記84B。對準標記84A、84B之間之磁性吸引在一水平面(平行於晶圓70A、70B之前側70F)中產生一水平力,且該水平力足夠大以在水平面中移動晶圓,使得第一對準標記84A與第二對準標記84B對準。因此,可達成晶圓70A、70B之間之磁自對準,且在接合期間利用磁自對準可減少接合晶圓70A、70B之間之錯位。
在一實施例中,一種方法包含:形成一第一晶圓及一第二晶圓,該第一晶圓包含一第一對準標記,該第一對準標記包含一第一磁十字,該第一磁十字包含一第一北極及一第一南極,該第一北極包含該第一磁十字之第一相鄰臂,該第一南極包含該第一磁十字之第二相鄰臂,該第二晶圓包含一第二對準標記,該第二對準標記包含一第二磁十字,該第二磁十字包含一第二北極及一第二南極,該第二北極包含該第二磁十字之第一相鄰臂,該第二南極包含該第二磁十字之第二相鄰臂;在一光學對準程序中將該第一對準標記與該第二對準標記對準;在該光學對準程序之後,在一磁對準程序中將該第一對準標記與該第二對準標記對準,該第一北極與該第二南極對準,該第一南極與該第二北極對準;及在該第一晶圓與該第二晶圓之間形成接合。在該方法之一些實施例中,該第一對準標記包含第一磁十字之一第一柵格,該第一磁十字係該等第一磁十字之一者,其中該第一柵格內之該等第一磁十字之交替列經偏移。在該方法之一些實施例中,該等第一磁十字之每隔一列經對準。在該方法之一些實施例中,該第一磁十字及該第二磁十字各自包含摻雜有硼、矽或鉬之鈷-鐵-鎳。在該方法之一些實施例中,該第一晶圓進一步包含一第一介電層及一第一接墊,該第一對準標記及該第一接墊形成於該第一介電層中,該第二晶圓進一步包含一第二介電層及一第二接墊,該第二對準標記及該第二接墊形成於該第二介電層中,且該第一接墊、該第二接墊、該第一對準標記及該第二對準標記由相同磁性材料形成。在該方法之一些實施例中,該第一晶圓進一步包含一第一介電層及一第一接墊,該第一對準標記及該第一接墊形成於該第一介電層中,該第二晶圓進一步包含一第二介電層及一第二接墊,該第二對準標記及該第二接墊形成於該第二介電層中,該第一接墊及該第二接墊由一導電材料形成,該第一對準標記及該第二對準標記由一磁性材料形成,且該導電材料不同於該磁性材料。在該方法之一些實施例中,該第一晶圓進一步包含一第一介電層,該第一對準標記形成於該第一介電層中,該第二晶圓進一步包含一第二介電層,該第二對準標記形成於該第二介電層中,且該在第一晶圓與該第二晶圓之間形成接合包含:在該第一介電層與該第二介電層之間形成介電質至介電質接合;及在該第一對準標記與該第二對準標記之間形成金屬至金屬接合。
在一實施例中,一種方法包含:將一第一磁場施加至一第一晶圓以使該第一晶圓之第一對準標記磁化,該等第一對準標記各自包含第一磁十字,該第一磁場與該等第一磁十字之第一臂形成一第一非零角;將一第二磁場施加至一第二晶圓以使該第二晶圓之第二對準標記磁化,該等第二對準標記各自包含第二磁十字,該第二磁場與該等第二磁十字之第二臂形成一第二非零角,該第一磁場具有與該第二磁場相反之極性;使該第一晶圓朝向該第二晶圓移動,直至該等第一對準標記及該等第二對準標記將一水平力及垂直力施加於該第一晶圓及該第二晶圓上;及在該第一晶圓與該第二晶圓之間形成接合。在該方法之一些實施例中,該第一磁場具有不同於該第二磁場之一強度。在該方法之一些實施例中,該第一磁場具有相同於該第二磁場之強度。在該方法之一些實施例中,該等第一臂之各者具有一第一寬度,該等第一臂之各者具有一第一長度,且該第一長度大於該第一寬度。在該方法之一些實施例中,該等第一臂之各者具有一第一寬度,該等第一臂之各者具有一第一長度,且該第一長度小於該第一寬度。在該方法之一些實施例中,該等第一磁十字之各者之該等第一對準標記配置於一第一柵格中,且該第一柵格之相鄰列中之該等第一磁十字之該等第一臂重疊。在該方法之一些實施例中,使該第一晶圓朝向該第二晶圓移動開始將該等第一對準標記及該等第二對準標記移動至對準位置,該方法進一步包含:在使該第一晶圓朝向該第二晶圓移動之後,等待直至該等第一對準標記及該等第二對準標記完成移動至該等對準位置。在該方法之一些實施例中,等待直至該等第一對準標記及該等第二對準標記完成移動至該等對準位置包含等待10 μs至5000 μs之一範圍內之一持續時間。在該方法之一些實施例中,在該第一晶圓與該第二晶圓之間形成該等接合包含:使該第一晶圓之一第一介電層接觸至該第二晶圓之一第二介電層;使該第一晶圓之該等第一對準標記接觸至該第二晶圓之該等第二對準標記;及使該第一晶圓及該第二晶圓退火。
在一實施例中,一種結構包含:一第一裝置,其包含一第一介電層及該第一介電層中之一第一對準標記,該第一對準標記包含一第一磁十字,該第一磁十字具有一第一北極及一第一南極;及一第二裝置,其包含一第二介電層及該第二介電層中之一第二對準標記,該第二對準標記包含一第二磁十字,該第二磁十字具有一第二北極及一第二南極,該第一北極與該第二南極對準,該第一南極與該第二北極對準,該第一介電層藉由介電質至介電質接合而接合至該第二介電層,該第一對準標記藉由金屬至金屬接合而接合至該第二對準標記。在該結構之一些實施例中,該第一對準標記包含第一磁十字之一第一柵格,該第一磁十字係該等第一磁十字之一者,其中該第一柵格內之該等第一磁十字之交替列經偏移。在該結構之一些實施例中,該等第一磁十字包含第一臂,且該第一柵格之相鄰列中之該等第一磁十字之該等第一臂重疊。在該結構之一些實施例中,該第一北極包含該第一磁十字之第一相鄰臂,且該第一南極包含該第一磁十字之第二相鄰臂。
前文概述若干實施例之特徵,使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解,其等可容易地使用本揭露作為設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他程序及結構之一基礎。熟習此項技術者亦應認知,此等等效構造不脫離本揭露之精神及範疇,且其等可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替換及更改。
70A:第一晶圓
70B:第二晶圓
70F:前側
72:半導體基板
72A:對準標記區
72D:裝置區
74:互連結構
76:導電通路
78:介電層
78A:介電層
78B:介電層
82:接墊
82A:接墊
82B:接墊
84:對準標記
84A:第一對準標記
84B:第二對準標記
88:缺口
92:溝槽
94:鐵磁構件
96:磁性構件
96A:磁性構件
96B:磁性構件
96N:北極
96S:南極
98:臂
98N:第一對相鄰臂
98S:第二對相鄰臂
102:磁場
102A:第一磁場
102B:第二磁場
104A:下卡盤
104B:上卡盤
106A:相機
106B:相機
108:定位感測器
500:晶圓接合方法
502:步驟
504:步驟
506:步驟
508:步驟
510:步驟
D
1:距離
D
2:距離
D
3:距離
G
1:間隙
G
2:間隙
L
1:長度
L
2:長度
W
1:寬度
W
2:寬度
當結合隨附圖式閱讀時自下列實施方式更好理解本揭露之態樣。應注意,根據行業中之標準實踐,各種構件不按比例繪製。事實上,為清晰論述,各種構件之尺寸可任意增大或減小。
圖1係根據一些實施例之一晶圓之一剖面圖。
圖2A至圖4B係根據一些實施例之用於形成一晶圓之一對準標記之一程序期間之中間步驟之視圖。
圖5係根據一些實施例之一晶圓接合方法之一圖。
圖6至圖14係根據一些實施例之一晶圓接合方法期間之中間步驟之各種視圖。
圖15A至圖15H係根據各種實施例之對準標記之俯視圖。
圖16至圖17係根據一些其他實施例之用於形成晶圓之對準標記之一程序期間之中間步驟之視圖。
500:晶圓接合方法
502:步驟
504:步驟
506:步驟
508:步驟
510:步驟
Claims (10)
- 一種晶圓接合方法,其包括:形成一第一晶圓及一第二晶圓,該第一晶圓包括一第一對準標記,該第一對準標記包括一第一柵格,該第一柵格包括多個第一磁十字,該等第一磁十字的每一者包括一第一北極及一第一南極,該第一北極包括一第一相鄰臂,該第一南極包括一第二相鄰臂,該第二晶圓包括一第二對準標記,該第二對準標記包括一第二磁十字,該第二磁十字包括一第二北極及一第二南極,該第二北極包括一第三相鄰臂,該第二南極包括一第四相鄰臂;在一光學對準程序中,將該第一對準標記與該第二對準標記對準;在該光學對準程序之後,於一磁對準程序中將該第一對準標記與該第二對準標記對準,該第一北極與該第二南極對準,該第一南極與該第二北極對準;及在該第一晶圓與該第二晶圓之間形成接合。
- 如請求項1之方法,其中該第一柵格內之該等第一磁十字之交替列經偏移。
- 如請求項2之方法,其中該等第一磁十字之每隔一列經對準。
- 如請求項1之方法,其中該等第一磁十字及該第二磁十字各自包括摻雜硼、矽或鉬之鈷-鐵-鎳。
- 如請求項1之方法,其中該第一晶圓進一步包括一第一介電層及一第一接墊,該第一對準標記及該第一接墊係形成於該第一介電層中,該第二晶圓進一步包括一第二介電層及一第二接墊,該第二對準標記及該第二接墊係形成於該第二介電層中,且該第一接墊、該第二接墊、該第一對準標記及該第二對準標記係由相同磁性材料形成。
- 如請求項1之方法,其中該第一晶圓進一步包括一第一介電層及一第一接墊,該第一對準標記及該第一接墊係形成於該第一介電層中,該第二晶圓進一步包括一第二介電層及一第二接墊,該第二對準標記及該第二接墊係形成於該第二介電層中,該第一接墊及該第二接墊係由一導電材料形成,該第一對準標記及該第二對準標記係由一磁性材料形成,且該導電材料不同於該磁性材料。
- 一種晶圓接合方法,其包括:將一第一磁場施加至一第一晶圓以使該第一晶圓之第一對準標記磁化,該等第一對準標記各自包括第一磁十字,該第一磁場與該等第一磁十字之第一臂形成一第一非零角;將一第二磁場施加至一第二晶圓以使該第二晶圓之第二對準標記磁化,該等第二對準標記各自包括第二磁十字,該第二磁場與該等第二磁十字之第二臂形成一第二非零角,該第一磁場具有與該第二磁場相反之極性;使該第一晶圓朝向該第二晶圓移動,直至該等第一對準標記及該等 第二對準標記將一水平力及垂直力施加於該第一晶圓及該第二晶圓上;及在該第一晶圓與該第二晶圓之間形成接合。
- 如請求項7之方法,其中該第一磁場具有不同於該第二磁場之一強度。
- 一種接合裝置結構,其包括:一第一裝置,其包括一第一介電層及該第一介電層中之一第一對準標記,該第一對準標記包含一第一磁十字,該第一磁十字具有一第一北極及一第一南極;及一第二裝置,其包括一第二介電層及該第二介電層中之一第二對準標記,該第二對準標記包括一第二磁十字,該第二磁十字具有一第二北極及一第二南極,該第一北極與該第二南極對準,該第一南極與該第二北極對準,該第一介電層係藉由介電質至介電質接合而接合至該第二介電層,該第一對準標記係藉由金屬至金屬接合而接合至該第二對準標記。
- 如請求項9之結構,其中該第一北極包括該第一磁十字之一第一相鄰臂,且該第一南極包括該第一磁十字之一第二相鄰臂。
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WO2005122706A2 (en) * | 2004-05-31 | 2005-12-29 | Joon-Mo Kang | Method of aligning semiconductor device and semiconductor structure thereof |
US20130252375A1 (en) * | 2012-03-26 | 2013-09-26 | Ge Yi | Magnet Assisted Alignment Method for Wafer Bonding and Wafer Level Chip Scale Packaging |
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TW202111721A (zh) * | 2019-05-22 | 2021-03-16 | 加拿大商弗瑞爾公司 | 用於傳送設置之對準方法 |
WO2021179270A1 (zh) * | 2020-03-12 | 2021-09-16 | 华为技术有限公司 | 一种三维集成电路、三维集成电路对准工艺及设备 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005122706A2 (en) * | 2004-05-31 | 2005-12-29 | Joon-Mo Kang | Method of aligning semiconductor device and semiconductor structure thereof |
US20130252375A1 (en) * | 2012-03-26 | 2013-09-26 | Ge Yi | Magnet Assisted Alignment Method for Wafer Bonding and Wafer Level Chip Scale Packaging |
CN104282608A (zh) * | 2013-07-09 | 2015-01-14 | 中国科学院微电子研究所 | 光刻对准方法和装置 |
TW202111721A (zh) * | 2019-05-22 | 2021-03-16 | 加拿大商弗瑞爾公司 | 用於傳送設置之對準方法 |
WO2021179270A1 (zh) * | 2020-03-12 | 2021-09-16 | 华为技术有限公司 | 一种三维集成电路、三维集成电路对准工艺及设备 |
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