KR101680978B1 - 플렉시블 반도체 패키지 및 이의 제조 방법 - Google Patents

플렉시블 반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR101680978B1
KR101680978B1 KR1020150109989A KR20150109989A KR101680978B1 KR 101680978 B1 KR101680978 B1 KR 101680978B1 KR 1020150109989 A KR1020150109989 A KR 1020150109989A KR 20150109989 A KR20150109989 A KR 20150109989A KR 101680978 B1 KR101680978 B1 KR 101680978B1
Authority
KR
South Korea
Prior art keywords
input
output terminal
layer
flexible
pad
Prior art date
Application number
KR1020150109989A
Other languages
English (en)
Inventor
이동훈
장보라
정현혜
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020150109989A priority Critical patent/KR101680978B1/ko
Application granted granted Critical
Publication of KR101680978B1 publication Critical patent/KR101680978B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 전체적으로 휘어짐 가능한 플렉시블 특성을 갖는 구조로 만들어져 웨어러블 기기 등에 용이하게 탑재시킬 수 있도록 한 플렉시블 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 기존의 반도체 패키지에서 사용하던 인쇄회로기판 및 몰딩 컴파운드 수지를 배제하여, 전체적인 반도체 패키지 두께를 매우 얇게 구성할 수 있을 뿐만 아니라 플렉시블한 특성을 부여할 수 있도록 함으로써, 웨어러블 기기 등에 유용하게 적용할 수 있는 플렉시블 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

플렉시블 반도체 패키지 및 이의 제조 방법{Flexible semiconductor package and method for manufacturing the same}
본 발명은 플렉시블 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 전체적으로 휘어짐 가능한 플렉시블 특성을 갖는 구조로 만들어져 웨어러블 기기 등에 용이하게 탑재시킬 수 있도록 한 플렉시블 반도체 패키지 및 이의 제조 방법에 관한 것이다.
일반적으로, 인쇄회로기판(PCB)를 이용한 볼 그리드 어레이 반도체 패키지는 기판에 반도체 칩을 부착하는 칩 부착 공정과, 반도체 칩과 기판간을 도전성 연결수단으로 도전 가능하게 연결하는 공정과, 기판 위에 몰딩 컴파운드 수지를 오버몰딩하여 반도체 칩과 도전성 연결수단 등을 봉지시키는 몰딩 공정과, 기판의 저면에 노출된 볼랜드에 솔더볼과 같은 입출력단자를 부착하는 공정 등을 거쳐 제조된다.
위와 같이 기판을 이용한 볼 그리드 어레이 반도체 패키지는 고성능 전자기기(예를 들어, 고사양 데스크탑 PC, 노트북 등)에 탑재되어 원활한 로직 및 메모리 기능을 수행하지만, 대부분 경화성의 몰딩 컴파운드 수지를 포함하기 때문에 플렉시블한 특성을 가지지 못하여 웨어러블 기기(예를 들어, 스마트 워치, 곡면 디스플레이, 플렉시블 스마트기기 등) 등에 탑재하는데 한계가 있다.
여기서, 볼 그리드 어레이 패키지에 대한 구성 및 제조 과정을 좀 더 상세하게 살펴보면 다음과 같다.
첨부한 도 6은 볼 그리드 어레이 패키지를 나타낸 단면도이고, 도 6에서 도면부호 10은 반도체 칩이고, 20은 인쇄회로기판(이하 기판이라 칭함)을 지시한다.
먼저, 기판(20)에 대한 칩 부착 공정이 진행된다.
상기 반도체 칩(10)의 본딩패드에는 플립칩 범핑공정에 의하여 전도성 범프(12)가 미리 부착된다.
이에, 상기 반도체 칩(10)의 도전성범프(12)를 기판(20)에 형성된 전도성 패턴(22)에 솔더 리플로우(reflow) 공정 등을 통해 융착시킴으로써, 기판(20)에 대하여 반도체 칩(10)이 전기적 신호 교환 가능하게 부착되는 상태가 된다.
이때, 상기 반도체 칩(10)의 저면과 기판(20)의 상면은 전도성 범프(12)를 사이에 두고, 서로 이격된 공간을 이루게 되는 바, 이격된 공간에는 전도성 범프(12)들의 절연을 위하여 절연 재질의 언더필 재료(14)가 충진되어 채워진다.
다음으로, 상기 기판(20)의 표면에 걸쳐 몰딩 컴파운드 수지(16)를 오버 몰딩하여, 반도체 칩(10)이 외부로부터 보호되도록 몰딩 컴파운드 수지(16)에 의하여 감싸여지도록 한 몰딩 공정이 진행된다.
최종적으로, 상기 기판(20)의 저면에 형성된 볼랜드(24)에 전자기기의 마더보드 등에 대한 실장을 위하여 솔더볼과 같은 입출력단자(26)가 융착된다.
이와 같은 플립칩 볼 그리드 어레이 패키지는 기존의 와이어 본딩 방식에서 탈피하여, 반도체 칩과 기판을 전도성 범프로 연결함으로써, 반도체 칩과 기판 간의 전기적 접속 거리가 짧아져 신호 전송을 위한 전기적 특성이 우수하고, 패키지의 소형화를 실현할 수 있는 장점이 있지만, 패키지 자체가 두꺼우면서도 유연하지 못하여 웨어러블 기기(예를 들어, 스마트 워치, 곡면 디스플레이, 플렉시블 스마트기기 등) 등에 탑재하는데 한계가 있다.
즉, 기존의 볼 그리드 어레이 패키지는 경화성 수지의 일종인 몰딩 컴파운드 수지를 사용함과 함께 인쇄회로기판을 사용함에 따라 그 두께가 두껍고 플렉시블하지 못하고, 오히려 워피지(warpage, 휨) 현상을 방지하는 구조에 촛점을 맞추어 제조됨으로써, 웨어러블 기기(예를 들어, 스마트 워치, 곡면 디스플레이, 플렉시블 스마트기기 등) 등에 탑재하는데 한계가 있다.
대한민국 공개특허 공개번호 특2000-0071256(2000.11.25)
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 기존의 반도체 패키지에서 사용되던 인쇄회로기판 및 몰딩 컴파운드 수지를 배제하여 전체적인 반도체 패키지 두께를 매우 얇게 구성할 수 있을 뿐만 아니라 플렉시블한 특성을 부여할 수 있도록 함으로써, 웨어러블 기기 등에 유용하게 적용할 수 있는 플렉시블 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 동일 평면을 통하여 복수의 칩 부착용 패드 및 입출력단자 부착용 패드가 노출된 구조의 재배선층과; 상기 재배선층의 칩 부착용 패드에 도전 가능하게 부착되는 반도체 칩과; 상기 재배선층의 입출력단자 부착용 패드에 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 플렉시블 반도체 패키지를 제공한다.
본 발명의 일 구현예에서, 상기 재배선층은 칩 부착용 패드와 입출력단자 부착용 패드를 도전 가능하게 연결하는 재배선라인과, 이 재배선라인을 절연 가능하게 감싸주는 유연한 성질의 폴리머 수지로 채택된 패시베이션층으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 재배선층의 입출력단자 부착용 패드는 웨어러블 기기에 탑재되는 다른 반도체 패키지 또는 각종 센서 디바이스가 직접 전기적으로 연결되는 컨택트 패드로 사용되는 것을 특징으로 한다.
또한, 상기 반도체 칩의 본딩패드에 도전성 범프가 미리 융착되어, 재배선층의 칩 부착용 패드에 부착되는 것을 특징으로 한다.
또한, 상기 반도체 칩과 재배선층 사이공간에 도전성 범프를 절연 가능하게 감싸주는 유연한 성질의 언더필 재료가 충진되는 것을 특징으로 한다.
특히, 상기 반도체 칩 주변의 재배선층 상면에는 입출력단자의 둘레부를 감싸주는 플렉시블한 절연성 수지가 더 도포되는 것을 특징으로 한다.
이러한 본 발명의 일 구현예에 따른 반도체 패키지는 웨어러블 기기의 마더보드에 탑재전 까지 플렉시블한 상태를 잡아주기 위한 수단으로서, 반도체 칩의 상면 및 입출력단자의 표면에 부착되는 서포트 필름을 더 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 글래스 웨이퍼의 일면에 릴리즈층을 코팅하는 단계와; 상기 릴리즈층 위에 복수의 칩 부착용 패드 및 입출력단자 부착용 패드가 동일 평면을 통해 노출된 구조의 재배선층을 형성하는 단계와; 상기 재배선층의 칩 부착용 패드에 반도체 칩의 도전성 범프를 융착시키는 칩 부착 단계와; 상기 재배선층의 입출력단자 부착용 패드에 입출력단자를 부착시키는 단계와; 상기 글래스 웨이퍼를 릴리즈층으로부터 분리하는 단계; 를 포함하는 것을 특징으로 하는 플렉시블 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 재배선층을 형성하는 단계는: 릴리즈층 위에 유연한 성질의 폴리머인 제1패시베이션층을 도포하는 단계와; 제1패시베이션층 위에 재배선라인을 원하는 방향으로 연장 형성하는 단계와; 제1패시베이션층 위에 재배선라인을 절연 가능하게 커버하는 유연한 성질의 폴리머인 제2패시베이션층을 도포하되, 재배선라인의 일단부 및 타단부가 노출되게 도포하는 단계와; 재배선라인의 일단부에 칩 부착용 패드를 형성하는 동시에 재배선라인의 타단부에 입출력단자 부착용 패드를 형성하는 단계; 로 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 도전성 범프를 절연 가능하게 감싸주도록 반도체 칩과 재배선층 사이공간에 유연한 성질의 언더필 재료를 충진하는 단계를 더 포함하는 것을 특징으로 한다.
특히, 상기 글래스 웨이퍼를 릴리즈층으로부터 분리하기 전에 플렉시블한 상태를 잡아주기 위한 수단으로서, 반도체 칩의 상면 및 입출력단자의 표면에 서포트 필름을 부착하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 반도체 칩 주변의 재배선층 상면에 입출력단자의 둘레부를 감싸주기 위한 플렉시블한 절연성 수지를 도포하는 단계를 더 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 기존의 볼 그리드 어레이 반도체 패키지 등에서 사용되던 인쇄회로기판 및 몰딩 컴파운드 수지를 배제하고, 재배선층에 반도체 칩을 적층 구성하여 매우 얇은 반도체 패키지를 구현할 수 있고, 반도체 패키지 전체에 플렉시블한 특성을 부여할 수 있다.
둘째, 반도체 칩과 입출력단자가 상하로 배치되지 않고, 반도체 칩과 입출력단자가 재배선층의 동일 평면에 부착됨으로써, 반도체 패키지의 두께를 더욱 줄이면서 플렉시블한 특성을 보다 용이하게 부여할 수 있다.
셋째, 기존의 기판 및 몰딩 컴파운드 수지를 배제한 채 전체적인 패키지 두께를 최소화하는 동시에 플렉시블한 특성을 가지게 되므로, 웨어러블 기기(예를 들어, 스마트 워치, 곡면 디스플레이, 플렉시블 스마트기기 등)의 마더보드 특정 위치(예를 들어, 곡면 위치)에 원활하게 탑재시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 플렉시블 반도체 패키지를 도시한 단면도,
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 플렉시블 반도체 패키지의 제조 공정을 도시한 단면도,
도 3은 본 발명의 다른 실시예에 따른 플렉시블 반도체 패키지를 도시한 단면도,
도 4는 본 발명의 또 다른 실시예에 따른 플렉시블 반도체 패키지를 도시한 단면도,
도 5는 본 발명에 따른 플렉시블 반도체 패키지를 웨어러블 기기의 마더보드에 탑재한 예를 도시한 도면,
도 6은 종래의 볼 그리드 어레이 반도체 패키지를 도시한 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
제1실시예
첨부한 도 1은 본 발명의 제1실시예에 따른 플렉시블 반도체 패키지를 도시한 단면도이고, 도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 플렉시블 반도체 패키지의 제조 공정을 도시한 단면도이다.
먼저, 본 발명의 플렉시블 반도체 패키지를 개개 단위가 아닌 스트립 단위(가로 및 세로방향으로 매트릭스 배열을 갖는 단위)로 제조하기 위한 일종의 지지플레이트로서, 일정 면적의 글래스 웨이퍼(30)가 제공되며, 글래스 웨이퍼 대신 다른 재질의 캐리어가 사용될 수도 있고, 웨이퍼 형태가 아닌 패널 형태의 제조도 가능하다.
이어서, 상기 글래스 웨이퍼(30)의 일표면에 릴리즈층(32, release layer)이 코팅된다(도 2a 참조).
상기 릴리즈층(32)은 열에 의하여 접착력을 상실하는 폴리이미드(PI) 재질로서 후공정에서 최종 완성된 반도체 패키지가 용이하게 분리되도록 하는 역할을 하며, 열에 의하여 접착력을 상실하는 것 외에 다른 릴리즈 수단도 채택 가능하다.
다음으로, 상기 릴리즈층(32) 위에 복수의 칩 부착용 패드(41) 및 입출력단자 부착용 패드(42)가 동일 평면을 통해 노출된 구조의 재배선층(40)을 형성하는 단계가 진행된다.
상기 재배선층(40)은 칩 부착용 패드(41)와 입출력단자 부착용 패드(42)를 도전 가능하게 연결하는 재배선라인(43)과, 이 재배선라인(43)을 절연 가능하게 감싸주는 유연한 성질의 폴리머 수지로 채택된 패시베이션층(44,45)으로 구성된다.
이러한 재배선층(40)을 형성하기 위하여 우선 릴리즈층(32) 위에 유연한 성질이면서 절연성의 폴리머 재질로 채택된 제1패시베이션층(44)을 균일한 두께로 도포한 후, 이 제1패시베이션층(44) 위에 통상의 도금 공정을 이용하여 재배선라인(43)을 원하는 방향(배선 설계안대로)을 따라 연장 형성한다(도 2b 참조).
또한, 상기 제1패시베이션층(44) 위에 형성된 다수의 재배선라인(43)을 절연 가능하게 커버하도록 제1패시베이션층(44)의 전체 면적에 걸쳐 제1패시베이션과 동일한 재료 즉, 유연한 성질이면서 절연성의 폴리머 재질로 채택된 제2패시베이션층(45)을 도포하되, 재배선라인(43)의 일단부 및 타단부가 외부로 노출되게 도포하고(도 2c 참조), 연이어 재배선라인(43)의 일단부에 칩 부착용 패드(41)를 통상의 도금공정을 이용하여 형성하는 동시에 재배선라인(43)의 타단부에 입출력단자 부착용 패드(42)를 통상의 도금공정을 이용하여 형성함으로써(도 2d 참조), 릴리즈층(32)의 표면에 대한 재배선층(40)의 형성이 완료된 상태가 된다.
이때, 상기 재배선층(40)의 각 패시베이션(44,45)이 유연한 성질을 갖는 폴리머 재질로 채택되어 전체 패키지에 플렉시블한 특성을 부여하게 된다.
바람직하게는, 상기 재배선 형성 단계에 있어서, 칩 부착용 패드(41)는 재배선층(40)의 중앙영역에 분포되도록 하고, 입출력단자 부착용 패드(42)는 재배선층(40)의 사방 테두리 영역에 분포되도록 한다.
다음으로, 상기 재배선층(40) 위에 반도체 칩(10)을 부착하는 칩 부착 단계가 진행된다(도 2e 참조).
상기 반도체 칩(10)의 본딩패드에는 플립칩 범핑공정에 의하여 전도성 범프(12)가 미리 부착된 상태이다.
이에, 상기 반도체 칩(10)의 도전성범프(12)를 재배선층(40)의 칩 부착용 패드(41) 위에 솔더 리플로우(reflow) 공정 등을 통해 융착시킴으로써, 재배선층(40)에 대하여 반도체 칩(10)이 전기적 신호 교환 가능하게 부착되는 상태가 된다.
연이어, 상기 반도체 칩(10)과 재배선층(40) 간의 사이공간 즉, 도전성범프(12)의 상하높이 만큼 생성된 반도체 칩(10)과 재배선층(40) 간의 사이공간내에 도전성 범프(12)를 절연 가능하게 감싸는 동시에 도전성 범프(12)를 견고하게 잡아주기 위하여 언더필 재료(14)가 충진되며, 경우에 따라 언더필 재료를 충진하는 언더필 공정은 생략 가능하다.
바람직하게는, 상기 언더필 재료(14)도 유연한 성질이면서 절연성의 폴리머 재질로 채택하여 전체 패키지에 플렉시블한 특성을 부여할 수 있도록 한다.
다음으로, 상기 재배선층(40)의 입출력단자 부착용 패드(42)에 솔더볼과 같은 입출력단자(26)를 부착시키는 단계가 진행된다(도 2f 참조).
이때, 상기 입출력단자(26)는 웨어러블 기기의 마더보드에 직접 도전 가능하게 연결되는 부분이므로, 입출력단자(26)의 직경은 반도체 칩(10)의 두께보다 더 큰 것으로 채택하여, 입출력단자(26)의 끝단부가 반도체 칩(10)의 상면보다 더 높게 위치되도록 한다.
위와 같이 상기 입출력단자(26)를 재배선층(40)의 입출력단자 부착용 패드(42)에 부착함으로써, 다수의 플렉시블 반도체 패키지가 매트릭스 배열을 이루는 즉, 개개 단위로 소잉되기 전의 플렉시블 반도체 패키지가 완성된다.
이어서, 개개 단위의 플렉시블 반도체 패키지를 제공하기 위한 소잉 공정이 진행된다(도 2h 참조).
이때, 소잉 공정은 재배선층(40)의 소잉라인을 따라 진행되어야 하므로, 재배선층(40)을 지지하고 있던 글래스 웨이퍼(30)를 분리하는 디본딩(debonding) 공정이 먼저 선행된다(도 2g 참조).
바람직하게는, 상기 디본딩 공정은 글래스 웨이퍼(30)에 열을 가하는 방법(예를 들어, 레이저를 이용하여 글래스 웨이퍼를 가열하는 방법)을 적용하여, 릴리즈층(32)이 열에 의하여 접착력을 상실하도록 함으로써, 글래스 웨이퍼(30)를 재배선층(40)으로부터 용이하게 분리시킬 수 있다.
그러나, 상기 글래스 웨이퍼(30)를 분리하게 되면, 본 발명의 반도체 패키지가 플렉시블한 상태이므로 소잉 공정시 핸들링에 어려움이 있을 수 있다.
이에, 상기 글래스 웨이퍼(30)를 디본딩하는 공정 전에 즉, 상기 글래스 웨이퍼(30)를 릴리즈층(32)으로부터 분리하기 전에 플렉시블한 상태를 잡아주기 위한 수단으로서, 반도체 칩(10)의 상면 및 입출력단자(26)의 표면에 걸쳐 서포트 필름(28)을 부착하는 단계를 선행된다.
따라서, 상기 서포트 필름(28)이 플렉시블 반도체 패키지를 잡아주고 있는 상태에서, 글래스 웨이퍼(30)를 디본딩시킨 후, 재배선층(40)의 소잉라인을 따라 블레이드에 의한 소잉 공정이 진행됨으로써, 개개 단위로 분리된 본 발명의 플렉시블 반도체 패키지가 완성된다.
이와 같이, 본 발명의 플렉시블 반도체 패키지는 기존의 인쇄회로기판 및 몰딩 컴파운드 수지를 배제한 채 재배선층을 이용하므로 전체적인 패키지 두께를 최소화시켜 플렉시블한 특성을 부여하는 동시에 재배선층 및 언더필 재료 등에 유연한 성질의 폴리머를 적용하여 플렉시블한 특성을 더 가지도록 함으로써, 웨어러블 기기(예를 들어, 스마트 워치, 곡면 디스플레이, 플렉시블 스마트기기 등)의 마더보드 특정 위치(예를 들어, 곡면 위치)에 원활하게 탑재시킬 수 있다.
이렇게 완성된 본 발명의 플렉시블 반도체 패키지는 첨부한 도 5에 도시된 바와 같이, 웨어러블 기기의 마더보드(50) 위에 입출력단자(26)를 융착시킴에 따라 탑재 완료될 수 있고, 마더보드(50)의 도전라인을 통하여 마더보드에 탑재된 플렉시블 센싱 소자(52)와 도전 가능하게 연결되는 상태가 된다.
한편, 본 발명의 플렉시블 반도체 패키지를 웨어러블 기기의 마더보드(50)에 실장할 때에는 서포트 필름(28)을 떼어낸다.
제2실시예
첨부한 도 3은 본 발명의 제2실시예에 따른 플렉시블 반도체 패키지를 도시한 단면도이다.
본 발명의 제2실시예에 따른 플렉시블 반도체 패키지는 상기한 제1실시예에 따른 반도체 패키지의 구성과 동일하고, 단지 입출력단자(26)를 잡아주기 위하여 유연한 성질을 갖는 절연성 수지(34)가 재배선층(40) 표면에 도포된 점에 특징이 있다.
이에, 상기 반도체 칩(10) 주변의 재배선층(40) 상면에 입출력단자(26)의 둘레부를 감싸주기 위한 절연성 수지(34)가 도포됨으로써, 플렉시블한 특성으로 인하여 입출력단자(26)가 입출력단자 부착용 패드(42)로부터 박리되는 현상을 용이하게 방지할 수 있다.
제3실시예
첨부한 도 4는 본 발명의 제3실시예에 따른 플렉시블 반도체 패키지를 도시한 단면도이다.
본 발명의 제3실시예에 따른 플렉시블 반도체 패키지는 상기한 제1실시예에 따른 반도체 패키지의 구성과 동일하고, 단지 재배선층(40)의 입출력단자 부착용 패드(42)의 일부 또는 전부가 입출력단자(26)가 부착되지 않고, 웨어러블 기기에 탑재되는 다른 반도체 패키지 또는 각종 센서 디바이스가 직접 전기적으로 연결되는 컨택트 패드로 사용되도록 한 점에 특징이 있다.
이에, 본 발명에 따른 플렉시블 반도체 패키지를 구성하는 재배선층(40)의 입출력단자 부착용 패드(42)의 일부 또는 전부에 웨어러블 기기에 탑재되는 다른 반도체 패키지 또는 각종 센서 디바이스를 직접 전기적으로 연결시킬 수 있다.
10 : 반도체 칩
12 : 도전성 범프
14 : 언더필 재료
16 : 몰딩 컴파운드 수지
20 : 기판
22 : 전도성 패턴
24 : 볼랜드
26 : 입출력단자
28 : 서포트 필름
30 : 글래스 웨이퍼
32 : 릴리즈층
34 : 절연성 수지
40 : 재배선층
41 : 칩 부착용 패드
42 : 입출력단자 부착용 패드
43 : 재배선라인
44 : 제1패시베이션층
45 : 제2패시베이션층
50 : 웨어러블 기기의 마더보드
52 : 플렉시블 센싱 소자

Claims (12)

  1. 동일 평면을 통하여 복수의 칩 부착용 패드 및 입출력단자 부착용 패드가 노출된 구조의 재배선층과;
    상기 재배선층의 칩 부착용 패드에 도전 가능하게 부착되는 반도체 칩과;
    상기 재배선층의 입출력단자 부착용 패드에 융착되는 입출력단자;
    를 포함하되,
    웨어러블 기기의 마더보드에 탑재전 까지 플렉시블한 상태를 잡아주기 위한 수단으로서, 반도체 칩의 상면 및 입출력단자의 표면에 부착되는 서포트 필름을 더 포함하고,
    상기 재배선층의 입출력단자 부착용 패드는 웨어러블 기기에 탑재되는 다른 반도체 패키지 또는 각종 센서 디바이스가 직접 전기적으로 연결되는 컨택트 패드로 사용되는 것을 특징으로 하는 플렉시블 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 재배선층은 칩 부착용 패드와 입출력단자 부착용 패드를 도전 가능하게 연결하는 재배선라인과, 이 재배선라인을 절연 가능하게 감싸주는 유연한 성질의 폴리머 수지로 채택된 패시베이션층으로 구성된 것을 특징으로 하는 플렉시블 반도체 패키지.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 반도체 칩의 본딩패드에 도전성 범프가 미리 융착되어, 재배선층의 칩 부착용 패드에 부착되는 것을 특징으로 하는 플렉시블 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 반도체 칩과 재배선층 사이공간에 도전성 범프를 절연 가능하게 감싸주는 유연한 성질의 언더필 재료가 충진되는 것을 특징으로 하는 플렉시블 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 반도체 칩 주변의 재배선층 상면에는 입출력단자의 둘레부를 감싸주는 유연한 성질을 갖는 절연성 수지가 더 도포되는 것을 특징으로 하는 플렉시블 반도체 패키지.
  7. 삭제
  8. 캐리어 일면에 릴리즈층을 코팅하는 단계와;
    상기 릴리즈층 위에 복수의 칩 부착용 패드 및 입출력단자 부착용 패드가 동일 평면을 통해 노출된 구조의 재배선층을 형성하는 단계와;
    상기 재배선층의 칩 부착용 패드에 반도체 칩의 도전성 범프를 융착시키는 칩 부착 단계와;
    상기 재배선층의 입출력단자 부착용 패드에 입출력단자를 부착시키는 단계와;
    상기 캐리어를 릴리즈층으로부터 분리하는 단계;
    를 포함하되,
    상기 캐리어를 릴리즈층으로부터 분리하기 전에 플렉시블한 상태를 잡아주기 위한 수단으로서, 반도체 칩의 상면 및 입출력단자의 표면에 서포트 필름을 부착하는 단계를 더 포함하고,
    상기 재배선층의 입출력단자 부착용 패드는 웨어러블 기기에 탑재되는 다른 반도체 패키지 또는 각종 센서 디바이스가 직접 전기적으로 연결되는 컨택트 패드로 사용되는 것을 특징으로 하는 플렉시블 반도체 패키지 제조 방법.
  9. 청구항 8에 있어서,
    상기 재배선층을 형성하는 단계는:
    릴리즈층 위에 유연한 성질의 폴리머인 제1패시베이션층을 도포하는 단계와;
    제1패시베이션층 위에 재배선라인을 원하는 방향으로 연장 형성하는 단계와;
    제1패시베이션층 위에 재배선라인을 절연 가능하게 커버하는 유연한 성질의 폴리머인 제2패시베이션층을 도포하되, 재배선라인의 일단부 및 타단부가 노출되게 도포하는 단계와;
    재배선라인의 일단부에 칩 부착용 패드를 형성하는 동시에 재배선라인의 타단부에 입출력단자 부착용 패드를 형성하는 단계;
    로 이루어지는 것을 특징으로 하는 플렉시블 반도체 패키지 제조 방법.
  10. 청구항 8에 있어서,
    상기 도전성 범프를 절연 가능하게 감싸주도록 반도체 칩과 재배선층 사이공간에 유연한 성질의 언더필 재료를 충진하는 단계를 더 포함하는 것을 특징으로 하는 플렉시블 반도체 패키지 제조 방법.
  11. 삭제
  12. 청구항 8에 있어서,
    상기 반도체 칩 주변의 재배선층 상면에 입출력단자의 둘레부를 감싸주기 위한 유연한 성질을 갖는 절연성 수지를 도포하는 단계를 더 포함하는 것을 특징으로 하는 플렉시블 반도체 패키지 제조 방법.
KR1020150109989A 2015-08-04 2015-08-04 플렉시블 반도체 패키지 및 이의 제조 방법 KR101680978B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150109989A KR101680978B1 (ko) 2015-08-04 2015-08-04 플렉시블 반도체 패키지 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150109989A KR101680978B1 (ko) 2015-08-04 2015-08-04 플렉시블 반도체 패키지 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR101680978B1 true KR101680978B1 (ko) 2016-11-29

Family

ID=57706298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150109989A KR101680978B1 (ko) 2015-08-04 2015-08-04 플렉시블 반도체 패키지 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR101680978B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107818958A (zh) * 2017-11-20 2018-03-20 睿力集成电路有限公司 底部封装结构及制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035866A (ja) 1999-07-23 2001-02-09 Murata Mfg Co Ltd チップ型電子部品の製造方法
US20030001287A1 (en) 2001-06-27 2003-01-02 Intel Corporation Flexible tape electronics packaging
US20110156250A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
KR101231579B1 (ko) 2011-09-30 2013-02-08 주식회사 심텍 패키지 기판의 제조 방법 및 이를 적용하는 칩 패키지의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035866A (ja) 1999-07-23 2001-02-09 Murata Mfg Co Ltd チップ型電子部品の製造方法
US20030001287A1 (en) 2001-06-27 2003-01-02 Intel Corporation Flexible tape electronics packaging
US20110156250A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
KR101231579B1 (ko) 2011-09-30 2013-02-08 주식회사 심텍 패키지 기판의 제조 방법 및 이를 적용하는 칩 패키지의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107818958A (zh) * 2017-11-20 2018-03-20 睿力集成电路有限公司 底部封装结构及制作方法
CN107818958B (zh) * 2017-11-20 2023-10-13 长鑫存储技术有限公司 底部封装结构及制作方法

Similar Documents

Publication Publication Date Title
US10297582B2 (en) BVA interposer
US8456021B2 (en) Integrated circuit device having die bonded to the polymer side of a polymer substrate
KR100574947B1 (ko) Bga 패키지, 그 제조방법 및 bga 패키지 적층 구조
US8338945B2 (en) Molded chip interposer structure and methods
TWI517351B (zh) 中介層封裝體裝置及中介層組件的建構方法
TWI423355B (zh) 晶片尺寸封裝件及其製法
US20090310322A1 (en) Semiconductor Package
US11869829B2 (en) Semiconductor device with through-mold via
CN111952274B (zh) 电子封装件及其制法
TWI566340B (zh) 半導體封裝及製造其之方法
TWI763841B (zh) 形成具有豎立指向的電子構件的電子裝置結構的方法及相關結構
US8283780B2 (en) Surface mount semiconductor device
CN111883506B (zh) 电子封装件及其承载基板与制法
KR101680978B1 (ko) 플렉시블 반도체 패키지 및 이의 제조 방법
KR20090041936A (ko) 반도체 소자의 금속 패드
JP2012178565A (ja) 半導体パッケージ構造の製造方法
KR20170092014A (ko) 반도체 장치 및 이의 제조 방법
JP2011009623A (ja) 電子部品パッケージおよびその製造方法
CN111883505A (zh) 电子封装件及其承载基板与制法
KR101659354B1 (ko) 반도체 패키지 및 이의 제조 방법
KR101563912B1 (ko) 칩 적층형 반도체 패키지 및 이의 제조 방법
CN112447690B (zh) 天线置顶的半导体封装结构
CN114068479A (zh) 半导体封装结构及其制造方法
US7750450B2 (en) Stacked die package with stud spacers
KR100444175B1 (ko) 볼그리드 어레이 적층칩 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 4