KR20120023972A - Semiconductor chip and stacked semiconductor package having the same - Google Patents

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Abstract

PURPOSE: A semiconductor chip and a stacked semiconductor package including the same are provided to not use a bonding wire for connecting a substrate and semiconductor chips laminated on the substrate, thereby manufacturing the semiconductor package with a high integration level. CONSTITUTION: A semiconductor chip body(100) comprises one surface(101), the other surface(102), and a side surface(103). A first bonding pad(200) is formed on the one surface of the semiconductor chip body. A second bonding pad(300) is formed on the other surface of the semiconductor chip body. A redistribution line(400) is formed inside of the semiconductor chip body. The redistribution line electrically connects the first bonding pad and the second bonding pad.

Description

반도체 칩 및 이를 갖는 적층 반도체 패키지{SEMICONDUCTOR CHIP AND STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME}Semiconductor chip and laminated semiconductor package having same {SEMICONDUCTOR CHIP AND STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME}

본 발명은 반도체 칩 및 이를 갖는 적층 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor chip and a laminated semiconductor package having the same.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적?전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technologies for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting and mechanical and electrical reliability after mounting. I'm making it.

또한, 전기?전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.In addition, various technologies for providing high capacity semiconductor modules are being researched and developed as miniaturization of electric and electronic products is required.

고용량의 반도체 모듈을 제공하기 위한 방법으로 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 적층(Stack) 기술이 제안되었다.As a method for providing a high capacity semiconductor module, there is a high integration of the memory chip, which can be realized by integrating a larger number of cells in a limited space of the semiconductor chip. However, such high integration of the memory chip requires a high level of technology and a lot of development time such as requiring a fine line width. Therefore, a stacking technique has been proposed as another method for providing a high capacity semiconductor module.

적층 기술은 적층된 2개 이상의 칩들을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개 이상의 단품 패키지들을 적층하는 방법이 있다. 단품 패키지들을 적층하는 방법은 전기?전자 제품의 소형화되는 추세에 따른 반도체 패키지의 높이의 한계가 있다. 따라서, 하나의 패키지에 2개 이상의 반도체 칩들을 탑재시키는 적층 반도체 패키지에 대한 연구가 최근 들어 활발하게 진행되고 있다.Stacking techniques include a method of embedding two or more stacked chips into a single package and a method of stacking two or more packaged single packages. The method of stacking single-piece packages has a limitation of the height of semiconductor packages due to the miniaturization of electrical and electronic products. Therefore, research on a laminated semiconductor package in which two or more semiconductor chips are mounted in one package has been actively conducted in recent years.

한편, 일반적으로 센터 패드형(center pad type)의 반도체 칩을 이용한 적층 반도체 패키지는, 반도체 칩의 활성면 상에 재배선(Redistribution Layer : RDL)을 형성하여 반도체 칩의 중심부에 형성된 본딩패드를 반도체 칩의 가장자리로 재배열하고, 반도체 칩들을 기판상에 적층한 다음 반도체 칩 가장자리의 재배선에 본딩 와이어를 연결하고, 이 본딩 와이어를 통해 기판과 반도체 칩들이 전기적으로 연결되는 구조를 갖는다.In general, a laminated semiconductor package using a center pad type semiconductor chip includes a bonding pad formed at the center of the semiconductor chip by forming a redistribution layer (RDL) on an active surface of the semiconductor chip. Rearranged to the edge of the chip, the semiconductor chips are stacked on the substrate, and then a bonding wire is connected to the redistribution of the semiconductor chip edge, and the substrate and the semiconductor chips are electrically connected through the bonding wire.

그러나, 반도체 칩의 소형화 및 다핀화로 반도체 칩의 활성면의 면적은 감소되는 반면에 반도체 칩의 활성면 상에 형성해야 하는 재배선의 수가 증가되어 재배선을 미세한 피치로 형성해야 하지만, 공정 능력의 한계로 인하여 미세한 피치의 재배선을 형성하기 어려울 뿐만 아니라 재배선의 피치가 감소되면 재배선의 저항값이 증가되어 신호 전달에 문제가 발생한다. 또한, 반도체 칩들과 기판간 연결에 본딩 와이어를 사용하므로 패키지를 몰딩하기 위한 몰딩 공정시 본딩 와이어의 스위핑(Wire Sweeping), 본딩 와이어들간 또는 본딩 와이어와 반도체 칩 간에 접촉되는 문제가 발생될 수 있으며, 이는 반도체 소자의 전기적 누설로 이어져 결국, 제품의 신뢰성 저하를 야기한다. However, miniaturization and multi-pinning of the semiconductor chip reduces the area of the active surface of the semiconductor chip, while increasing the number of redistributions that must be formed on the active surface of the semiconductor chip to form redistribution at a fine pitch. Due to this, it is difficult to form a fine pitch redistribution, and when the pitch of the redistribution decreases, the resistance value of the redistribution increases, causing a problem in signal transmission. In addition, since the bonding wire is used for the connection between the semiconductor chips and the substrate, a wire sweeping, bonding wires, or contact between the bonding wires and the semiconductor chip may occur during a molding process for molding a package. This leads to electrical leakage of the semiconductor device, which in turn causes a decrease in reliability of the product.

본 발명은, 반도체 칩의 소형화 및 다핀화에 따른 재배선 형성의 어려움을 해결하기에 적합한 반도체 칩 및 이를 갖는 적층 반도체 패키지를 제공하는데, 그 목적이 있다.An object of the present invention is to provide a semiconductor chip and a laminated semiconductor package having the same, which are suitable for solving the difficulty of forming redistribution due to miniaturization and multi-pinning of the semiconductor chip.

본 발명의 또 다른 목적은, 적층 반도체 패키지에 적용되어 본딩 와이어를 사용하지 않고서 기판 및 기판상에 적층되는 반도체 칩들간 전기적인 연결을 가능하도록 하는 반도체 칩 및 이를 갖는 적층 반도체 패키지를 제공하는데, 있다.It is still another object of the present invention to provide a semiconductor chip and a laminated semiconductor package having the same, which are applied to a laminated semiconductor package to enable electrical connection between the substrate and semiconductor chips stacked on the substrate without using a bonding wire. .

본 발명의 일 견지에 따른 반도체 칩은, 일면, 상기 일면과 대향하는 타면, 상기 일면 및 상기 타면을 연결하는 측면을 가지며 회로부를 포함하는 반도체 칩 몸체와, 상기 반도체 칩 몸체의 상기 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드와, 상기 반도체 칩 몸체의 상기 측면에 형성되는 제2본딩 패드 및 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 포함하는 것을 특징으로 한다.According to an aspect of the present invention, a semiconductor chip includes a semiconductor chip body having one surface, the other surface facing the one surface, a side surface connecting the one surface and the other surface, and a circuit portion, and formed on the one surface of the semiconductor chip body. A first bonding pad electrically connected to the circuit unit, a second bonding pad formed on the side surface of the semiconductor chip body, and an inner portion of the semiconductor chip body except for the circuit unit and formed in the first bonding pad and the second bonding pad; And a rewiring electrically connecting the bonding pads.

상기 제2본딩 패드는, 상기 반도체 칩 몸체의 상기 일면 및 상기 타면으로 노출되도록 형성되는 것을 특징으로 한다.The second bonding pad may be formed to be exposed to the one surface and the other surface of the semiconductor chip body.

상기 제2본딩 패드는, 상기 반도체 칩 몸체의 상기 일면으로 노출되지 않고 상기 반도체 칩 몸체의 상기 타면으로 노출되도록 형성되는 것을 특징으로 한다.The second bonding pad may be formed to be exposed to the other surface of the semiconductor chip body without being exposed to the one surface of the semiconductor chip body.

상기 제1본딩 패드는, 상기 반도체 칩 몸체의 중심부를 따라서 1열 또는 2열로 복수개 형성되는 것을 특징으로 한다.The plurality of first bonding pads may be formed in one row or two rows along a central portion of the semiconductor chip body.

본 발명의 다른 견지에 따른 적층 반도체 패키지는, 회로부를 포함하는 반도체 칩 몸체, 상기 반도체 칩 몸체의 상기 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드, 상기 반도체 칩 몸체의 측면에 형성되는 제2본딩 패드와, 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 포함하는 제1반도체 칩과, 상기 제1반도체 칩의 반도체 칩 몸체 일면 상에 적층되며 상기 제1본딩 패드와 전기적으로 연결되는 제2반도체 칩 및 상기 제1,제2반도체 칩을 지지하며 상기 제1반도체 칩의 제2본딩 패드와 전기적으로 연결되는 기판을 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a stacked semiconductor package includes a semiconductor chip body including a circuit portion, a first bonding pad formed on the surface of the semiconductor chip body, and electrically connected to the circuit portion, and formed on a side surface of the semiconductor chip body. A first semiconductor chip including a second bonding pad, a second wiring pad formed inside the semiconductor chip body excluding the circuit unit, and rewiring electrically connecting the first bonding pad and the second bonding pad; A second semiconductor chip stacked on one surface of the semiconductor chip body of the semiconductor chip and electrically connected to the first bonding pad, and supporting the first and second semiconductor chips, and electrically connected to the second bonding pad of the first semiconductor chip. It characterized in that it comprises a substrate to be connected.

상기 제2반도체 칩은, 상기 제1반도체 칩 상에 페이스다운 형태로 적층되는 것을 특징으로 한다.The second semiconductor chip may be stacked on the first semiconductor chip in a facedown form.

상기 다른 견지에 따른 적층 반도체 패키지는, 상기 기판과 상기 제1반도체 칩의 상기 제2본딩 패드 사이 및 상기 제1반도체 칩의 상기 제1본딩 패드와 상기 제2반도체 칩 사이를 전기적으로 연결하는 연결부재 및 상기 기판과 상기 제1반도체 칩 사이 및 상기 제1반도체 칩과 상기 제2반도체 칩 사이를 부착하는 접착부재를 더 포함하는 것을 특징으로 한다. 상기 연결부재는, 범프 또는 솔더볼을 포함하고, 상기 접착부재는 양면 접착 테이프 또는 접착 페이스를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a stacked semiconductor package is configured to electrically connect between the substrate and the second bonding pad of the first semiconductor chip and between the first bonding pad and the second semiconductor chip of the first semiconductor chip. And an adhesive member attached between the member and the substrate and the first semiconductor chip and between the first semiconductor chip and the second semiconductor chip. The connection member may include bumps or solder balls, and the adhesive member may include a double-sided adhesive tape or an adhesive face.

상기 다른 견지에 따른 적층 반도체 패키지는, 상기 제1,제2반도체 칩을 포함한 상기 기판의 상부면을 밀봉하는 몰드부 및 상기 기판의 상기 상부면과 대향하는 하부면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 한다. 상기 외부접속단자는 솔더볼을 포함하는 것을 특징으로 한다. According to another aspect of the present disclosure, a multilayer semiconductor package may further include a mold part for sealing an upper surface of the substrate including the first and second semiconductor chips, and an external connection terminal mounted on a lower surface facing the upper surface of the substrate. It is characterized by including. The external connection terminal is characterized in that it comprises a solder ball.

본 발명의 또 다른 견지에 따른 적층 반도체 패키지는, 회로부를 포함하는 반도체 칩 몸체, 상기 반도체 칩 몸체의 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드, 상기 반도체 칩 몸체의 측면에 형성되는 제2본딩 패드와, 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 각각 포함하며, 상기 제2본딩 패드들이 수직하게 연결되도록 적층되는 복수개의 반도체 칩들과, 상기 반도체 칩들을 지지하며 상기 반도체 칩들 중 최하부에 위치하는 반도체 칩의 상기 제2본딩 패드와 전기적으로 연결되는 기판을 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a stacked semiconductor package includes a semiconductor chip body including a circuit portion, a first bonding pad formed on one surface of the semiconductor chip body, and electrically connected to the circuit portion, and formed on a side surface of the semiconductor chip body. A second bonding pad and a redistribution line formed inside the semiconductor chip body except for the circuit unit and electrically connecting the first bonding pad and the second bonding pad, wherein the second bonding pads are vertical. And a plurality of semiconductor chips stacked so as to be connected to each other, and a substrate supporting the semiconductor chips and electrically connected to the second bonding pads of the semiconductor chips positioned at the bottom of the semiconductor chips.

상기 또 다른 견지에 따른 적층 반도체 패키지는, 상기 기판과 최하부에 위치하는 상기 반도체 칩의 상기 제2본딩 패드 사이 및 이웃하여 적층된 상기 반도체 칩들의 상기 제2본딩 패드들 사이를 전기적으로 연결하는 연결부재 및 상기 기판과 최하부에 위치하는 상기 반도체 칩 사이 및 이웃하여 적층된 상기 반도체 칩들 사이를 부착하는 접착부재를 더 포함하는 것을 특징으로 한다.According to another aspect, a stacked semiconductor package may be configured to electrically connect between the substrate and the second bonding pads of the semiconductor chip positioned at the bottom thereof and between the second bonding pads of the semiconductor chips stacked next to each other. And an adhesive member attached between the member and the semiconductor chip positioned at the bottom of the substrate and between the semiconductor chips stacked adjacent to each other.

상기 연결부재는, 범프 또는 솔더볼을 포함하는 것을 특징으로 한다.The connection member is characterized in that it comprises a bump or solder ball.

상기 접착부재는 양면 접착 테이프 또는 접착 페이스를 포함하는 것을 특징으로 한다.The adhesive member may include a double-sided adhesive tape or an adhesive face.

상기 또 다른 견지에 따른 적층 반도체 패키지는, 상기 반도체 칩들을 포함한 상기 기판의 상부면을 밀봉하는 몰드부 및 상기 기판의 상기 상부면과 대향하는 하부면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 한다. 상기 외부접속단자는 솔더볼을 포함하는 것을 특징으로 한다.The laminated semiconductor package according to another aspect may further include a mold unit for sealing an upper surface of the substrate including the semiconductor chips and an external connection terminal mounted on a lower surface facing the upper surface of the substrate. It is done. The external connection terminal is characterized in that it comprises a solder ball.

본 발명에 따르면, 재배선을 위한 공간이 충분히 확보되므로 반도체 칩의 소형화 및 다핀화에 따른 재배선 형성의 어려움을 해결할 수 있다. 또한, 기판 및 기판상에 적층된 반도체 칩들간 연결에 본딩 와이어를 사용하지 않으므로 본딩 와이어 사용에 따른 문제점들을 극복하고 고집적화를 달성할 수 있다. According to the present invention, since sufficient space for redistribution is secured, difficulty in forming redistribution due to miniaturization and multi-pinning of semiconductor chips can be solved. In addition, since the bonding wire is not used to connect the substrate and the semiconductor chips stacked on the substrate, it is possible to overcome the problems caused by the use of the bonding wire and achieve high integration.

도 1은 본 발명의 제1실시예에 따른 반도체 칩을 도시한 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3은 본 발명의 제2실시예에 따른 반도체 칩을 도시한 사시도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 5는 본 발명의 제3실시예에 따른 반도체 칩을 도시한 사시도이다.
도 6은 도 5의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 7은 본 발명의 제1실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 제2실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.1 is a perspective view illustrating a semiconductor chip according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.
3 is a perspective view illustrating a semiconductor chip according to a second embodiment of the present invention.
4 is a cross-sectional view taken along the line II ′ of FIG. 3.
5 is a perspective view illustrating a semiconductor chip according to a third embodiment of the present invention.
FIG. 6 is a cross-sectional view taken along line II ′ of FIG. 5.
7 is a cross-sectional view illustrating a multilayer semiconductor package according to a first embodiment of the present invention.
8 is a cross-sectional view illustrating a multilayer semiconductor package according to a second exemplary embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1실시예에 따른 반도체 칩을 도시한 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.1 is a perspective view illustrating a semiconductor chip according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 제1실시예에 따른 반도체 칩은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다. 1 and 2, a semiconductor chip according to a first embodiment of the present invention may include a semiconductor chip body 100, a first bonding pad 200, a second bonding pad 300, and a redistribution 400. It includes.

본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다. In this embodiment, the semiconductor chip body 100 has a rectangular plate shape. The semiconductor chip body 100 having a rectangular plate shape has one side 101, the other side 102 facing the one side 101, and four side surfaces 103 connecting the one side 101 and the other side 102.

반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.The semiconductor chip body 100 includes a circuit unit 110. The circuit unit 110 may include a data storage unit for storing data and a data processing unit for processing data, and may include semiconductor elements such as transistors, capacitors, and fuses required for chip operation.

제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 2열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다. The first bonding pads 200 are formed on one surface 101 of the semiconductor chip body 100. In the present exemplary embodiment, the plurality of first bonding pads 200 are arranged in two rows along a central portion of one surface 101 of the semiconductor chip body 100. The first bonding pad 200 is electrically connected to the circuit unit 110.

제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 반도체 칩 몸체(100)의 2개의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)는 반도체 칩 몸체(100)의 일면(101) 및 타면(102)과 연결된다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.The second bonding pads 300 may be formed in plural in correspondence with the first bonding pads 200, and the plurality of second bonding pads 300 may have two side surfaces 103 of the semiconductor chip body 100 facing each other. ) In the present embodiment, the second bonding pad 300 is connected to one surface 101 and the other surface 102 of the semiconductor chip body 100. One side of the second bonding pad 300 is exposed to one surface 101 of the semiconductor chip body 100, and the other side of the second bonding pad 300 facing the one side is the other surface 102 of the semiconductor chip body 100. Is exposed.

재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다. The redistribution 400 is formed inside the semiconductor chip body 110 except for the circuit unit 110 to electrically connect the first bonding pad 200 and the second bonding pad 300.

도 3은 본 발명의 제2실시예에 따른 반도체 칩을 도시한 사시도이고, 도 4는 도 3의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.3 is a perspective view illustrating a semiconductor chip according to a second exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view taken along the line II ′ of FIG. 3.

본 발명의 제2실시예에 따른 반도체 칩은, 제2본딩 패드(300)의 구조를 제외하면 앞서 도 1 및 도 2를 통해 설명된 제1실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The semiconductor chip according to the second embodiment of the present invention has the same configuration as the semiconductor chip according to the first embodiment described above with reference to FIGS. 1 and 2 except for the structure of the second bonding pad 300. . Accordingly, like reference numerals refer to like elements and like reference numerals.

도 3 및 도 4를 참조하면, 본 발명의 제1실시예에 따른 반도체 칩은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다. 3 and 4, a semiconductor chip according to a first embodiment of the present invention may include a semiconductor chip body 100, a first bonding pad 200, a second bonding pad 300, and a redistribution 400. It includes.

본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다. In this embodiment, the semiconductor chip body 100 has a rectangular plate shape. The semiconductor chip body 100 having a rectangular plate shape has one side 101, the other side 102 facing the one side 101, and four side surfaces 103 connecting the one side 101 and the other side 102.

반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.The semiconductor chip body 100 includes a circuit unit 110. The circuit unit 110 may include a data storage unit for storing data and a data processing unit for processing data, and may include semiconductor elements such as transistors, capacitors, and fuses required for chip operation.

제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 2열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다. The first bonding pads 200 are formed on one surface 101 of the semiconductor chip body 100. In the present exemplary embodiment, the plurality of first bonding pads 200 are arranged in two rows along a central portion of one surface 101 of the semiconductor chip body 100. The first bonding pad 200 is electrically connected to the circuit unit 110.

제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 반도체 칩 몸체(100)의 2개의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)는 반도체 칩 몸체(100)의 타면(102)에 연결된다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되지 않고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.The second bonding pads 300 may be formed in plural in correspondence with the first bonding pads 200, and the plurality of second bonding pads 300 may have two side surfaces 103 of the semiconductor chip body 100 facing each other. ) In the present embodiment, the second bonding pad 300 is connected to the other surface 102 of the semiconductor chip body 100. One side of the second bonding pad 300 is not exposed to one surface 101 of the semiconductor chip body 100, and the other side of the second bonding pad 300 facing the one side is the other surface 102 of the semiconductor chip body 100. ) Is exposed.

재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다. The redistribution 400 is formed inside the semiconductor chip body 110 except for the circuit unit 110 to electrically connect the first bonding pad 200 and the second bonding pad 300.

도 5는 본 발명의 제3실시예에 따른 반도체 칩을 도시한 사시도이고, 도 6은 도 5의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.5 is a perspective view illustrating a semiconductor chip according to a third embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along the line II ′ of FIG. 5.

본 발명의 제3실시예에 따른 반도체 칩은, 제1,제2본딩 패드(200,300)의 배치 형태를 제외하면 앞서 도 1 및 도 2를 통해 설명된 제 1 실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The semiconductor chip according to the third embodiment of the present invention is substantially the same as the semiconductor chip according to the first embodiment described above with reference to FIGS. 1 and 2 except for the arrangement of the first and second bonding pads 200 and 300. Have the same configuration. Accordingly, like reference numerals refer to like elements and like reference numerals.

도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 칩은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다. 5 and 6, a semiconductor chip according to an embodiment of the present disclosure may include a semiconductor chip body 100, a first bonding pad 200, a second bonding pad 300, and a redistribution line 400. Include.

도 5 및 도 6을 참조하면, 본 발명의 제3실시예에 따른 반도체 칩은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다. 5 and 6, a semiconductor chip according to a third embodiment of the present invention may include a semiconductor chip body 100, a first bonding pad 200, a second bonding pad 300, and a redistribution 400. It includes.

본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다. In this embodiment, the semiconductor chip body 100 has a rectangular plate shape. The semiconductor chip body 100 having a rectangular plate shape has one side 101, the other side 102 facing the one side 101, and four side surfaces 103 connecting the one side 101 and the other side 102.

반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.The semiconductor chip body 100 includes a circuit unit 110. The circuit unit 110 may include a data storage unit for storing data and a data processing unit for processing data, and may include semiconductor elements such as transistors, capacitors, and fuses required for chip operation.

제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 1열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다. The first bonding pads 200 are formed on one surface 101 of the semiconductor chip body 100. In the present exemplary embodiment, the plurality of first bonding pads 200 are arranged in one row along the center portion on one surface 101 of the semiconductor chip body 100. The first bonding pad 200 is electrically connected to the circuit unit 110.

제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 한 쌍의 반도체 칩 몸체(100)의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)들은, 인접하는 제1본딩 패드(200)들에 대응되는 제2본딩 패드(300)들이 서로 반대쪽 측면(103)에 배치되도록, 교차 형성된다. The second bonding pads 300 are formed in plural in correspondence with the first bonding pads 200, and the plurality of second bonding pads 300 are formed on the side surfaces of the pair of semiconductor chip bodies 100 facing each other. 103). In the present embodiment, the second bonding pads 300 are intersected such that the second bonding pads 300 corresponding to the adjacent first bonding pads 200 are disposed on opposite sides 103 of each other.

제2본딩 패드(300)는 반도체 칩 몸체(100)의 일면(101) 및 타면(102)을 연결한다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.The second bonding pad 300 connects one surface 101 and the other surface 102 of the semiconductor chip body 100. One side of the second bonding pad 300 is exposed to one surface 101 of the semiconductor chip body 100, and the other side of the second bonding pad 300 facing the one side is the other surface 102 of the semiconductor chip body 100. Is exposed.

재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다. The redistribution 400 is formed inside the semiconductor chip body 110 except for the circuit unit 110 to electrically connect the first bonding pad 200 and the second bonding pad 300.

도 7은 본 발명의 일 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.7 is a cross-sectional view illustrating a laminated semiconductor package according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 일 실시예에 따른 적층 반도체 패키지는 제1반도체 칩(30), 제2반도체 칩(31) 및 기판(32)을 포함한다. 그 외에, 연결부재(33), 접착부재(34), 몰드부재(35) 및 외부접속단자(36)를 더 포함한다.Referring to FIG. 7, a multilayer semiconductor package according to an embodiment of the present invention includes a first semiconductor chip 30, a second semiconductor chip 31, and a substrate 32. In addition, it further includes a connection member 33, an adhesive member 34, a mold member 35 and the external connection terminal 36.

본 실시예에서, 제1반도체 칩(30)은, 앞서 도 1 및 도 2를 참조하여 설명된 반도체 칩과 실질적으로 동일한 구조를 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.In the present embodiment, the first semiconductor chip 30 has a structure substantially the same as that of the semiconductor chip described with reference to FIGS. 1 and 2. Accordingly, like reference numerals refer to like elements and like reference numerals.

이와 다르게, 제1반도체 칩(30)은 앞서 도 3 및 도 4를 참조하여 설명된 반도체 칩과 동일한 구조를 가지거나, 앞서 도 5 및 도 6을 참조하여 설명된 반도체 칩과 동일한 구조를 가질 수도 있다.Alternatively, the first semiconductor chip 30 may have the same structure as the semiconductor chip described above with reference to FIGS. 3 and 4, or may have the same structure as the semiconductor chip described above with reference to FIGS. 5 and 6. have.

반도체 칩(30)은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다. The semiconductor chip 30 includes a semiconductor chip body 100, a first bonding pad 200, a second bonding pad 300, and a redistribution 400.

본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다. In this embodiment, the semiconductor chip body 100 has a rectangular plate shape. The semiconductor chip body 100 having a rectangular plate shape has one side 101, the other side 102 facing the one side 101, and four side surfaces 103 connecting the one side 101 and the other side 102.

반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.The semiconductor chip body 100 includes a circuit unit 110. The circuit unit 110 may include a data storage unit for storing data and a data processing unit for processing data, and may include semiconductor elements such as transistors, capacitors, and fuses required for chip operation.

제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 2열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다. The first bonding pads 200 are formed on one surface 101 of the semiconductor chip body 100. In the present exemplary embodiment, the plurality of first bonding pads 200 are arranged in two rows along a central portion of one surface 101 of the semiconductor chip body 100. The first bonding pad 200 is electrically connected to the circuit unit 110.

제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 반도체 칩 몸체(100)의 2개의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)는 반도체 칩 몸체(100)의 일면(101) 및 타면(102)과 연결된다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.The second bonding pads 300 may be formed in plural in correspondence with the first bonding pads 200, and the plurality of second bonding pads 300 may have two side surfaces 103 of the semiconductor chip body 100 facing each other. ) In the present embodiment, the second bonding pad 300 is connected to one surface 101 and the other surface 102 of the semiconductor chip body 100. One side of the second bonding pad 300 is exposed to one surface 101 of the semiconductor chip body 100, and the other side of the second bonding pad 300 facing the one side is the other surface 102 of the semiconductor chip body 100. Is exposed.

재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다. The redistribution 400 is formed inside the semiconductor chip body 110 except for the circuit unit 110 to electrically connect the first bonding pad 200 and the second bonding pad 300.

제2반도체 칩(31)은 제1반도체 칩(30) 상에 적층된다. 본 실시예에서, 제2반도체 칩(31)은 제1반도체 칩(30) 상에 페이스다운 형태로 플립칩 본딩된다. 제2반도체 칩(31)은 제1반도체 칩(30)과 대응하는 제1면(31A) 및 제1면(31A)과 대향하는 타면(32B)을 갖는다. 본 실시예에서, 제2반도체 칩(31)은 제1면(31A)에 제1반도체 칩(30)의 제1본딩 패드(200)와 마주하며 제1본딩 패드(200)와 전기적으로 연결되는 제3본딩 패드(31C)를 갖는다.The second semiconductor chip 31 is stacked on the first semiconductor chip 30. In the present embodiment, the second semiconductor chip 31 is flip chip bonded on the first semiconductor chip 30 in the form of face down. The second semiconductor chip 31 has a first surface 31A corresponding to the first semiconductor chip 30 and the other surface 32B opposite to the first surface 31A. In the present embodiment, the second semiconductor chip 31 faces the first bonding pad 200 of the first semiconductor chip 30 on the first surface 31A and is electrically connected to the first bonding pad 200. The third bonding pad 31C is provided.

기판(32)은 제1,제2반도체 칩(30, 31)을 지지하며 제1반도체 칩(30)의 제2본딩 패드(300)와 전기적으로 연결된다. The substrate 32 supports the first and second semiconductor chips 30 and 31 and is electrically connected to the second bonding pad 300 of the first semiconductor chip 30.

기판(32)은 제1반도체 칩(30)과 대응하는 상부면(32A) 및 상부면(32A)과 대향하는 하부면(32B)을 갖는다. 기판(32)의 상부면(32A)에는 제1반도체 칩(30)의 제2본딩 패드(300)와 전기적으로 연결되는 접속패드(32C)가 형성되고 하부면(32B)에는 볼랜드(32D)가 형성된다. 기판(32)은 내부에 회로배선(미도시)을 포함한다. 회로배선은, 예컨데, 복수개의 층들로 이루어진 회로 패턴들 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 전도성 바아를 포함할 수 있다. 접속패드(32C) 및 볼랜드(32D)는 회로배선에 의하여 상호 전기적으로 연결된다. The substrate 32 has an upper surface 32A corresponding to the first semiconductor chip 30 and a lower surface 32B opposite the upper surface 32A. A connection pad 32C is formed on the upper surface 32A of the substrate 32 to be electrically connected to the second bonding pad 300 of the first semiconductor chip 30, and the ball land 32D is formed on the lower surface 32B. Is formed. The substrate 32 includes circuit wiring (not shown) therein. The circuit wiring may include, for example, a conductive bar that electrically connects circuit patterns composed of a plurality of layers and circuit patterns disposed on different layers. The connection pad 32C and the borland 32D are electrically connected to each other by circuit wiring.

연결부재(33)는 제1반도체 칩(30)의 제1본딩 패드(200)와 제2반도체 칩(31)의 제3본딩 패드(31C) 사이 및 제1반도체 칩(30)의 제2본딩 패드(300)와 기판(32)의 접속패드(32C) 사이를 전기적으로 연결한다. 연결부재(33)는 범프(bump) 또는 솔더볼(solder ball)을 포함할 수 있으며, 연결부재(33)의 재료로는 솔더, 금, 은, 구리 중 어느 하나가 사용될 수 있다. The connecting member 33 is between the first bonding pad 200 of the first semiconductor chip 30 and the third bonding pad 31C of the second semiconductor chip 31 and the second bonding of the first semiconductor chip 30. The pad 300 and the connection pad 32C of the substrate 32 are electrically connected to each other. The connection member 33 may include a bump or solder ball, and any one of solder, gold, silver, and copper may be used as the material of the connection member 33.

접착부재(34)는 기판(32)과 제1반도체 칩(30) 사이 및 제1반도체 칩(30)과 제2반도체 칩(31) 사이를 부착한다. 접착부재(34)는 양면 접착 테이프 또는 접착 페이스를 포함할 수 있다.The adhesive member 34 attaches between the substrate 32 and the first semiconductor chip 30 and between the first semiconductor chip 30 and the second semiconductor chip 31. The adhesive member 34 may include a double-sided adhesive tape or an adhesive face.

몰드부재(35)는 제1,제2반도체 칩(30, 31)을 포함한 기판(32)의 상부면(32A)을 밀봉한다. 몰드부재(35)는 에폭시 몰딩 컴파운트(Epoxy Molding Compound, EMC)를 포함할 수 있다. 외부접속단자(36)는 기판(32)의 하부면(32B)에 형성된 볼랜드(32D)에 장착된다. 외부접속단자(36)는 솔더볼을 포함할 수 있다.The mold member 35 seals the upper surface 32A of the substrate 32 including the first and second semiconductor chips 30 and 31. The mold member 35 may include an epoxy molding compound (EMC). The external connection terminal 36 is mounted on the ball land 32D formed on the lower surface 32B of the substrate 32. The external connection terminal 36 may include solder balls.

도 4는 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.4 is a cross-sectional view illustrating a multilayer semiconductor package according to another exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 적층 반도체 패키지는, 반도체 칩들(40A, 40B, 40C) 및 기판(41)을 포함한다. 그 외에, 연결부재(42), 접착부재(43), 몰드부재(44) 및 외부접속단자(45)를 더 포함한다.Referring to FIG. 4, a stacked semiconductor package according to another embodiment of the present invention includes semiconductor chips 40A, 40B, and 40C and a substrate 41. In addition, the connection member 42 further includes an adhesive member 43, a mold member 44, and an external connection terminal 45.

본 실시예에서, 각각의 반도체 칩들(40A, 40B, 40C)들은 앞서 도 1 및 도 2를 참조하여 설명된 반도체 칩과 실질적으로 동일한 구조를 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.In this embodiment, each of the semiconductor chips 40A, 40B, 40C has a structure substantially the same as that of the semiconductor chip described with reference to FIGS. 1 and 2 above. Accordingly, like reference numerals refer to like elements and like reference numerals.

이와 다르게, 앞서 도 5 및 도 6을 참조하여 설명된 반도체 칩과 동일한 구조를 가질 수도 있다.Alternatively, the semiconductor chip may have the same structure as the semiconductor chip described above with reference to FIGS. 5 and 6.

반도체 칩들(40A, 40B, 40C)은 각각 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다. The semiconductor chips 40A, 40B, and 40C each include a semiconductor chip body 100, a first bonding pad 200, a second bonding pad 300, and a redistribution 400.

본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다. In this embodiment, the semiconductor chip body 100 has a rectangular plate shape. The semiconductor chip body 100 having a rectangular plate shape has one side 101, the other side 102 facing the one side 101, and four side surfaces 103 connecting the one side 101 and the other side 102.

반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.The semiconductor chip body 100 includes a circuit unit 110. The circuit unit 110 may include a data storage unit for storing data and a data processing unit for processing data, and may include semiconductor elements such as transistors, capacitors, and fuses required for chip operation.

제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 2열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다. The first bonding pads 200 are formed on one surface 101 of the semiconductor chip body 100. In the present exemplary embodiment, the plurality of first bonding pads 200 are arranged in two rows along a central portion of one surface 101 of the semiconductor chip body 100. The first bonding pad 200 is electrically connected to the circuit unit 110.

제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 반도체 칩 몸체(100)의 2개의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)는 반도체 칩 몸체(100)의 일면(101) 및 타면(102)과 연결된다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.The second bonding pads 300 may be formed in plural in correspondence with the first bonding pads 200, and the plurality of second bonding pads 300 may have two side surfaces 103 of the semiconductor chip body 100 facing each other. ) In the present embodiment, the second bonding pad 300 is connected to one surface 101 and the other surface 102 of the semiconductor chip body 100. One side of the second bonding pad 300 is exposed to one surface 101 of the semiconductor chip body 100, and the other side of the second bonding pad 300 facing the one side is the other surface 102 of the semiconductor chip body 100. Is exposed.

재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다. The redistribution 400 is formed inside the semiconductor chip body 110 except for the circuit unit 110 to electrically connect the first bonding pad 200 and the second bonding pad 300.

반도체 칩(40A, 40B, 40C)들은 제2본딩 패드(300)들이 수직하게 연결되도록 상호 적층된다. 비록, 본 실시예에서는, 적층되는 반도체 칩이 3개인 경우를 도시하고 설명하였으나, 3개 이상도 가능하다. The semiconductor chips 40A, 40B, and 40C are stacked on each other such that the second bonding pads 300 are vertically connected. Although the case where three semiconductor chips are stacked is illustrated and described in this embodiment, three or more are possible.

기판(41)은 반도체 칩들(40A,40B,40C)을 지지하며 반도체 칩들(40A,40B,40C) 중 최하부에 위치하는 반도체 칩(40A)의 제2본딩 패드(300)와 전기적으로 연결된다.The substrate 41 supports the semiconductor chips 40A, 40B, and 40C and is electrically connected to the second bonding pad 300 of the semiconductor chip 40A, which is located at the lowermost portion of the semiconductor chips 40A, 40B, and 40C.

기판(41)은 반도체 칩(40A)과 대응하는 상부면(41A) 및 상부면(41A)과 대향하는 하부면(41B)을 갖는다. 기판(41)의 상부면(41A)에는 반도체 칩(40A)의 제2본딩 패드(300)와 전기적으로 연결되는 접속패드(41C)가 형성되고 하부면(41B)에는 볼랜드(41D)가 형성된다. 기판(41)은 내부에 회로배선(미도시)을 포함한다. 회로배선은, 예컨데, 복수개의 층들로 이루어진 회로 패턴들 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 전도성 바아를 포함할 수 있다. 접속패드(41C) 및 볼랜드(41D)는 회로배선에 의하여 상호 전기적으로 연결된다. The substrate 41 has an upper surface 41A corresponding to the semiconductor chip 40A and a lower surface 41B opposite the upper surface 41A. A connection pad 41C that is electrically connected to the second bonding pad 300 of the semiconductor chip 40A is formed on the upper surface 41A of the substrate 41, and a ball land 41D is formed on the lower surface 41B. . The substrate 41 includes circuit wiring (not shown) therein. The circuit wiring may include, for example, a conductive bar that electrically connects circuit patterns composed of a plurality of layers and circuit patterns disposed on different layers. The connection pad 41C and the borland 41D are electrically connected to each other by circuit wiring.

연결부재(42)는 이웃하여 적층된 반도체 칩들(40A,40B,40C)의 제2본딩 패드(300)들 사이 및 반도체 칩(40A)의 제 2본딩 패드(300)와 기판(41)의 접속패드(41C) 사이를 전기적으로 연결한다. 연결부재(42)는 범프 또는 솔더볼을 포함할 수 있으며, 연결부재(42)의 재료로는 솔더, 금, 은, 구리 중 어느 하나를 사용할 수 있다. The connection member 42 is connected between the second bonding pads 300 of the semiconductor chips 40A, 40B, and 40C stacked adjacent to each other, and the second bonding pad 300 of the semiconductor chip 40A and the substrate 41. The pads 41C are electrically connected between each other. The connection member 42 may include bumps or solder balls, and the material of the connection member 42 may be any one of solder, gold, silver, and copper.

접착부재(43)는 이웃하여 적층된 반도체 칩들(40A,40B,40C) 사이 및 반도체 칩(40A)과 기판(41)를 부착한다. 접착부재(34)는 양면 접착 테이프 또는 접착 페이스를 포함할 수 있다.The adhesive member 43 attaches between the semiconductor chips 40A, 40B, and 40C stacked adjacent to each other, and the semiconductor chip 40A and the substrate 41. The adhesive member 34 may include a double-sided adhesive tape or an adhesive face.

몰드부재(44)는 반도체 칩들(40A,40B,40C)을 포함한 기판(41)의 상부면(41A)을 밀봉한다. 몰드부재(44)는 에폭시 몰딩 컴파운트(EMC)를 포함할 수 있다. 외부접속단자(45)는 기판(41)의 하부면(41B)에 형성된 볼랜드(41D)에 장착된다. 외부접속단자(45)는 솔더볼을 포함할 수 있다.The mold member 44 seals the upper surface 41A of the substrate 41 including the semiconductor chips 40A, 40B, and 40C. The mold member 44 may include an epoxy molding compound (EMC). The external connection terminal 45 is mounted on the ball land 41D formed on the lower surface 41B of the substrate 41. The external connection terminal 45 may include a solder ball.

이상에서 상세하게 설명한 바에 의하면, 재배선을 위한 공간이 충분히 확보되므로 반도체 칩의 소형화 및 다핀화에 따른 재배선 형성의 어려움을 해결할 수 있다. 또한, 기판 및 기판 상에 적층된 반도체 칩들간 연결에 본딩 와이어가 사용되지 않으므로 본딩 와이어 사용에 따른 문제점들을 극복하고 고집적화를 달성할 수 있다. 더불어, 재배선이 회로부 이외의 부분에 형성되므로 회로부의 설계변경을 필요로 하지 않아 회로부 설계변경에 따른 추가비용이 발생되지 않는다.As described above in detail, since sufficient space for redistribution is secured, difficulty in forming redistribution due to miniaturization and multi-pinning of the semiconductor chip can be solved. In addition, since the bonding wire is not used for the connection between the substrate and the semiconductor chips stacked on the substrate, it is possible to overcome the problems caused by the use of the bonding wire and achieve high integration. In addition, since the redistribution is formed in a portion other than the circuit portion, no design change of the circuit portion is required, and no additional cost is generated due to the circuit portion design change.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

100: 반도체 칩 몸체
200,300 :제1,제2본딩 패드
400: 재배선100: semiconductor chip body
200,300: First and second bonding pads
400: redistribution

Claims (17)

일면, 상기 일면과 대향하는 타면, 상기 일면 및 상기 타면을 연결하는 측면을 가지며 회로부를 포함하는 반도체 칩 몸체;
상기 반도체 칩 몸체의 상기 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드;
상기 반도체 칩 몸체의 상기 측면에 형성되는 제2본딩 패드;및
상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 포함하는 것을 특징으로 하는 반도체 칩.A semiconductor chip body having one side, the other side facing the one side, a side connecting the one side and the other side, and including a circuit unit;
A first bonding pad formed on the one surface of the semiconductor chip body and electrically connected to the circuit unit;
A second bonding pad formed on the side surface of the semiconductor chip body; and
And a redistribution line formed inside the semiconductor chip body excluding the circuit unit and electrically connecting the first bonding pad and the second bonding pad. 제 1항에 있어서,
상기 제2본딩 패드는 상기 반도체 칩 몸체의 상기 일면 및 상기 타면으로 노출되도록 형성되는 것을 특징으로 하는 반도체 칩.The method of claim 1,
And the second bonding pad is formed to be exposed to the one surface and the other surface of the semiconductor chip body. 제 1항에 있어서,
상기 제2본딩 패드는 상기 반도체 칩 몸체의 상기 일면으로 노출되지 않고 상기 반도체 칩 몸체의 상기 타면으로 노출되도록 형성되는 것을 특징으로 하는 반도체 칩.The method of claim 1,
And the second bonding pad is formed to be exposed to the other surface of the semiconductor chip body without being exposed to the one surface of the semiconductor chip body. 제 1항에 있어서,
상기 제1본딩 패드는 상기 반도체 칩 몸체의 중심부를 따라서 1열 또는 2열로 복수개 형성되는 것을 특징으로 하는 반도체 칩.The method of claim 1,
The first bonding pad is a plurality of semiconductor chips, characterized in that formed in one row or two rows along the central portion of the semiconductor chip body. 회로부를 포함하는 반도체 칩 몸체와, 상기 반도체 칩 몸체의 상기 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드와, 상기 반도체 칩 몸체의 측면에 형성되는 제2본딩 패드와, 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 포함하는 제1반도체 칩;
상기 제1반도체 칩의 반도체 칩 몸체 일면 상에 적층되며 상기 제1본딩 패드와 전기적으로 연결되는 제2반도체 칩;및
상기 제1,제2반도체 칩을 지지하며 상기 제1반도체 칩의 제2본딩 패드와 전기적으로 연결되는 기판을 포함하는 것을 특징으로 하는 적층 반도체 패키지.A semiconductor chip body including a circuit portion, a first bonding pad formed on the surface of the semiconductor chip body and electrically connected to the circuit portion, a second bonding pad formed on a side surface of the semiconductor chip body, and the circuit portion A first semiconductor chip formed in the semiconductor chip body except for a redistribution line for electrically connecting the first bonding pad and the second bonding pad;
A second semiconductor chip stacked on one surface of the semiconductor chip body of the first semiconductor chip and electrically connected to the first bonding pad; and
And a substrate supporting the first and second semiconductor chips and electrically connected to the second bonding pads of the first semiconductor chip. 제 5항에 있어서,
상기 제2반도체 칩은 상기 제1반도체 칩 상에 페이스다운 형태로 적층되는 것을 특징으로 하는 적층 반도체 패키지.6. The method of claim 5,
And the second semiconductor chip is stacked on the first semiconductor chip in a facedown form. 제 5항에 있어서,
상기 기판과 상기 제1반도체 칩의 상기 제2본딩 패드 사이 및 상기 제1반도체 칩의 상기 제1본딩 패드와 상기 제2반도체 칩 사이를 전기적으로 연결하는 연결부재;및
상기 기판과 상기 제1반도체 칩 사이 및 상기 제1반도체 칩과 상기 제2반도체 칩 사이를 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.6. The method of claim 5,
A connection member electrically connecting between the substrate and the second bonding pad of the first semiconductor chip and between the first bonding pad and the second semiconductor chip of the first semiconductor chip; and
And an adhesive member attached between the substrate and the first semiconductor chip and between the first semiconductor chip and the second semiconductor chip. 제 7항에 있어서,
상기 연결부재는, 범프 또는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 7, wherein
The connecting member is a laminated semiconductor package, characterized in that it comprises a bump or solder ball. 제 7항에 있어서,
상기 접착부재는 양면 접착 테이프 또는 접착 페이스를 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 7, wherein
The adhesive member is a laminated semiconductor package, characterized in that it comprises a double-sided adhesive tape or adhesive face. 제 5항에 있어서,
상기 제1,제2반도체 칩을 포함한 상기 기판의 상부면을 밀봉하는 몰드부;및
상기 기판의 상기 상부면과 대향하는 하부면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.6. The method of claim 5,
A mold part sealing an upper surface of the substrate including the first and second semiconductor chips; and
And an external connection terminal mounted on a lower surface of the substrate, the lower surface of the substrate being opposed to the upper surface of the substrate. 제 10항에 있어서,
상기 외부접속단자는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 10,
The external connection terminal is a laminated semiconductor package, characterized in that it comprises a solder ball. 회로부를 포함하는 반도체 칩 몸체와, 상기 반도체 칩 몸체의 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드와, 상기 반도체 칩 몸체의 측면에 형성되는 제2본딩 패드와, 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 각각 포함하며, 상기 제2본딩 패드들이 수직하게 연결되도록 적층되는 복수개의 반도체 칩들;및
상기 반도체 칩들을 지지하며 상기 반도체 칩들 중 최하부에 위치하는 반도체 칩의 상기 제2본딩 패드와 전기적으로 연결되는 기판을 포함하는 것을 특징으로 하는 적층 반도체 패키지.A semiconductor chip body including a circuit portion, a first bonding pad formed on one surface of the semiconductor chip body and electrically connected to the circuit portion, a second bonding pad formed on the side of the semiconductor chip body, except the circuit portion A plurality of semiconductor chips formed in the semiconductor chip body and including redistribution lines for electrically connecting the first bonding pad and the second bonding pad, respectively, and stacked so that the second bonding pads are vertically connected; and
And a substrate supporting the semiconductor chips and electrically connected to the second bonding pads of the semiconductor chips positioned at a lowermost portion of the semiconductor chips. 제 12항에 있어서,
상기 기판과 최하부에 위치하는 상기 반도체 칩의 상기 제2본딩 패드 사이 및 이웃하여 적층된 상기 반도체 칩들의 상기 제2본딩 패드들 사이를 전기적으로 연결하는 연결부재;및
상기 기판과 최하부에 위치하는 상기 반도체 칩 사이 및 이웃하여 적층된 상기 반도체 칩들 사이를 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 12,
A connection member electrically connecting between the substrate and the second bonding pads of the semiconductor chip positioned at the bottom and between the second bonding pads of the semiconductor chips stacked next to each other; and
And an adhesive member attached between the substrate and the semiconductor chips positioned at the lowermost portion and between the semiconductor chips stacked adjacent to each other. 제 13항에 있어서,
상기 연결부재는, 범프 또는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 13,
The connecting member is a laminated semiconductor package, characterized in that it comprises a bump or solder ball. 제 13항에 있어서,
상기 접착부재는 양면 접착 테이프 또는 접착 페이스를 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 13,
The adhesive member is a laminated semiconductor package, characterized in that it comprises a double-sided adhesive tape or adhesive face. 제 12항에 있어서,
상기 반도체 칩들을 포함한 상기 기판의 상부면을 밀봉하는 몰드부;및
상기 기판의 상기 상부면과 대향하는 하부면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 12,
A mold part sealing an upper surface of the substrate including the semiconductor chips; and
And an external connection terminal mounted on a lower surface of the substrate, the lower surface of the substrate being opposed to the upper surface of the substrate. 제 16항에 있어서,
상기 외부접속단자는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.17. The method of claim 16,
The external connection terminal is a laminated semiconductor package, characterized in that it comprises a solder ball.
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