KR101019705B1 - Substrate for fabricating semiconductor package and semiconductor package using the same - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는, 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함하며, 상기 제4접속패들이 대응하는 상기 제3접속패드들과 연결되게 스택된 다수의 기판; 상기 스택된 기판들의 상기 수납공간에 배치되며, 상기 각 기판들의 상기 제1패드부 영역의 제1접속패드들과 연결되는 제1본딩 패드들이 구비된 제1반도체 칩들; 및 상기 스택된 기판들 상에 배치되며, 상기 각 기판들의 상기 제2패드부 영역의 제2접속패드들과 연결되는 제2본딩 패드들이 구비된 제2반도체 칩들을 포함한다.The semiconductor package according to the present invention has a first pad portion region in which first connection pads are disposed on an upper surface thereof, and second connection pads are disposed in an area symmetrical with the first pad portion region of a lower surface facing the upper surface. A first substrate portion having a second pad portion region and having a third pad portion having third connection pads disposed outside the second pad portion region on the bottom surface thereof and an accommodation space formed above the first pad portion region. A second substrate having a fourth pad portion disposed on an upper edge of the first substrate portion and having fourth connection pads disposed thereon, wherein the fourth connection pads are connected to the corresponding third connection pads. A plurality of substrates; First semiconductor chips disposed in the storage space of the stacked substrates, the first semiconductor chips including first bonding pads connected to first connection pads of the first pad portion of the substrates; And second semiconductor chips disposed on the stacked substrates and having second bonding pads connected to second connection pads of the second pad portion of each of the substrates.

Description

반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지{Substrate for fabricating semiconductor package and semiconductor package using the same}Substrate for fabricating semiconductor package and semiconductor package using the same}

본 발명은 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지에 관한 것으로서, 보다 상세하게는, 반도체 칩의 실장 효율을 높여 전체 두께를 줄일 수 있는 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지에 관한 것이다.The present invention relates to a substrate for manufacturing a semiconductor package and a semiconductor package using the same, and more particularly, to a semiconductor package manufacturing substrate and a semiconductor package using the same that can reduce the overall thickness by increasing the mounting efficiency of the semiconductor chip.

반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택된 형태의 반도체 패키지, 즉, 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다. The packaging technology for semiconductor integrated devices is continuously developed according to the demand for miniaturization and high capacity, and recently, a stack type semiconductor package, that is, a stack package that can satisfy miniaturization, high capacity, and mounting efficiency Various technologies are being developed.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다. The term "stack" in the semiconductor industry refers to a technology of vertically stacking at least two semiconductor chips or packages, and in the case of a memory device, a product having a memory capacity larger than the memory capacity that can be realized in a semiconductor integration process may be implemented and mounted. The efficiency of the use of the area can be improved.

스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형 성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속와이어, 범프, 핀 또는 관통전극 등을 통하여 전기적으로 연결된다. Stacked packages can be classified into stacking individual semiconductor chips according to manufacturing technology, packaging the stacked semiconductor chips at once, and stacking and packaging the packaged individual semiconductor chips. The plurality of semiconductor chips or packages may be electrically connected to each other through metal wires, bumps, pins, or through electrodes.

한편, 최근에는 동종 또는 이종의 반도체 패키지들을 전기적 연결부재를 매개로 연결하여 스택된 형태로 형성하는 반도체 패키지가 각광받고 있다. 상기 스택된 형태의 반도체 패키지는 기판의 가장자리 부분이 노출되도록 봉지부가 형성된 반도체 패키지들을 스택하고, 상기 스택된 반도체 패키지들의 노출된 기판 부분을 전기적 연결부재로 연결하여 형성한다. On the other hand, in recent years, a semiconductor package that forms a stacked form by connecting the same or different types of semiconductor package via an electrical connection member has been in the spotlight. The stacked semiconductor package is formed by stacking semiconductor packages in which an encapsulation portion is formed to expose edge portions of a substrate, and connecting exposed substrate portions of the stacked semiconductor packages with electrical connection members.

그러나, 종래 스택된 형태의 반도체 패키지는 스택되는 각 반도체 패키지에 구비된 반도체 칩들 및 기판의 두께합이 크기 때문에 스택되는 층수에 제약이 많으며, 신호 전달 경로가 길고 복잡하여 전기적인 신호의 전달이 용이하지 못하다.However, the conventional stacked semiconductor package has a large number of stacked layers due to the large sum of the thicknesses of the semiconductor chips and the substrates provided in each stacked semiconductor package, and the signal transmission path is long and complicated, thereby facilitating the transmission of electrical signals. I can't.

또한, 반도체 패키지의 두께를 줄이기 위하여 반도체 칩들의 두께를 줄이는 경우, 반도체 칩들에 휨(Warpage)가 심하게 발생하여 공정 진행이 어려우며, 이에 따라, 반도체 패키지의 두께를 줄이는데 한계가 있다. In addition, in the case of reducing the thickness of the semiconductor chip in order to reduce the thickness of the semiconductor package, the warpage is severely generated in the semiconductor chip is difficult to proceed the process, and thus, there is a limit in reducing the thickness of the semiconductor package.

본 발명은 반도체 칩의 실장 효율을 높여 전체 두께를 줄일 수 있는 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지를 제공한다.The present invention provides a semiconductor package manufacturing substrate and a semiconductor package using the same that can reduce the overall thickness by increasing the mounting efficiency of the semiconductor chip.

본 발명에 따른 반도체 패키지 제조용 기판은, 상면에 제1접속패드들이 배치 된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부; 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함한다.The substrate for manufacturing a semiconductor package according to the present invention has a first pad portion region in which first connection pads are disposed on an upper surface thereof, and second connection pads are formed in an area symmetrical with the first pad portion region on a lower surface facing the upper surface. A first substrate portion having a second pad portion region disposed thereon and a third pad portion on which third connection pads are disposed outside the second pad portion region on the bottom surface; And a second substrate portion disposed on an upper edge portion of the first substrate portion to form an accommodation space above the first pad portion region, and having a fourth pad portion on which fourth connection pads are disposed.

상기 제3패드부의 제3접속패드들과 상기 제4패드부의 제4접속패드들은 대칭적으로 배치된다.Third connection pads of the third pad part and fourth connection pads of the fourth pad part are symmetrically disposed.

상기 제4접속패드들은 상기 제2기판부의 상면 가장자리 부분에 배치된다.The fourth connection pads are disposed on an upper edge portion of the second substrate portion.

상기 제1기판부 및 상기 제2기판부는 일체형으로 이루어진다.The first substrate portion and the second substrate portion are integrally formed.

상기 제2기판부의 상면에 부착된 제1접착부재를 더 포함한다.It further comprises a first adhesive member attached to the upper surface of the second substrate portion.

상기 제1패드부 영역 및 상기 제2패드부 영역은 동일한 면적을 갖는다.The first pad portion area and the second pad portion area have the same area.

또한, 본 발명에 따른 반도체 패키지는, 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함하며, 상기 제4접속패들이 대응하는 상기 제3접속패드들과 연결되게 스택된 다수의 기판; 상기 스택된 기판들의 상기 수납공간에 배치되며, 상기 각 기판들의 상기 제1패드부 영역의 제1접속패드들과 연결되는 제1본딩 패드들이 구비된 제1반도체 칩들; 및 상기 스택된 기판들 상에 배치되며, 상기 각 기판들의 상기 제2패드부 영역의 제2접속패드들과 연결되는 제2본딩 패드들이 구비된 제2반도체 칩들을 포함한다.In addition, the semiconductor package according to the present invention has a first pad portion region in which first connection pads are disposed on an upper surface thereof, and second connection pads are formed in an area symmetrical with the first pad portion region of the lower surface facing the upper surface. A first substrate portion having a second pad portion region disposed thereon and a third pad portion having third pads disposed outside the second pad portion region on the bottom surface; and an accommodation space above the first pad portion region. And a second substrate portion disposed on an upper edge portion of the first substrate portion, the second substrate portion having a fourth pad portion on which fourth connection pads are disposed, and the third connection pads corresponding to the fourth connection pads. A plurality of substrates stacked to be connected with each other; First semiconductor chips disposed in the storage space of the stacked substrates, the first semiconductor chips including first bonding pads connected to first connection pads of the first pad portion of the substrates; And second semiconductor chips disposed on the stacked substrates and having second bonding pads connected to second connection pads of the second pad portion of each of the substrates.

상기 제1반도체 칩 및 상기 제2반도체 칩은 각각 플립 칩 본딩된다.The first semiconductor chip and the second semiconductor chip are each flip chip bonded.

상기 스택된 기판들의 상기 제2기판부 상면과 상기 제1기판부 하면 간에 개재된 제1접착부재를 더 포함한다.And a first adhesive member interposed between an upper surface of the second substrate portion and a lower surface of the first substrate portion of the stacked substrates.

상기 스택된 기판들 중 상부에 배치되는 기판의 제1패드부 영역에 배치된 상기 제1반도체 칩과 하부에 배치되는 기판의 제2패드부 영역에 배치된 상기 제2반도체 칩들 간에 개재된 제2접착부재를 더 포함한다.A second intervening between the first semiconductor chip disposed in the first pad portion region of the stacked substrate and the second semiconductor chip disposed in the second pad portion region of the substrate disposed below It further comprises an adhesive member.

상기 스택된 기판들 중 최상부에 배치된 기판의 하면에 상기 제2반도체 칩들 및 제3접속패드들을 덮게 형성된 캡핑막을 더 포함한다.The capping layer may further include a capping layer formed on the bottom surface of the stacked substrates to cover the second semiconductor chips and the third connection pads.

상기 스택된 최하부에 배치된 기판과 전기적으로 연결되게 상기 스택된 기판들이 실장되며 상면에 제5접속패드를 갖는 모듈 기판을 더 포함한다.The stacked substrates may be mounted to be electrically connected to the substrate disposed at the lowermost portion of the stacked stack, and further include a module substrate having a fifth connection pad on an upper surface thereof.

상기 모듈 기판에 부착된 외부접속단자를 더 포함한다.It further includes an external connection terminal attached to the module substrate.

상기 모듈 기판 상에 상기 스택된 기판들을 감싸는 봉지부를 더 포함한다.The semiconductor device further includes an encapsulation unit surrounding the stacked substrates.

상기 스택된 기판들 중 최하부에 배치된 기판의 상기 수납공간에 배치되며, 상기 모듈 기판의 제5접속패드들과 연결되는 제3본딩 패드들이 구비된 제3반도체 칩을 더 포함한다.The semiconductor device may further include a third semiconductor chip disposed in the storage space of the substrate disposed on the lowermost of the stacked substrates and having third bonding pads connected to the fifth connection pads of the module substrate.

상기 각 제3패드부의 제3접속패드들과 상기 각 제4패드부의 제4접속패드들은 대칭적으로 배치된다.Third connection pads of the third pad portion and fourth connection pads of the fourth pad portion are symmetrically disposed.

상기 제1기판부 및 상기 제2기판부는 일체형으로 이루어진다.The first substrate portion and the second substrate portion are integrally formed.

상기 제1패드부 영역 및 상기 제2패드부 영역은 동일한 면적을 갖는다.The first pad portion area and the second pad portion area have the same area.

상기 제1 및 제2반도체 칩들은 이종 반도체 칩들이다.The first and second semiconductor chips are heterogeneous semiconductor chips.

본 발명은 복수의 반도체 칩들이 배치되게 수납공간을 가지며 상호 전기적으로 연결되는 반도체 패키지용 기판을 스택하여 스택된 형태의 반도체 패키지를 형성함으로써 반도체 패키지의 전체 두께를 줄일 수 있다.The present invention can reduce the overall thickness of a semiconductor package by stacking a semiconductor package substrate having a storage space in which a plurality of semiconductor chips are disposed and electrically connected to each other to form a stacked semiconductor package.

또한, 범프를 통하여 반도체 칩들과 기판들 간에 전기적으로 연결되기 때문에 전기적인 신호의 전달 경로를 짧게할 수 있으며 반도체 칩들과 기판들 간의 전기적인 연결을 용이하게 형성할 수 있다. In addition, since the bumps are electrically connected between the semiconductor chips and the substrates, the transmission path of the electrical signals can be shortened and the electrical connections between the semiconductor chips and the substrates can be easily formed.

아울러, 수납 공간 내에 반도체 칩들이 하면이 마주하게 상호 부착됨에 따라 반도체 칩들의 휨을 방지할 수 있어 반도체 칩들의 두께를 줄일 수 있으며, 이에 따라, 전체 반도체 패키지의 두께를 줄일 수 있다. In addition, since the lower surfaces of the semiconductor chips in the storage space are mutually attached to each other, the bending of the semiconductor chips may be prevented, thereby reducing the thickness of the semiconductor chips, thereby reducing the thickness of the entire semiconductor package.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지를 다양한 다른 형태로 구현 할 수 있을 것이다. Hereinafter, a semiconductor package manufacturing substrate and a semiconductor package using the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, which are commonly used in the art. Those skilled in the art will be able to implement the semiconductor package manufacturing substrate and the semiconductor package using the same in various other forms without departing from the spirit of the present invention.

본 발명에 따른 반도체 패키지 제조용 기판은, 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부; 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함한다.The substrate for manufacturing a semiconductor package according to the present invention includes a first pad portion region having first connection pads disposed on an upper surface thereof, and second connection pads in an area symmetrical with the first pad portion region of the lower surface facing the upper surface. A first substrate portion having a second pad portion region disposed thereon and a third pad portion on which third connection pads are disposed outside the second pad portion region on the bottom surface; And a second substrate portion disposed on an upper edge portion of the first substrate portion to form an accommodation space above the first pad portion region, and having a fourth pad portion on which fourth connection pads are disposed.

또한, 본 발명에 따른 반도체 패키지는, 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함하며, 상기 제4접속패들이 대응하는 상기 제3접속패드들과 연결되게 스택된 다수의 기판; 상기 스택된 기판들의 상기 수납공간에 배치되며, 상기 각 기판들의 상기 제1패드부 영역의 제1접속패드들과 연결되는 제1본딩 패드들이 구비된 제1반도체 칩들; 및 상기 스택된 기판들 상에 배치되며, 상기 각 기판들의 상기 제2패드부 영역의 제2접속패드들과 연결되는 제2본딩 패드들이 구비된 제2반도체 칩들을 포함한다.In addition, the semiconductor package according to the present invention has a first pad portion region in which first connection pads are disposed on an upper surface thereof, and second connection pads are formed in an area symmetrical with the first pad portion region of the lower surface facing the upper surface. A first substrate portion having a second pad portion region disposed thereon and a third pad portion having third pads disposed outside the second pad portion region on the bottom surface; and an accommodation space above the first pad portion region. And a second substrate portion disposed on an upper edge portion of the first substrate portion, the second substrate portion having a fourth pad portion on which fourth connection pads are disposed, and the third connection pads corresponding to the fourth connection pads. A plurality of substrates stacked to be connected with each other; First semiconductor chips disposed in the storage space of the stacked substrates, the first semiconductor chips including first bonding pads connected to first connection pads of the first pad portion of the substrates; And second semiconductor chips disposed on the stacked substrates and having second bonding pads connected to second connection pads of the second pad portion of each of the substrates.

이하에서는, 본 발명의 실시예에 따른 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지를 상세히 설명하도록 한다.Hereinafter, a semiconductor package manufacturing substrate and a semiconductor package using the same according to an embodiment of the present invention will be described in detail.

도 1은 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 단면도이며, 도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 평면도이다. 1 is a cross-sectional view showing a substrate for manufacturing a semiconductor package according to an embodiment of the present invention, Figures 2a to 2b is a plan view showing a substrate for manufacturing a semiconductor package according to an embodiment of the present invention.

도 1 및 도 2a 내지 도 2b를 참조하면, 본 발명에 따른 반도체 패키지 제조용 기판(100)은 몸체로 역할하는 제1기판부(110) 및 제1기판부(110)의 상면(111)으로 돌출되게 배치된 제2기판부(120)를 포함한다.1 and 2A to 2B, the substrate 100 for manufacturing a semiconductor package according to the present invention protrudes toward the first substrate 110 and the upper surface 111 of the first substrate 110 serving as a body. It includes a second substrate portion 120 is arranged to be.

제1기판부(110)는 상면(111)에 제1접속패드(112)들이 배치된 제1패드부 영역(115)을 갖는다. 제1패드부 영역(115)은 기판(100)의 중앙부에 배치되며, 제1접속패드(112)들은 제1패드부 영역(115)에 부착되는 반도체 칩의 본딩패드 형태에 대응하는 형태로 배치되며, 바람직하게, 매트릭스 형태로 배치된다. The first substrate 110 has a first pad portion region 115 on which the first connection pads 112 are disposed. The first pad portion region 115 is disposed in the center portion of the substrate 100, and the first connection pads 112 are disposed in a shape corresponding to the bonding pad shape of the semiconductor chip attached to the first pad portion region 115. And is preferably arranged in matrix form.

제1기판부(110)는 상면(111)과 대향하는 하면(113)에 제2접속패드(114)들이 배치된 제2패드부 영역(117)을 갖는다. 제2패드부 영역(117)은 상면(111)에 배치된 제1패드부 영역(115)과 대칭되는 제1기판부(110)의 하면(113) 영역에 배치된다. 제2접속패드(114)들은 부착되는 반도체 칩의 본딩패드 형태에 대응하는 형태로 배치되며, 바람직하게, 매트릭스 형태로 배치된다. The first substrate unit 110 has a second pad portion region 117 on which the second connection pads 114 are disposed on the bottom surface 113 facing the top surface 111. The second pad portion region 117 is disposed in the lower surface 113 region of the first substrate portion 110 that is symmetrical to the first pad portion region 115 disposed on the upper surface 111. The second connection pads 114 are disposed in a shape corresponding to the bonding pad shape of the semiconductor chip to be attached, and are preferably arranged in a matrix shape.

제1 및 제2패드부 영역들(115, 117)들은 동일한 면적을 갖고, 제1접속패드(112)들 및 제2접속패드(114)들은 대칭되는 형태로 제1패드부 영역(115) 및 제2패드부 영역(117)에 배치될 수 있으며, 부착되는 반도체 칩의 종류에 따라 다르게 배치될 수 있다. The first and second pad area regions 115 and 117 have the same area, and the first pad area 112 and the second connection pad 114 are symmetrical to each other. It may be disposed in the second pad portion region 117 and may be disposed differently according to the type of semiconductor chip to be attached.

제1기판부(110)는 하면(113)에 제2패드부 영역(117)의 외측으로 제2패드부 영역(117)을 폐루프 형상으로 둘러싸는 제3접속패드(116)들이 배치된 제3패드부 영역(119)을 갖는다. The first substrate 110 is formed of a third connection pad 116 disposed on the bottom surface 113 to surround the second pad area 117 in a closed loop shape outside the second pad area 117. It has a three pad portion region 119.

제2기판부(120)는 제1패드부 영역(115)의 상부로 수납 공간(H)이 형성되도록 제1기판부(110)의 상면(111)으로 돌출되게 배치된다. 제2기판부(120)는 제1패드부 영역(115)을 폐루프 형상으로 둘러싸게 배치되며, 제2기판부(120)는 제1접속패드(112)들과 인접한 가장자리 부분에 제4접속패드(122)들이 배치된 제4패드부 영역(121)을 갖는다. The second substrate part 120 is disposed to protrude to the upper surface 111 of the first substrate part 110 so that an accommodation space H is formed above the first pad part region 115. The second substrate portion 120 is disposed to surround the first pad portion region 115 in a closed loop shape, and the second substrate portion 120 is connected to the fourth edge portion adjacent to the first connection pads 112. The pad 122 has a fourth pad portion region 121 in which the pads 122 are disposed.

제4패드부 영역(121)은 제3패드부 영역(119)과 대칭되는 형태로 배치되며, 제4패드부 영역(121)의 제4접속패드(121)들은 대응하는 제3패드부 영역(119)의 제3접속패드(116)들과 수직적으로 대칭되는 위치에 배치된다. The fourth pad portion region 121 is disposed to be symmetrical with the third pad portion region 119, and the fourth connection pads 121 of the fourth pad portion region 121 correspond to the corresponding third pad portion region ( The third connection pads 116 of 119 are disposed at positions perpendicular to the symmetry.

전기적으로 대응하는 각 제1 내지 제4접속패드(112, 114, 116, 122)들은 제1 및 제2기판부(110, 120)의 내부에 구비된 회로배선(미도시)을 통하여 상호 전기적으로 연결된다.Each of the first to fourth connection pads 112, 114, 116, and 122 corresponding to each other is electrically connected to each other through a circuit wiring (not shown) provided in the first and second substrates 110 and 120. Connected.

제1기판부(110) 및 제2기판부(120)는 일체형으로 이루어질 수 있으며, 제2기판부(120)의 상면 가장자리 부분, 즉, 제4패드부 영역(122)의 외측 부분에는 제1접착부재(130)가 부착된다. The first substrate unit 110 and the second substrate unit 120 may be integrally formed. The first substrate unit 110 and the second substrate unit 120 may be integrally formed. The adhesive member 130 is attached.

도 3은 본 발명의 제1실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도이다. 3 is a cross-sectional view illustrating a semiconductor package using a substrate for manufacturing a semiconductor package according to a first embodiment of the present invention.

도 3은 앞서 도 1에 도시 및 설명된 반도체 패키지 제조용 기판과 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.3 includes substantially the same components as the substrate for manufacturing a semiconductor package described above and described with reference to FIG. 1. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 3을 참조하면, 본 발명에 따른 반도체 패키지(200)는 상호 스택된 다수의 반도체 패키지 제조용 기판(100)들 및 스택된 상기 기판(110)들 사이 부분의 수납 공간(H)들에 배치된 제1 및 제2반도체 칩(150, 160)들을 포함한다. Referring to FIG. 3, a semiconductor package 200 according to the present invention is disposed in a plurality of semiconductor package manufacturing substrates 100 stacked on each other and storage spaces H of a portion between the stacked substrates 110. First and second semiconductor chips 150 and 160 are included.

기판(100)들, 즉, 상술한 도 1에 도시된 반도체 패키지 제조용 기판(100)들은 상부에 배치되는 기판(100)의 제2기판부(120) 상면에 구비된 제4패드부 영역(121)의 제4접속패드(122)들과 하부에 배치되는 기판(100)의 제1기판부(110) 하면(113)에 구비된 제3패드부 영역(117)의 대응하는 제3접속패드(116)들이 제3범프(124)들을 매개로 전기적으로 연결되게 스택된다. 또한, 기판(100)들은 각 기판(100)의 제2기판부(120) 상면에 구비된 제1접착부재(130)들을 매개로 상호 물리적으로 연결되게 스택된다. The substrates 100, that is, the substrates 100 for manufacturing the semiconductor package illustrated in FIG. 1 described above, may include a fourth pad part area 121 provided on an upper surface of the second substrate part 120 of the substrate 100 disposed thereon. Corresponding third connection pads of the third pad portion region 117 provided on the lower surface 113 of the first substrate portion 110 of the substrate 100 disposed below the fourth connection pads 122 of FIG. 116 are stacked to be electrically connected via third bumps 124. In addition, the substrates 100 are stacked to be physically connected to each other via the first adhesive members 130 provided on the upper surface of the second substrate portion 120 of each substrate 100.

스택된 기판(100)들 사이의 각 수납공간(H)들, 즉, 각 기판(100)의 제2기판부(120)들에 의해 제1기판부(110)들의 상면(111)으로 형성된 각 수납공간(H)들에는 제1 및 제2반도체 칩(150, 160)들이 배치된다. Each storage space H between the stacked substrates 100, that is, each of the upper surfaces 111 of the first substrate portions 110 is formed by the second substrate portions 120 of the substrates 100. The first and second semiconductor chips 150 and 160 are disposed in the storage spaces H.

제1반도체 칩(150)들은 상부에 배치되는 기판(110)의 제1패드부 영역(115)에 배치된 제1접속패드(112)들과 대응하는 위치의 상면 부분에 구비된 다수의 제1본딩패드(152)들을 가지며, 제1반도체 칩(150)들은 제1범프(154)를 매개로 제1본딩패 드(152)들과 대응하는 제1접속패드(112)들이 전기적으로 연결되게 제1기판부(110)의 상면(111)에 플립 칩 본딩된다. The first semiconductor chips 150 may include a plurality of first semiconductor chips disposed on an upper surface portion of the first semiconductor chip 150 corresponding to the first connection pads 112 disposed on the first pad portion 115 of the substrate 110. The first semiconductor chip 150 may have bonding pads 152, and the first semiconductor chip 150 may be electrically connected to the first bonding pads 152 and the first connection pads 112 through the first bump 154. The flip chip bonding is performed on the upper surface 111 of the first substrate 110.

제2반도체 칩(160)들은 하부에 배치되는 기판(110)의 제2패드부 영역(117)에 배치된 제2접속패드(114)들과 대응하는 위치의 상면 부분에 구비된 다수의 제2본딩패드(162)들을 가지며, 제2반도체 칩(160)들은 제2범프(144)를 매개로 제2본딩패드(162)들과 대응하는 제2접속패드(114)들이 전기적으로 연결되게 제1기판부(110)의 하면(113)에 플립 칩 본딩된다. The second semiconductor chips 160 may include a plurality of second chips provided on an upper surface portion of the second semiconductor chip 160 corresponding to the second connection pads 114 disposed on the second pad portion region 117 of the substrate 110 disposed below. The bonding pads 162 and the second semiconductor chips 160 may be electrically connected to the second bonding pads 162 and the corresponding second connection pads 114 through the second bumps 144. Flip chip bonding is performed on the bottom surface 113 of the substrate unit 110.

제1반도체 칩(150)들과 제2반도체 칩(160)들은 수납공간(H)들 내에 각각 하면이 마주보게 배치되며, 제1반도체 칩(150)들과 제2반도체 칩(160)들의 하면들 간에는 물리적인 접착을 강화하기 위하여 제2접착부재(132)가 개재된다. Lower surfaces of the first semiconductor chips 150 and the second semiconductor chips 160 are disposed to face each other in the storage spaces H, and the lower surfaces of the first semiconductor chips 150 and the second semiconductor chips 160. Between the second adhesive member 132 is interposed to enhance physical adhesion.

제1반도체 칩(150)들 및 제2반도체 칩(160)들은 동종의 반도체 칩들이거나, 또는, 이종의 반도체 칩들이며, 수납공간(H) 내에 배치되는 크기를 갖는다면 상호 다른 크기를 가질 수 있다.The first semiconductor chip 150 and the second semiconductor chip 160 may be of the same kind or different types of semiconductor chips, and may have different sizes if they are disposed in the storage space H. have.

도 4는 본 발명의 제2실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도이다. 4 is a cross-sectional view illustrating a semiconductor package using a substrate for manufacturing a semiconductor package according to a second embodiment of the present invention.

도 4는 앞서 도 3에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다FIG. 4 includes substantially the same components as the semiconductor package shown and described above in FIG. 3. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 4를 참조하면, 본 발명에 따른 반도체 패키지(300)는 제1 및 제2반도체 칩(150, 160)들이 부착된 스택된 기판(100)들은 상면에 다수의 제5접속패드(172)가 구비되며, 하면에 볼랜드(174)들이 구비된 모듈 기판(170)의 상기 상면 상에 부착된다.Referring to FIG. 4, in the semiconductor package 300 according to the present invention, the stacked substrates 100 to which the first and second semiconductor chips 150 and 160 are attached are provided with a plurality of fifth connection pads 172 on an upper surface thereof. It is provided, and is attached to the upper surface of the module substrate 170 having the ball lands (174) on the lower surface.

스택된 기판(100)들 중 최하부에 배치된 기판(100)의 수납공간(H)에는 상면에 제3본딩 패드(192)들이 구비된 제3반도체 칩(190)이 배치되며, 제3반도체 칩(190)은 제3범프(192)를 매개로 모듈 기판(170) 상면의 대응하는 제5접속패드(172)과 연결되어 모듈 기판(170)과 전기적으로 연결된다.A third semiconductor chip 190 having third bonding pads 192 is disposed on an upper surface of the storage space H of the substrate 100 disposed at the bottom of the stacked substrates 100, and the third semiconductor chip 190 is connected to the fifth connection pad 172 on the upper surface of the module substrate 170 via the third bump 192 to be electrically connected to the module substrate 170.

스택된 기판(100)들 중 최하부에 배치된 기판(100)은 제2기판부(120)의 제4패드부 영역(121)에 배치된 제4접속패드(122)들이 모듈 기판(170) 상면의 대응하는 제5접속패드(172)들과 제3범프(192)를 매개로 연결되어 스택된 기판(100)들은 모듈 기판(170)과 전기적으로 연결되며, 제2기판부(120) 상면의 제1접합부재(130)를 매개로 물리적으로 연결된다. The substrate 100 disposed on the bottom of the stacked substrates 100 may include the fourth connection pads 122 disposed on the fourth pad region 121 of the second substrate 120. The stacked substrates 100 connected to each other by the fifth connection pads 172 and the third bump 192 are electrically connected to the module substrate 170 and formed on the upper surface of the second substrate 120. It is physically connected via the first bonding member 130.

스택된 기판(100)들 중 최상부에 배치되는 기판(100)의 하면(113) 상에는 제2반도체 칩(160) 및 노출된 제3접속패드(116)들을 덮는 제1봉지부(180)가 형성된다. A first encapsulation part 180 is formed on the bottom surface 113 of the substrate 100 disposed on the top of the stacked substrates 100 to cover the second semiconductor chip 160 and the exposed third connection pads 116. do.

모듈 기판(170)의 하면에 배치된 볼랜드(174)들에는 외부와의 전기적인 연결을 위하여 솔더볼과 같은 외부접속단자(176)들이 부착된다.The ball lands 174 disposed on the lower surface of the module substrate 170 are attached with external connection terminals 176 such as solder balls for electrical connection with the outside.

도 5는 본 발명의 제3실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도이다. 5 is a cross-sectional view illustrating a semiconductor package using a substrate for manufacturing a semiconductor package according to a third embodiment of the present invention.

도 5는 앞서 도 4에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구 성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.FIG. 5 includes substantially the same components as the semiconductor package shown and described above in FIG. 4. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 5를 참조하면, 본 발명에 따른 반도체 패키지(400)는 스택된 기판(100)들 중 최상부에 배치되는 기판(100)의 하면에 제2반도체 칩(160)을 형성되지 않으며, 상기 최상부에 배치되는 기판(100)의 하면 상에는 노출된 제2접속패드(114)들 및 제3접속패드(116)들을 보호하기 위하여 캡핑막(180)이 형성된다. 상기 최상부에 배치되는 기판(100)의 하면 상에 제2반도체 칩(160)을 형성하지 않는 것은 외부와의 전기적인 연결이 필요한 경우 캡핑막(180)을 제거하고 직접적으로 제2 및 제3접속패드(114, 116)에 전기적인 연결을 형성하기 위함이다. Referring to FIG. 5, in the semiconductor package 400 according to the present invention, the second semiconductor chip 160 is not formed on the bottom surface of the substrate 100 disposed on the top of the stacked substrates 100. The capping layer 180 is formed on the bottom surface of the substrate 100 to protect the exposed second connection pads 114 and the third connection pads 116. The second semiconductor chip 160 is not formed on the lower surface of the substrate 100 disposed on the uppermost portion. When the electrical connection with the outside is required, the capping film 180 is removed and the second and third connections are directly performed. To form an electrical connection to the pads 114 and 116.

아울러, 도시되지는 않았지만, 도 4 및 도 5를 참조하면 기판(100)들 사이 영역에는 기판(100)들과 제1반도체 칩(150)들 및 제2반도체 칩(160)들의 전기적으로 연결 부분들을 보호함과 아울러 제1반도체 칩(150)들 및 제2반도체 칩(160)들을 보호하기 위하여 충진재가 개재될 수 있다. In addition, although not shown, referring to FIGS. 4 and 5, in the region between the substrates 100, an electrically connected portion of the substrates 100, the first semiconductor chips 150, and the second semiconductor chips 160 may be provided. In addition to the protection, the filler may be interposed to protect the first semiconductor chip 150 and the second semiconductor chip 160.

도 6은 본 발명의 제4실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도이다. 6 is a cross-sectional view illustrating a semiconductor package using a substrate for manufacturing a semiconductor package according to a fourth embodiment of the present invention.

도 6은 앞서 도 4에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.FIG. 6 includes substantially the same components as the semiconductor package shown and described above in FIG. 4. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 6를 참조하면, 본 발명에 따른 반도체 패키지(500)는 모듈(170)의 상면 상에 스택된 제1 및 제2반도체 칩(150, 160)들, 기판(100)들과 제1반도체 칩(150)들 및 제2반도체 칩(160)들의 전기적으로 연결 부분들 및 기판(100)들을 보호하기 위하여 제2봉지부(184)가 형성된다. Referring to FIG. 6, the semiconductor package 500 according to the present invention may include first and second semiconductor chips 150 and 160, substrates 100, and first semiconductor chips stacked on an upper surface of the module 170. The second encapsulation 184 is formed to protect the electrically connected portions of the 150 and the second semiconductor chip 160 and the substrate 100.

도 7a 내지 도 7d는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지의 제조 방법을 도시한 공정별 단면도이다. 7A to 7D are cross-sectional views illustrating a method of manufacturing a semiconductor package using a substrate for manufacturing a semiconductor package according to an embodiment of the present invention.

도 7a 내지 도 7d는 앞서 도 1 및 도 3에 도시 및 설명된 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.7A to 7D include substantially the same components as the semiconductor package manufacturing substrate and the semiconductor package using the same as described above and described with reference to FIGS. 1 and 3. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 7a를 참조하면, 제1기판부(110) 및 제2기판부(120)를 포함하는 기판(100)의 제2기판부(120) 상면에 제1접착부재(130)를 형성한다. Referring to FIG. 7A, a first adhesive member 130 is formed on an upper surface of the second substrate part 120 of the substrate 100 including the first substrate part 110 and the second substrate part 120.

이때, 제1기판부(110)는 상면(111)에 제1접속패드(112)들이 배치된 다수의 제1패드부 영역(115), 상면(111)과 대향하는 하면(113)의 제1패드부 영역(115)과 대칭되는 영역에 제2접속패드(114)들이 배치된 다수의 제2패드부 영역(117) 및 하면(113)의 제2패드부 영역(117)들의 외측에 제2패드부 영역(117)을 둘러싸는 제3접속패드(116)들이 배치된 다수의 제3패드부(119)를 갖는다. 또한, 제2기판부(120)는 제1패드부 영역(115)들의 상부로 수납 공간(H)이 형성되게 각 제1패드부 영역(115)들 사이 부분에 제1기판부(110)의 상면(111)으로 돌출되게 배치되며, 상면에 각 제1패드부 영역(115)들을 둘러싸게 제4접속패드(122)들이 배치된 제4패드부(119)를 갖는다. In this case, the first substrate 110 may include a plurality of first pad part regions 115 in which the first connection pads 112 are disposed on the upper surface 111, and a first surface of the lower surface 113 facing the upper surface 111. The second pad portion region 117 in which the second connection pads 114 are disposed in an area symmetrical with the pad portion region 115 and a second pad portion region 117 of the lower surface 113 are disposed outside the second pad portion region 117. The third connection pads 116 surrounding the pad portion region 117 have a plurality of third pad portions 119. In addition, the second substrate 120 may have a space between the first pad portions 115 so that the storage space H is formed above the first pad portions 115. The fourth pad part 119 is disposed to protrude to the upper surface 111 and the fourth connection pads 122 are disposed on the upper surface to surround the first pad area regions 115.

도 7b를 참조하면, 제1접착부재(130)들이 부착된 기판(100) 상면(111)의 각 수납공간(H)들에 제1패드부 영역(115)의 제1접속패드(112)들과 대응하는 위치의 상면 부분에 제1본딩패드(152)들이 구비된 제1반도체 칩(150)들을 제1범프(154)를 매개로 대응하는 제1접속패드(112)들과 전기적으로 연결되게 부착한다.Referring to FIG. 7B, first connection pads 112 of the first pad part region 115 may be formed in the respective storage spaces H of the upper surface 111 of the substrate 100 on which the first adhesive members 130 are attached. And the first semiconductor chips 150 provided with the first bonding pads 152 in the upper portion of the corresponding position to be electrically connected to the corresponding first connection pads 112 through the first bumps 154. Attach.

이어서, 기판(100) 하면(113)의 제2패드부 영역(117)들에 제2접속패드(114)들과 대응하는 위치의 상면 부분에 제2본딩패드(162)들이 구비된 제2반도체 칩(160)들을 제2범프(164)를 매개로 대응하는 제2접속패드(114)들과 전기적으로 연결되게 부착한다.Subsequently, a second semiconductor having second bonding pads 162 formed on an upper surface portion of the second pad portion regions 117 of the bottom surface 113 of the substrate 100 corresponding to the second connection pads 114. The chips 160 are electrically connected to the second connection pads 114 through the second bumps 164.

도 7c를 참조하면, 제1반도체 칩(150)들 및 제2반도체 칩(160)들이 부착된 기판(100)들을 기판(100)들의 제2기판부(120)들 상면에 배치된 제1접속부재(130)를 매개로 상호 스택한다.Referring to FIG. 7C, a first connection of the substrates 100 to which the first semiconductor chips 150 and the second semiconductor chips 160 are attached is disposed on the upper surfaces of the second substrate parts 120 of the substrates 100. The members 130 are stacked on each other.

이때, 기판(100)들은 상부에 배치되는 기판(100)의 제2기판부(120)에 배치된 제4접속패드(122)들이 하부에 배치되는 기판(100)의 제1기판부(110)에 배치된 대응하는 제3접속패드(116)들과 제3범프(124)를 매개로 연결되어 상호 전기적으로 연결된다. 또한, 마주하는 제1반도체 칩(150)들 및 제2반도체 칩(160)들 간에 제2접착부재(132)를 개재하여 물리적인 연결을 강화시킨다.In this case, the substrates 100 may include the first substrate 110 of the substrate 100 on which the fourth connection pads 122 disposed on the second substrate 120 of the substrate 100 are disposed. Corresponding third connection pads 116 and third bumps 124 disposed at each other are connected to each other and electrically connected to each other. In addition, the physical connection between the first semiconductor chip 150 and the second semiconductor chip 160 facing each other is strengthened through the second adhesive member 132.

그런 다음, 스택된 기판(100)들을 칩 레벨로 절단하여, 즉, 스택된 기판(100)들을 제2기판부(120)를 경계로 절단한다. Then, the stacked substrates 100 are cut at the chip level, that is, the stacked substrates 100 are cut at the boundary of the second substrate portion 120.

도 7d를 참조하면, 칩 레벨로 절단된 스택된 기판(100)들을 모듈(170)의 상 면 상에 부착하고, 모듈(170)의 하면에 구비된 볼랜드(174)들에 외부접속단자(176)를 부착하여 본 발명에 따른 반도체 패키지의 제조를 완료한다.Referring to FIG. 7D, the stacked substrates 100 cut at the chip level may be attached on the upper surface of the module 170, and the external connection terminals 176 may be attached to the ball lands 174 provided on the lower surface of the module 170. ) To complete the manufacture of the semiconductor package according to the invention.

이때, 상기 스택된 기판(100)들의 최하부에 부착된 기판(100)의 제4접속패드(122)들 및 제2반도체 칩(160)의 제2본딩패드(162)들은 모듈(170)의 상면에 구비된 대응하는 제5접속패드(172)들과 제3범프(194)들을 매개로 연결되어 상기 스택된 제1 및 제2반도체 칩(150, 160)들을 포함하는 기판(100)들과 모듈(170)은 전기적으로 연결된다. In this case, the fourth connection pads 122 of the substrate 100 and the second bonding pads 162 of the second semiconductor chip 160 are attached to the lowermost portions of the stacked substrates 100. Substrates 100 and modules including the stacked first and second semiconductor chips 150 and 160 by connecting the corresponding fifth connection pads 172 and third bumps 194 provided therein. 170 is electrically connected.

이상에서와 같이, 본 발명은 복수의 반도체 칩들이 배치되게 수납공간을 가지며 상호 전기적으로 연결되는 반도체 패키지용 기판을 스택하여 반도체 패키지를 형성한다.As described above, the present invention forms a semiconductor package by stacking a substrate for a semiconductor package having a storage space in which a plurality of semiconductor chips are arranged and electrically connected to each other.

이에 따라, 스택된 형태를 갖는 반도체 패키지의 전체 두께를 줄일 수 있으며, 범프를 통하여 반도체 칩들과 기판들 간에 전기적으로 연결되기 때문에 전기적인 신호의 전달 경로를 짧게할 수 있고 반도체 칩들과 기판들 간의 전기적인 연결을 용이하게 형성할 수 있다. Accordingly, it is possible to reduce the overall thickness of the semiconductor package having a stacked form, and to shorten a path for transmitting an electrical signal because it is electrically connected between the semiconductor chips and the substrates through the bumps, and the electrical between the semiconductor chips and the substrates may be reduced. Easy connection can be formed.

또한, 수납 공간 내에 반도체 칩들이 하면이 마주하게 상호 부착됨에 따라 반도체 칩들의 두께가 줄어들 경우 발생하는 반도체 칩들의 휨을 방지할 수 있어 반도체 칩들의 두께를 줄일 수 있으며, 따라서, 전체 반도체 패키지의 두께를 줄일 수 있다. In addition, as the bottom surfaces of the semiconductor chips in the storage space are mutually attached to each other, the bending of the semiconductor chips generated when the thickness of the semiconductor chips is reduced can be prevented, thereby reducing the thickness of the semiconductor chips, thereby reducing the thickness of the entire semiconductor package. Can be reduced.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 단면도.1 is a cross-sectional view showing a substrate for manufacturing a semiconductor package according to an embodiment of the present invention.

도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 평면도.2A to 2B are plan views illustrating a substrate for manufacturing a semiconductor package according to an embodiment of the present invention.

도 3은 본 발명의 제1실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도.3 is a cross-sectional view showing a semiconductor package using a substrate for manufacturing a semiconductor package according to the first embodiment of the present invention.

도 4는 본 발명의 제2실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도.4 is a cross-sectional view showing a semiconductor package using a substrate for manufacturing a semiconductor package according to a second embodiment of the present invention.

도 5는 본 발명의 제3실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도.5 is a cross-sectional view showing a semiconductor package using a substrate for manufacturing a semiconductor package according to a third embodiment of the present invention.

도 6은 본 발명의 제4실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지를 도시한 단면도.6 is a cross-sectional view illustrating a semiconductor package using a substrate for manufacturing a semiconductor package according to a fourth embodiment of the present invention.

도 7a 내지 도 7d는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 이용한 반도체 패키지의 제조 방법을 도시한 공정별 단면도.7A to 7D are cross-sectional views illustrating a method of manufacturing a semiconductor package using a substrate for manufacturing a semiconductor package according to an embodiment of the present invention.

Claims (19)

상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부; 및A first pad portion region having first connection pads disposed on an upper surface thereof, and a second pad portion region having second connection pads disposed in a region symmetrical with the first pad portion region of a lower surface facing the upper surface thereof; A first substrate part having a third pad part in which third connection pads are disposed outside the second pad part area of the bottom surface; And 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부;A second substrate portion disposed on an upper edge portion of the first substrate portion such that an accommodation space is formed above the first pad portion region, and having a fourth pad portion on which fourth connection pads are disposed; 를 포함하며, Including; 상기 제1기판부 및 상기 제2기판부는 일체형으로 이루어진 것을 특징으로 하는 반도체 패키지 제조용 기판.The substrate for manufacturing a semiconductor package, wherein the first substrate portion and the second substrate portion are integrally formed. 제 1 항에 있어서,The method of claim 1, 상기 제3패드부의 제3접속패드들과 상기 제4패드부의 제4접속패드들은 대칭적으로 배치된 것을 특징으로 하는 반도체 패키지 제조용 기판.The third connection pads of the third pad portion and the fourth connection pads of the fourth pad portion are disposed symmetrically. 제 1 항에 있어서,The method of claim 1, 상기 제4접속패드들은 상기 제2기판부의 상면 가장자리 부분에 배치된 것을 특징으로 하는 반도체 패키지 제조용 기판.And the fourth connection pads are disposed on an upper edge portion of the second substrate portion. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제2기판부의 상면에 부착된 제1접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조용 기판.The semiconductor package manufacturing substrate further comprises a first adhesive member attached to the upper surface of the second substrate portion. 제 1 항에 있어서,The method of claim 1, 상기 제1패드부 영역 및 상기 제2패드부 영역은 동일한 면적을 갖는 것을 특징으로 하는 반도체 패키지 제조용 기판.And the first pad portion region and the second pad portion region have the same area. 상면에 제1접속패드들이 배치된 제1패드부 영역을 갖고, 상기 상면과 대향하는 하면의 상기 제1패드부 영역과 대칭되는 영역에 제2접속패드들이 배치된 제2패드부 영역을 가지며, 상기 하면의 상기 제2패드부 영역의 외측에 제3접속패드들이 배치된 제3패드부를 갖는 제1기판부 및 상기 제1패드부 영역의 상부로 수납 공간이 형성되게 상기 제1기판부의 상면 가장자리 부분에 배치되며, 상면에 제4접속패드들이 배치된 제4패드부를 갖는 제2기판부를 포함하고, 상기 제1기판부 및 상기 제2기판부는 일체형으로 이루어지며, 상기 제4접속패들이 대응하는 상기 제3접속패드들과 연결되게 스택된 다수의 기판; A first pad portion region having first connection pads disposed on an upper surface thereof, and a second pad portion region having second connection pads disposed in a region symmetrical with the first pad portion region of a lower surface facing the upper surface thereof; A first substrate portion having a third pad portion having third connection pads disposed outside the second pad portion region of the lower surface and an upper edge of the first substrate portion such that an accommodation space is formed above the first pad portion region; And a second substrate portion having a fourth pad portion disposed on a portion thereof and having fourth connection pads disposed thereon, wherein the first substrate portion and the second substrate portion are integrally formed, and the fourth connection pads correspond to each other. A plurality of substrates stacked to be connected to the third connection pads; 상기 스택된 기판들의 상기 수납공간에 배치되며, 상기 각 기판들의 상기 제1패드부 영역의 제1접속패드들과 연결되는 제1본딩 패드들이 구비된 제1반도체 칩들; 및 First semiconductor chips disposed in the storage space of the stacked substrates, the first semiconductor chips including first bonding pads connected to first connection pads of the first pad portion of the substrates; And 상기 스택된 기판들 상에 배치되며, 상기 각 기판들의 상기 제2패드부 영역의 제2접속패드들과 연결되는 제2본딩 패드들이 구비된 제2반도체 칩들;Second semiconductor chips disposed on the stacked substrates and having second bonding pads connected to second connection pads of the second pad portion of the substrates; 을 포함하는 반도체 패키지.Semiconductor package comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1반도체 칩 및 상기 제2반도체 칩은 각각 플립 칩 본딩된 것을 특징으로 하는 반도체 패키지.And the first semiconductor chip and the second semiconductor chip are flip chip bonded, respectively. 제 7 항에 있어서,The method of claim 7, wherein 상기 스택된 기판들의 상기 제2기판부 상면과 상기 제1기판부 하면 간에 개재된 제1접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a first adhesive member interposed between an upper surface of the second substrate portion and a lower surface of the first substrate portion of the stacked substrates. 제 7 항에 있어서,The method of claim 7, wherein 상기 스택된 기판들 중 상부에 배치되는 기판의 제1패드부 영역에 배치된 상기 제1반도체 칩과 하부에 배치되는 기판의 제2패드부 영역에 배치된 상기 제2반도체 칩들 간에 개재된 제2접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.A second intervening between the first semiconductor chip disposed in the first pad portion region of the stacked substrate and the second semiconductor chip disposed in the second pad portion region of the substrate disposed below The semiconductor package further comprises an adhesive member. 제 7 항에 있어서,The method of claim 7, wherein 상기 스택된 기판들 중 최상부에 배치된 기판의 하면에 상기 제2반도체 칩들 및 제3접속패드들을 덮게 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 반도체 패키지.And a capping layer formed on the bottom surface of the stacked substrates to cover the second semiconductor chips and the third connection pads. 제 7 항에 있어서,The method of claim 7, wherein 상기 스택된 최하부에 배치된 기판과 전기적으로 연결되게 상기 스택된 기판들이 실장되며 상면에 제5접속패드를 갖는 모듈 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.And a module substrate on which the stacked substrates are mounted and electrically connected to the substrate disposed at the lowermost portion of the stack and having a fifth connection pad on an upper surface thereof. 제 12 항에 있어서,13. The method of claim 12, 상기 모듈 기판에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package further comprises an external connection terminal attached to the module substrate. 제 12 항에 있어서,13. The method of claim 12, 상기 모듈 기판 상에 상기 스택된 기판들을 감싸는 봉지부를 더 포함하는 것을 특징으로 하는 반도체 패키지.And an encapsulation portion surrounding the stacked substrates on the module substrate. 제 12 항에 있어서,13. The method of claim 12, 상기 스택된 기판들 중 최하부에 배치된 기판의 상기 수납공간에 배치되며, 상기 모듈 기판의 제5접속패드들과 연결되는 제3본딩 패드들이 구비된 제3반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.And a third semiconductor chip disposed in the storage space of the substrate disposed on the lowermost of the stacked substrates, the third semiconductor chip having third bonding pads connected to the fifth connection pads of the module substrate. Semiconductor package. 제 7 항에 있어서,The method of claim 7, wherein 상기 각 제3패드부의 제3접속패드들과 상기 각 제4패드부의 제4접속패드들은 대칭적으로 배치된 것을 특징으로 하는 반도체 패키지.And the third connection pads of the third pad portion and the fourth connection pads of the fourth pad portion are symmetrically disposed. 삭제delete 제 7 항에 있어서,The method of claim 7, wherein 상기 제1패드부 영역 및 상기 제2패드부 영역은 동일한 면적을 갖는 것을 특징으로 하는 반도체 패키지.And the first pad portion region and the second pad portion region have the same area. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제2반도체 칩들은 이종 반도체 칩들인 것을 특징으로 하는 반도체 패키지.And the first and second semiconductor chips are heterogeneous semiconductor chips.
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