KR20090077580A - Multi chip package - Google Patents

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Abstract

A multi-chip package is provided to attach semiconductor chips on a substrate in a flip chip type by using an interposer substrate. A multi-chip package(100) includes a first substrate(102), a first semiconductor chip(108), a second substrate(114), a second semiconductor chip(122) and a third semiconductor chip(128). The first substrate includes a first electrode terminal(106) and a first ball land(104) at its upper and lower surfaces. The first semiconductor chip is boned to the first substrate in a flip chip type. The first semiconductor chip has a penetrating electrode(110) with an upwardly protruded shape. The second substrate has a second electrode terminal(118) and a second ball land(116) at its upper and lower surfaces. The second semiconductor chip is mounted within the groove of the second substrate. The third semiconductor chip is mounted on the upper surface of the second substrate.

Description

멀티 칩 패키지{MULTI CHIP PACKAGE}Multi Chip Package {MULTI CHIP PACKAGE}

본 발명은 멀티 칩 패키지에 관한 것으로, 보다 자세하게는, 인터포저(Interposer) 역할을 수행하는 기판을 이용하여 이종의 반도체 칩 간을 플립 칩 방식으로 스택하여 구성한 멀티 칩 패키지에 관한 것이다. The present invention relates to a multi-chip package, and more particularly, to a multi-chip package formed by stacking heterogeneous semiconductor chips in a flip chip method using a substrate serving as an interposer.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technologies for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and mechanical and electrical reliability after mounting. I'm making it.

또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. In addition, as miniaturization of electric and electronic products and high performance is required, various technologies for providing a high capacity semiconductor module have been researched and developed.

고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. As a method for providing a high capacity semiconductor module, there is a high integration of a memory chip, which can be realized by integrating a larger number of cells in a limited space of the semiconductor chip.

그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다. However, such high integration of the memory chip requires a high level of technology and a lot of development time, such as requiring a fine fine line width. Therefore, a stack technology has been proposed as another method for providing a high capacity semiconductor module.

상기와 같은 스택기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.Such a stacking technique includes a method of embedding two stacked chips in one package and stacking two packaged packages. However, the method of stacking two single packages as described above has a limit of height of the semiconductor package with the trend of miniaturization of electrical and electronic products.

따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 적층 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다. Therefore, research on a stack package and a multi chip package in which two or three semiconductor chips of one package are mounted has been actively conducted in recent years.

여기서, 상기 멀티 칩 패키지는, 통상, 여러 개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법과 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법이 있다. In this case, the multi-chip package generally includes a method of simply arranging and packaging a plurality of semiconductor chips on a substrate and a method of stacking two or more semiconductor chips in a stacked structure.

그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 멀티 칩 패키지는, 각 반도체 칩들 간을 스택하여 멀티 칩 패키지 형성시, 와이어를 이용하여 각 반도체 칩들 간을 전기적으로 연결하고 있어, 이로 인해 패키지 형성 후, 전기적 신호의 지연(Delay)으로 인해 패키지의 특성을 저하시키게 된다.However, although not shown and described in detail, the multi-chip package as described above, when forming a multi-chip package by stacking the respective semiconductor chips, and electrically connected between the semiconductor chips using a wire, and thus after the package formation Due to the delay of the electrical signal, the package characteristics are degraded.

본 발명은 전기적 신호의 지연(Delay)으로 인한 패키지의 특성 저하를 방지할 수 있는 멀티 칩 패키지를 제공한다.The present invention provides a multi-chip package capable of preventing the deterioration of the package due to the delay of the electrical signal.

본 발명에 따른 멀티 칩 패키지는, 상면 및 하면에 각각 제1전극단자 및 제1볼 랜드를 갖는 제1기판; 상기 제1기판 상에 플립 칩 방식으로 부착되며, 상부로 돌출된 형상을 갖는 관통 전극이 구비된 제1반도체 칩; 상기 제1반도체 칩 상에 배치되고, 상면 및 하면에 각각 제2전극단자 및 제2볼 랜드를 가지며, 상면에 홈이 구비된 제2기판; 상기 제2기판의 홈 내에 실장된 제2반도체 칩; 및 상기 제2반도체 칩이 실장된 홈을 포함하는 제2기판의 상면에 실장된 제3반도체 칩;을 포함한다.A multichip package according to the present invention includes a first substrate having a first electrode terminal and a first ball land on an upper surface and a lower surface, respectively; A first semiconductor chip attached to the first substrate by a flip chip method and having a through electrode having a shape protruding upward; A second substrate disposed on the first semiconductor chip, each having a second electrode terminal and a second ball land on an upper surface and a lower surface thereof, and having a groove on the upper surface; A second semiconductor chip mounted in a groove of the second substrate; And a third semiconductor chip mounted on an upper surface of the second substrate including a groove in which the second semiconductor chip is mounted.

상기 제3반도체 칩을 포함하는 제2기판의 상면과 상기 제1반도체 칩과 제2기판 사이의 공간에 형성된 봉지제를 더 포함한다.The semiconductor device further includes an encapsulant formed on an upper surface of the second substrate including the third semiconductor chip and a space between the first semiconductor chip and the second substrate.

상기 제3반도체 칩은 관통 전극을 구비하는 것을 특징으로 한다.The third semiconductor chip may include a through electrode.

상기 제1기판 하면의 제1볼 랜드에 부착된 외부 접속 단자를 더 포함한다.The display device further includes an external connection terminal attached to the first ball land on the lower surface of the first substrate.

상기 제2기판은 제2반도체 칩과 전기적으로 연결될 수 있도록 상기 홈 내에 형성된 제3전극단자를 더 포함한다.The second substrate further includes a third electrode terminal formed in the groove to be electrically connected to the second semiconductor chip.

본 발명은 반도체 칩 간을 스택하여 멀티 칩 패키지 형성시, 제1기판 상에 플립 칩 방식으로 제1반도체 칩 형성 후, 그런 다음, 상기 제1반도체 칩 상에 인터포저(Interposer) 역할을 수행하며 내부에 홈이 구비된 제2기판을 부착함과 아울러, 상기 제2기판의 홈 내부 및 상면에 각각 제2 및 제3반도체 칩을 플립 칩 방식으로 부착하여 멀티 칩 패키지를 형성함으로써, 반도체 칩들을 기판 상에 부착시 상기 인터포저 기판에 의해 플립 칩 방식으로 부착할 수 있다.In the present invention, when stacking semiconductor chips to form a multi-chip package, a first semiconductor chip is formed on a first substrate by a flip chip method, and then an interposer is performed on the first semiconductor chip. By attaching a second substrate having a groove therein, and attaching the second and third semiconductor chips to the inside and the upper surface of the groove of the second substrate in a flip chip manner to form a multi chip package, When attached on a substrate it can be attached by a flip chip method by the interposer substrate.

또한, 본 발명은 상기 인터포저 기판에 의해 이 종의 반도체 칩 간을 스택할 수 있다.In addition, the present invention can stack the semiconductor chips of different kinds by the interposer substrate.

따라서, 본 발명은 종래의 와이어를 이용한 멀티 칩 패키지에서 유발되는 전기적 신호의 지연(Delay)으로 인해 패키지의 특성 저하를 방지할 수 있다.Therefore, the present invention can prevent the deterioration of the package due to the delay of the electrical signal caused in the multi-chip package using the conventional wire.

본 발명은, 반도체 칩 간을 스택하여 멀티 칩 패키지 형성시, 제1기판 상에 플립 칩 방식으로 제1반도체 칩 형성 후, 그런 다음, 상기 제1반도체 칩 상에 인터포저(Interposer) 역할을 수행하며 내부에 홈이 구비된 제2기판을 부착한다.In the present invention, when stacking semiconductor chips to form a multi-chip package, the first semiconductor chip is formed on a first substrate by a flip chip method, and then an interposer is performed on the first semiconductor chip. And attach a second substrate provided with a groove therein.

이때, 상기 제2기판의 홈 내부 및 상면에 각각 제2 및 제3반도체 칩을 플립 칩 방식으로 부착한다. At this time, the second and third semiconductor chips are attached to the inside and the upper surface of the groove of the second substrate by a flip chip method, respectively.

이렇게 하면, 상기와 같이 내부에 홈이 형성된 인터포저 역할을 수행하는 기판을 이용하여 멀티 칩 패키지를 형성함으로써, 반도체 칩들을 기판 상에 부착시 상기 인터포저 기판에 의해 플립 칩 방식으로 부착할 수 있음과 아울러, 상기 인터포저 기판에 의해 이 종의 반도체 칩 간을 스택할 수 있다.In this case, by forming a multi-chip package using a substrate serving as an interposer having a groove formed therein as described above, when the semiconductor chips are attached onto the substrate, the semiconductor chips can be attached in a flip chip manner by the interposer substrate. In addition, the interposer substrate allows stacking of semiconductor chips of different kinds.

따라서, 종래의 와이어를 이용한 멀티 칩 패키지에서 유발되는 전기적 신호의 지연(Delay)으로 인해 패키지의 특성 저하를 방지할 수 있다.Therefore, it is possible to prevent the deterioration of the characteristics of the package due to the delay of the electrical signal caused in the multi-chip package using the conventional wire.

이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

자세하게, 도 1은 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.In detail, FIG. 1 is a cross-sectional view illustrating a multi-chip package according to an exemplary embodiment of the present invention.

도시된 바와 같이 본 발명의 실시예에 따른 멀티 칩 패키지(100)는, 상면 및 하면에 각각 제1전극단자(106) 및 제1볼 랜드(104)를 갖는 제1기판(102) 상에 가장자리 부분에 상부로 돌출된 제1관통 전극(TSV : Through Silicon Via ; 110)이 형성된 제1반도체 칩(108)이 범프(112)를 매개로 한 플립 칩 방식으로 배치되며, 상기 제1반도체 칩(108) 상에 상면 및 하면에 각각 제2전극단자(118) 및 제2볼 랜드(116)를 가지며, 인터포저(Interposer) 역할을 수행하는 제2기판(114)이 배치된 구조를 갖는다.As shown, the multi-chip package 100 according to the embodiment of the present invention has an edge on the first substrate 102 having the first electrode terminal 106 and the first ball land 104 on the upper and lower surfaces, respectively. A first semiconductor chip 108 having a first through electrode Via (TSV) 110 protruding thereon is formed in a flip chip manner through the bumps 112, and the first semiconductor chip ( The second electrode terminal 118 and the second ball land 116 are respectively disposed on the upper and lower surfaces of the 108, and the second substrate 114 serving as an interposer is disposed.

상기 제2기판(114)은 중앙 부분에 제3전극단자(120)를 갖는 홈(H)이 형성되어, 센터 패드 형의 본딩패드(124)를 갖는 제2반도체 칩(122)이 플립 칩 방식으로 안착되며, 상기 제2기판(114) 상에는 가장자리 부분에 상부로 돌출된 제2관통 전극(130)을 갖는 제3반도체 칩(128)이 범프(112)를 매개로 플립 칩 방식으로 배치된다.The second substrate 114 has a groove H having a third electrode terminal 120 formed at a central portion thereof, such that the second semiconductor chip 122 having the center pad type bonding pad 124 is a flip chip type. The third semiconductor chip 128 having the second through electrode 130 protruding upward from the edge portion is disposed on the second substrate 114 in a flip chip manner.

또한, 상기 제1반도체 칩(108)의 상부로 돌출된 제1관통 전극(110)과 상기 제2기판(114)의 제2볼 랜드(116)간이 부착되어 상기 제2 및 제3반도체 칩(122, 128)을 포함하는 제2기판(114)과 상기 제1반도체 칩(108)을 포함하는 제1기판(102) 간이 전기적으로 연결된다.In addition, between the first through electrode 110 protruding to the upper portion of the first semiconductor chip 108 and the second ball land 116 of the second substrate 114 is attached to the second and third semiconductor chips ( The second substrate 114 including the 122 and 128 and the first substrate 102 including the first semiconductor chip 108 are electrically connected to each other.

게다가, 상기 제3반도체 칩(128)을 포함하는 제2기판(114)의 상면과, 상기 제1반도체 칩(108)과 제2기판(114) 사이의 공간에는 상기 제1, 제2 및 제3반도체 칩(108, 122, 128)을 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound) 또는 언더-필(Under-Fill)과 같은 충진제(136) 또는 봉지제(136)로 밀봉 된다.In addition, in the space between the upper surface of the second substrate 114 including the third semiconductor chip 128 and the first semiconductor chip 108 and the second substrate 114, the first, second, and first The three semiconductor chips 108, 122, and 128 are sealed with a filler 136 or an encapsulant 136, such as an epoxy molding compound (EMC) or an under-fill to protect against external stress.

아울러, 상기 제1기판(102) 하면의 제1볼 랜드(104)에는 실장수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(138)가 부착된다.In addition, a plurality of external connection terminals 138 such as solder balls are attached to the first ball land 104 on the lower surface of the first substrate 102 as mounting means.

한편, 상기 제3반도체 칩 상에 관통전극을 구비한 적어도 둘 이상의 반도체 칩들을 스택하거나, 또는, 상기 제2 및 제3반도체 칩을 포함하는 제2기판과, 제1반도체 칩을 포함하는 제1기판을 각각의 패키지로 형성하여 상기 패키지를 적어도 둘 이상 스택하여 스택 패키지를 형성할 수 있다.Meanwhile, at least two or more semiconductor chips including through electrodes on the third semiconductor chip are stacked, or a second substrate including the second and third semiconductor chips and a first semiconductor chip are included. The substrate may be formed in each package to stack at least two of the packages to form a stack package.

이 경우, 전술한 본 발명의 실시예에서와 동일한 효과를 얻을 수 있음과 아울러, 스택 패키지의 용량을 더욱 향상시킬 수 있다.In this case, the same effects as in the above-described embodiments of the present invention can be obtained, and the capacity of the stack package can be further improved.

전술한 바와 같이 본 발명은, 반도체 칩 간을 스택하여 멀티 칩 패키지 형성시, 제1기판 상에 플립 칩 방식으로 제1반도체 칩 형성 후, 그런 다음, 상기 제1반도체 칩 상에 인터포저(Interposer) 역할을 수행하며 내부에 홈이 구비된 제2기판을 부착함과 아울러, 상기 제2기판의 홈 내부 및 상면에 각각 제2 및 제3반도체 칩을 플립 칩 방식으로 부착하여 멀티 칩 패키지를 형성함으로써, 반도체 칩들을 기판 상에 부착시 상기 인터포저 기판에 의해 플립 칩 방식으로 부착할 수 있음과 아울러, 상기 인터포저 기판에 의해 이 종의 반도체 칩 간을 스택할 수 있다.As described above, in the present invention, when the semiconductor chip is stacked to form a multi-chip package, the first semiconductor chip is formed on the first substrate by a flip chip method, and then an interposer is formed on the first semiconductor chip. And attaching a second substrate having a groove therein, and attaching the second and third semiconductor chips to the inside and the upper surface of the groove of the second substrate in a flip chip manner to form a multi-chip package. As a result, when the semiconductor chips are attached onto the substrate, the semiconductor chips may be attached by the interposer substrate in a flip chip manner, and the interposer substrate may be stacked between the different semiconductor chips.

따라서, 종래의 와이어를 이용한 멀티 칩 패키지에서 유발되는 전기적 신호의 지연(Delay)으로 인해 패키지의 특성 저하를 방지할 수 있다.Therefore, it is possible to prevent the deterioration of the characteristics of the package due to the delay of the electrical signal caused in the multi-chip package using the conventional wire.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1은 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위해 도시한 단면도.1 is a cross-sectional view illustrating a multi-chip package according to an embodiment of the present invention.

Claims (5)

상면 및 하면에 각각 제1전극단자 및 제1볼 랜드를 갖는 제1기판;A first substrate having a first electrode terminal and a first ball land on an upper surface and a lower surface, respectively; 상기 제1기판 상에 플립 칩 방식으로 부착되며, 상부로 돌출된 형상을 갖는 관통 전극이 구비된 제1반도체 칩;A first semiconductor chip attached to the first substrate by a flip chip method and having a through electrode having a shape protruding upward; 상기 제1반도체 칩 상에 배치되고, 상면 및 하면에 각각 제2전극단자 및 제2볼 랜드를 가지며, 상면에 홈이 구비된 제2기판;A second substrate disposed on the first semiconductor chip, each having a second electrode terminal and a second ball land on an upper surface and a lower surface thereof, and having a groove on the upper surface; 상기 제2기판의 홈 내에 실장된 제2반도체 칩; 및A second semiconductor chip mounted in a groove of the second substrate; And 상기 제2반도체 칩이 실장된 홈을 포함하는 제2기판의 상면에 실장된 제3반도체 칩; A third semiconductor chip mounted on an upper surface of a second substrate including a groove in which the second semiconductor chip is mounted; 을 포함하는 것을 특징으로 하는 멀티 칩 패키지.Multi-chip package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제3반도체 칩을 포함하는 제2기판의 상면과 상기 제1반도체 칩과 제2기판 사이의 공간에 형성된 봉지제를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.And an encapsulant formed in an upper surface of a second substrate including the third semiconductor chip and a space between the first semiconductor chip and the second substrate. 제 1 항에 있어서,The method of claim 1, 상기 제3반도체 칩은 관통 전극을 구비하는 것을 특징으로 하는 멀티 칩 패키지.The third semiconductor chip is a multi-chip package, characterized in that it comprises a through electrode. 제 1 항에 있어서,The method of claim 1, 상기 제1기판 하면의 제1볼 랜드에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.The multi-chip package further comprises an external connection terminal attached to the first ball land on the lower surface of the first substrate. 제 1 항에 있어서,The method of claim 1, 상기 제2기판은 제2반도체 칩과 전기적으로 연결될 수 있도록 상기 홈 내에 형성된 제3전극단자를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.The second substrate further comprises a third electrode terminal formed in the groove to be electrically connected to the second semiconductor chip.
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