KR20090022771A - Stack package - Google Patents

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이웅선
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Abstract

A stack package is provided to improve the efficiency of manufacturing process by connecting a substrate and a semiconductor electrically. A stacked package(300) comprises a substrate(320), a semiconductor chip(310)s and a plate(340). A substrate has connection pad(322) and the semiconductor chips are laminated on the substrate. Semiconductor chips are successively arranged on the substrate. Each of the semiconductor chips has rewiring(316) extending from the central zone to the peripheral area. Plates are arranged in two parts of the semiconductor chips, and each of the plates has the first and 2 connection wirings(346). A first concatenated wiring electrically is connected with the rewiring of the semiconductor chips.

Description

스택 패키지{Stack package}Stack package

본 발명은 스택 패키지에 관한 것으로서, 보다 상세하게는, 전기적 연결이 우수하고, 높이가 낮으며, 제조 공정의 효율성을 높일 수 있는 스택 패키지에 관한 것이다.The present invention relates to a stack package, and more particularly, to a stack package that is excellent in electrical connection, low in height, and capable of increasing the efficiency of a manufacturing process.

반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다. Packaging technology for semiconductor integrated devices is continuously developed according to the demand for miniaturization and high capacity, and recently, various technologies for stack packages that can satisfy miniaturization, high capacity, and mounting efficiency have been developed.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다. The term "stack" in the semiconductor industry refers to a technology of vertically stacking at least two semiconductor chips or packages, and in the case of a memory device, a product having a memory capacity larger than the memory capacity that can be realized in a semiconductor integration process may be implemented and mounted. The efficiency of the use of the area can be improved.

스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지는 금속 와이어 또는 관통 실 리콘 비아 등을 통하여 전기적으로 연결된다. Stack packages may be classified into stacking individual semiconductor chips according to a manufacturing technology, and then stacking stacked semiconductor chips at a time, and stacking and packaging individual stacked semiconductor chips. Electrically connected via through silicon vias, etc.

도 1은 종래의 금속 와이어를 이용한 스택 패키지를 도시한 단면도이다. 1 is a cross-sectional view showing a stack package using a conventional metal wire.

도시된 바와 같이, 금속 와이어를 이용한 스택 패키지(100)는 적어도 2개 이상의 반도체 칩(110)들이 기판(120) 상에 접착제(114)를 매개로해서 스택되고, 상기 각 칩(110)과 기판(120)이 금속 와이어(116)를 통해 전기적으로 연결된다.As shown, the stack package 100 using a metal wire is at least two or more semiconductor chips 110 are stacked on the substrate 120 via the adhesive 114, each chip 110 and the substrate 120 is electrically connected through metal wire 116.

도 1에서, 미설명된 도면부호 112는 본딩 패드를, 122는 접속 패드를, 124는 볼랜드를, 170은 외부접속단자를, 그리고, 190은 봉지제를 각각 나타낸다. In FIG. 1, reference numeral 112 denotes a bonding pad, 122 denotes a connection pad, 124 denotes a borland, 170 denotes an external connection terminal, and 190 denotes an encapsulant.

그러나, 종래의 금속 와이어를 이용한 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아진다.However, the stack package using the conventional metal wire is slow because the electrical signal exchange is made through the metal wire, and a large number of wires are used to cause deterioration of electrical characteristics in each chip. In addition, an additional area is required for the substrate to form the metal wire, thereby increasing the size of the package, and a gap (Gap) for wire bonding to the bonding pads of each chip is required, thereby increasing the overall height of the package.

이에, 금속 와이어를 이용한 스택 패키지에서의 문제를 극복함과 아울러, 스택 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 관통 실리콘 비아(Through silicon via : TSV)를 이용한 스택 패키지 구조가 제안되었다. Accordingly, a stack package structure using through silicon vias (TSVs) has been proposed to overcome the problems of the stack package using metal wires and to prevent and deteriorate the electrical characteristics of the stack package.

도 2는 종래의 관통 실리콘 비아를 이용한 스택 패키지를 도시한 단면도이다. 2 is a cross-sectional view illustrating a stack package using a conventional through silicon via.

도시된 바와 같이, 관통 실리콘 비아를 이용한 스택 패키지(200)는 기판(220) 상에 내부에 관통 실리콘 비아(230)가 형성된 반도체 칩(210)들이 상기 각 관통 실리콘 비아(230)들이 대응하도록 스택되어 이루어진다.As illustrated, the stack package 200 using the through silicon vias is stacked such that the semiconductor chips 210 having the through silicon vias 230 formed therein on the substrate 220 correspond to the through silicon vias 230. It is done.

도 2에서, 미설명된 도면부호 212는 절연막을, 214는 금속씨드막을, 218은 금속배선을, 222는 접속 패드를, 224는 볼랜드를, 270은 외부접속단자를, 그리고, 290은 봉지부를 각각 나타낸다.In FIG. 2, reference numeral 212 denotes an insulating film, 214 a metal seed film, 218 a metal wiring, 222 a connection pad, 224 a borland, 270 an external connection terminal, and 290 an encapsulation part. Represent each.

상기 관통 실리콘 비아를 이용한 스택 패키지는 전기적인 연결이 관통 실리콘 비아를 통하여 이루어짐으로써, 전기적인 열화 방지되어 반도체 칩의 동작 속도를 향상시킬 수 있고 소형화가 가능하다. In the stack package using the through silicon vias, electrical connection is made through the through silicon vias, thereby preventing electrical degradation, thereby improving the operation speed of the semiconductor chip and miniaturization thereof.

그러나, 종래의 관통 실리콘 비아를 이용한 스택 패키지의 경우, 칩 내부를 관통하는 관통 실리콘 비아를 형성해야 하기 때문에 관통 실리콘 비아 형성 부분에는 회로를 형성할 수 없어 스택 패키지를 형성하기 위한 별도의 칩 설계가 필요하다. However, in the case of a stack package using a conventional through silicon via, since a through silicon via penetrating the inside of the chip must be formed, a circuit cannot be formed in the through silicon via forming portion, so that a separate chip design for forming a stack package is required. need.

또한, 기판과 관통 실리콘 비아를 형성하는 금속 물질 간의 열팽창 계수가 달라 기계적 신뢰성 테스트시 반도체 칩이 손상되는 경우가 발생한다.In addition, the thermal expansion coefficient between the substrate and the metal material forming the through silicon vias is different so that the semiconductor chip may be damaged during the mechanical reliability test.

본 발명은 전기적 연결이 우수하고, 높이가 낮으며, 제조 공정의 효율성을 높일 수 있는 스택 패키지를 제공한다.The present invention provides a stack package that is excellent in electrical connection, low in height, and can increase the efficiency of a manufacturing process.

본 발명에 따른 스택 패키지는, 상면에 다수의 접속 패드를 구비한 기판; 상기 기판 상에 스택되고, 가장자리로 연장되는 재배선이 형성된 적어도 둘 이상의 반도체 칩; 및 상기 스택된 반도체 칩들의 측벽에 배치되며, 상기 반도체 칩들과 대향하는 면에 상기 스택된 각 반도체 칩의 가장자리로 연장된 재배선들과 전기적으로 각각 연결되는 제1연결 배선 및 상기 기판의 접속 패드들과 각각 전기적으로 연결되는 제2연결 배선을 갖는 플레이트를 포함하는 것을 특징으로 한다.A stack package according to the present invention includes a substrate having a plurality of connection pads on an upper surface thereof; At least two semiconductor chips stacked on the substrate and having redistribution extending to edges; And first connection wires disposed on sidewalls of the stacked semiconductor chips and electrically connected to redistribution lines extending to edges of the stacked semiconductor chips on surfaces facing the semiconductor chips, respectively, and connection pads of the substrate. And a plate having second connection wires electrically connected to each other.

상기 플레이트는 상기 스택된 반도체 칩들과 대향하는 상기 플레이트의 일측면에 각 스택된 반도체 칩들의 사이 공간으로 삽입 배치되도록 형성되고, 상기 반도체 칩의 연장된 재배선들과 전기적으로 연결되도록 연장된 제1연결 배선이 구비된 돌출부를 더 포함하는 것을 특징으로 한다.The plate is formed to be inserted into a space between the stacked semiconductor chips on one side of the plate facing the stacked semiconductor chips, the first connection extending to be electrically connected to the extended redistribution of the semiconductor chip It is characterized in that it further comprises a protrusion provided with wiring.

상기 제1연결 배선은 대응하는 상기 제2연결 배선과 전기적으로 연결된 것을 특징으로 한다.The first connection line may be electrically connected to the corresponding second connection line.

상기 플레이트는 유기 기판 또는 필름 기판으로 형성된 것을 특징으로 한다.The plate may be formed of an organic substrate or a film substrate.

상기 플레이트는 상기 반도체 칩들의 연장된 재배선이 형성된 일측 또는 타측벽에 배치되거나 또는 일측 및 타측벽에 배치된 것을 특징으로 한다.The plate may be disposed on one side or the other side wall on which the extended redistribution of the semiconductor chips is formed, or on one side and the other side wall.

상기 플레이트는 상기 스택된 전체 반도체 칩들 측벽에 대응하는 크기를 갖는 것을 특징으로 한다.The plate may have a size corresponding to sidewalls of the stacked whole semiconductor chips.

상기 반도체 칩들은 접착제, 접착 필름 및 접착 페이스트 중 어느 하나를 매개로 부착된 것을 특징으로 한다.The semiconductor chips are attached by any one of an adhesive, an adhesive film, and an adhesive paste.

상기 기판의 상면에 상기 반도체 칩들을 감싸는 봉지부를 더 포함하는 것을 특징으로 한다.And an encapsulation unit surrounding the semiconductor chips on an upper surface of the substrate.

상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.It further comprises an external connection terminal attached to the lower surface of the substrate.

본 발명은 스택된 반도체 칩들의 측벽에 각 반도체 칩들과 기판 간을 전기적 연결하는 플레이트를 사용하여 스택 패키지를 형성함으로써 스택 패키지의 전기적 특성 열화를 방지할 수 있고, 스택 패키지의 높이를 감소시킬 수 있으며, 반도체 칩들의 스택 공정시 발생하는 반도체 칩들 간의 배열 문제 및 범프 조인트 형성을 위한 별도의 열 공정 등을 제거할 수 있어 공정을 간단히 할 수 있고 공정 효율성을 극대화할 수 있다. The present invention can prevent the deterioration of the electrical characteristics of the stack package by reducing the height of the stack package by forming a stack package by using a plate for electrically connecting the semiconductor chips and the substrate on the sidewalls of the stacked semiconductor chips. In addition, since the arrangement problem between the semiconductor chips and the thermal process for forming the bump joint may be eliminated, the process may be simplified and the process efficiency may be maximized.

본 발명은 금속 와이어 및 관통 실리콘 비아와 같은 전기적 연결 방법을 대신하여 스택된 반도체 칩들의 측벽에 별도의 전기적인 신호 입출력을 위한 수단을 사용하여 스택 패키지를 형성한다. The present invention forms a stack package using means for separate electrical signal input and output on the sidewalls of stacked semiconductor chips instead of electrical connection methods such as metal wires and through silicon vias.

자세하게, 본 발명은 스택된 반도체 칩들의 측벽에 상기 반도체 칩들과 대향하는 면에 상기 스택된 반도체 칩들 사이 공간에 삽입되도록 배치되며 각 반도체 칩들의 본딩 패드들과 전기적으로 연결되는 제1연결 배선이 형성된 돌출부가 구비되고, 하부에 기판의 접속 패드와 전기적으로 연결되는 제2연결 배선이 구비된 플레이트를 부착하여 상기 반도체 칩들과 기판 간을 전기적으로 연결하는 구조의 스택 패키지를 형성한다. In detail, the present invention is arranged to be inserted into a space between the stacked semiconductor chips on a side opposite to the semiconductor chips on the sidewalls of the stacked semiconductor chips, and formed with first connection wirings electrically connected to the bonding pads of the semiconductor chips. A protrusion having a protrusion and a plate having a second connection wire electrically connected to the connection pad of the substrate is attached to the bottom to form a stack package having a structure for electrically connecting the semiconductor chips and the substrate.

따라서, 전기적인 연결이 가능한 플레이트를 사용하여 스택 패키지의 형성함으로써 종래 금속 와이어를 사용한 스택 패키지에서 발생하는 전기적 특성 열화를 방지할 수 있으며, 금속 와이어에 따른 스택 패키지의 높이 증가를 방지할 수 있 다. Therefore, by forming a stack package using a plate that can be electrically connected, it is possible to prevent deterioration of electrical characteristics occurring in a stack package using a conventional metal wire, and to prevent a height increase of the stack package due to the metal wire. .

또한, 종래 관통 실리콘 비아를 이용한 스택 패키지에서와 같이 반도체 칩의 별도 설계가 필요 없으며 각 물질 간의 열팽창 계수 차이에 따른 반도체 칩의 손상을 방지할 수 있다. In addition, as in a stack package using a conventional through silicon via, there is no need for a separate design of the semiconductor chip, and damage to the semiconductor chip due to a difference in thermal expansion coefficient between materials can be prevented.

아울러, 반도체 칩들의 스택시 발생하는 반도체 칩들 간의 배열 문제 및 범프 조인트 형성을 위한 별도의 열 공정 등을 제거함으로써 제조 공정수를 줄이고 간단하게 스택 패키지를 형성할 수 있어 공정 효율성을 극대화할 수 있다. In addition, the number of manufacturing processes may be reduced and a stack package may be simply formed by eliminating an arrangement problem between semiconductor chips and a separate thermal process for forming bump joints, which may occur when stacking semiconductor chips, thereby maximizing process efficiency.

이하에서는 본 발명의 실시예에 따른 스택 패키지를 상세히 설명하도록 한다.Hereinafter, a stack package according to an embodiment of the present invention will be described in detail.

도 3은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도이고, 도 4는 본 발명의 실시예에 따른 반도체 칩의 재배선을 설명하기 위한 평면도이며, 도 5는 본 발명의 실시예에 따른 전기적 연결 수단을 도시한 단면도이다.3 is a cross-sectional view illustrating a stack package according to an exemplary embodiment of the present invention, FIG. 4 is a plan view illustrating a rewiring of a semiconductor chip according to an exemplary embodiment of the present invention, and FIG. 5 is according to an exemplary embodiment of the present invention. It is sectional drawing which shows an electrical connection means.

도 3 내지 도 5를 참조하면, 상면에 다수의 접속 패드(322)를 구비한 기판(320) 상에 가장자리로 연장되는 다수의 재배선(316)을 구비한 적어도 둘 이상의 반도체 칩(310)들이 접착 수단(414)을 매개로 스택된다. 상기 스택된 반도체 칩(310)들의 측면으로 상기 스택된 각 반도체 칩(310)의 가장자리로 연장된 재배선(316)들과 전기적으로 각각 연결되는 제1연결 배선(344) 및 상기 기판(420)의 접속 패드(322)들과 각각 전기적으로 연결되는 제2연결 배선(446)을 갖는 플레이트(340)로 이루어진다. 3 to 5, at least two semiconductor chips 310 having a plurality of redistribution lines 316 extending to an edge on a substrate 320 having a plurality of connection pads 322 on an upper surface thereof. It is stacked via the adhesive means 414. First connection wires 344 and the substrate 420 electrically connected to redistribution lines 316 extending to edges of the stacked semiconductor chips 310 toward side surfaces of the stacked semiconductor chips 310, respectively. Plate 340 having second connection wires 446 electrically connected to the connection pads 322.

상기 반도체 칩(310)들은 상기 기판(320) 상에 페이스 업 타입으로 스택되 고, 상기 반도체 칩(310)들을 상호 부착하는 접착 수단(314)은 접착제, 접착 필름 및 접착 페이스트 중 어느 하나가 사용된다. The semiconductor chips 310 are stacked on the substrate 320 in a face-up type, and the adhesive means 314 for attaching the semiconductor chips 310 to each other may be any one of an adhesive, an adhesive film, and an adhesive paste. do.

상기 반도체 칩(310)들은, 자세하게 도 4에 도시된 바와 같이, 상기 플레이트(320)을 사용한 스택 패키지를 형성하기 위하여 상면에 구비된 본딩 패드(312)로부터 전기적인 연결을 위하여 가장자리로 연장되는 재배선(316)이 형성된다. The semiconductor chips 310 are cultivated to extend to the edge for electrical connection from the bonding pad 312 provided on the upper surface to form a stack package using the plate 320, as shown in detail in FIG. Line 316 is formed.

상기 플레이트(340)는, 자세하게 도 5에 도시된 바와 같이, 상기 스택된 반도체 칩(310)들과 대향하는 면에 상기 스택된 반도체 칩(310)들의 사이 공간에 삽입 배치되도록 제1연결 배선(344)를 구비된 돌출부(342)가 배치되며, 상기 기판(320)과 대향하는 하부 부분에는 상기 기판(320)과 전기적인 연결을 이루는 제2연결 배선(346)이 구비된다. As shown in FIG. 5, the plate 340 may be inserted into a space between the stacked semiconductor chips 310 on a surface opposite to the stacked semiconductor chips 310. A protrusion 342 having a portion 344 is disposed, and a second connection line 346 that is electrically connected to the substrate 320 is provided at a lower portion of the lower portion facing the substrate 320.

상기 제1연결 배선(344)은 대응하는 제2연결 배선(346)과 각각 내부의 배선(미도시)로 연결되어 있고, 상기 플레이트(340)의 돌출부(342)는 상기 스택된 각 반도체 칩(310)들의 상면으로 연장된 재배선(346)들과 상기 플레이트(340)의 제1연결 배선(316) 간에 용이한 전기적인 연결이 가능한 경우 형성되지 않아도 무방하다.The first connection wires 344 are connected to the corresponding second connection wires 346 by wires (not shown), respectively, and the protrusions 342 of the plate 340 are each of the stacked semiconductor chips ( If easy electrical connection is possible between the redistribution lines 346 extending to the upper surfaces of the 310 and the first connection line 316 of the plate 340 may be formed.

상기 플레이트(340)는 유기 기판 또는 필름 기판 중 어느 하나로 형성되며, 상기 스택된 전체 반도체 칩(310)들에 대응하는 크기를 가지며, 상기 반도체 칩(310)들의 연장된 재배선(314)이 형성된 일측 또는 타측벽에 배치되거나 양측벽에 배치된다. The plate 340 is formed of either an organic substrate or a film substrate, has a size corresponding to the entire stacked semiconductor chips 310, and the extended redistribution 314 of the semiconductor chips 310 is formed. It is disposed on one side or the other side wall or on both side walls.

상기 플레이트(340)의 제2연결 배선(346)은 상기 기판(320)의 접속 패 드(322)와 솔더 등을 매개로 부착되어 전기적으로 연결된다. 그리고, 상기 기판(320)의 접속 패드(322)를 기판(320) 내에 매몰된 형태, 즉, 소켓(Socket) 형태로 형성하고 상기 플레이트(340)를 상기 기판(320)에 삽입하여 상기 제2연결 배선(346)과 상기 접속 패드(322)를 전기적으로 연결할 수 있다.The second connection wire 346 of the plate 340 is electrically connected to the connection pad 322 of the substrate 320 via a solder or the like. In addition, the connection pad 322 of the substrate 320 is buried in the substrate 320, that is, in the form of a socket, and the plate 340 is inserted into the substrate 320 to form the second. The connection wire 346 and the connection pad 322 may be electrically connected to each other.

상기 기판(320)의 상면에는 상기 스택된 반도체 칩(310) 및 플레이트(340)를 감싸도록 봉지부(390)가 형성되며, 상기 기판(320)의 하면 볼랜드(324)에는 외부접속단자(370)가 형성된다. An encapsulation portion 390 is formed on the upper surface of the substrate 320 to surround the stacked semiconductor chip 310 and the plate 340, and an external connection terminal 370 is formed on the lower land Borland 324 of the substrate 320. ) Is formed.

아울러, 상기 반도체 칩(310)들은 페이스 다운 타입으로 스택될 수 있으며, 상기 페이스 다운 타입으로 스택될 경우, 최하부 반도체 칩(310)은 상기 기판(320)에 플립 칩 본딩 된다. In addition, the semiconductor chips 310 may be stacked in a face down type, and when stacked in the face down type, the lowermost semiconductor chip 310 is flip chip bonded to the substrate 320.

한편, 본 발명에 따른 스택 패키지(300)는 다음과 같은 방법으로 형상된다. On the other hand, the stack package 300 according to the present invention is shaped in the following way.

우선, 사출 공정 등과 같은 성형 공정을 이용하여 일측에 돌출부(342)가 형성된 플레이트(340)를 형성한다. 그런 다음, 상기 돌출부(342)가 형성된 플레이트(340)에 열적인 방법, 레이저(Laser)를 이용한 광학적인 방법 및 기계적인 방법 등을 이용하여 연결 배선 패턴을 형성한 후, 도금 공정 또는 무전해 도금 공정을 수행하여 제1 및 제2연결 배선(344, 346 )를 포함한 배선을 형성한다. First, the plate 340 having the protrusion 342 formed on one side is formed by using a molding process such as an injection process. Then, a connection wiring pattern is formed on the plate 340 on which the protrusion 342 is formed using a thermal method, an optical method using a laser, a mechanical method, and the like, and then a plating process or an electroless plating. The process is performed to form wiring including the first and second connection wirings 344 and 346.

이어서, 접착 수단(314)을 이용하여 반도체 칩(310)들을 스택한 후, 상기 스택된 반도체 칩(310)들의 측벽에 상기 플레이트(340)를 배치시키고, 즉, 상기 플레이트(340)를 상기 돌출부(342)가 반도체 칩(310)들의 사이 공간에 삽입되도록 배치시키고, 상기 반도체 칩(310)들을 압착한다. 이때, 상기 압착에 의하여 스택된 반 도체 칩(310)들은 상호 부착되고, 상기 각 반도체 칩(310)들의 가장자리로 연장 형상된 재배선(314)와 이에 대응하는 돌출부(342)의 제1연결 배선(344)는 전기적으로 연결된다. Subsequently, after stacking the semiconductor chips 310 using the bonding means 314, the plate 340 is disposed on the sidewalls of the stacked semiconductor chips 310, that is, the plate 340 is disposed on the protrusions. A 342 is disposed to be inserted into the space between the semiconductor chips 310, and the semiconductor chips 310 are compressed. In this case, the semiconductor chips 310 stacked by the compression are attached to each other, and the first connection wires of the redistribution 314 extending to the edges of the semiconductor chips 310 and the corresponding protrusions 342 are formed. 344 is electrically connected.

이후, 상기 플레이트(340)가 부착되고 스택된 반도체 칩(310)들을 기판(320) 상에 상기 플레이트(340)의 제2연결 배선(346)이 상기 기판(320)의 접속 패드(322)와 전기적으로 연결되도록 부착한다. Subsequently, the second connection wiring 346 of the plate 340 is connected to the connection pads 322 of the substrate 320 on the substrate 320 to which the plate 340 is attached and stacked. Attach it so that it is electrically connected.

그런 다음, 상기 기판(320)을 상면에 상기 스택된 반도체 칩(310)들 및 상기 반도체 칩(310)들의 측벽에 배치된 플레이트(340)를 감싸도록 봉지부(390)를 형성한 후, 상기 기판(320)의 하면 볼랜드(324)에 외부접속단자(370)를 형성하여 스택 패키지(300)를 완성한다. Then, the encapsulation part 390 is formed on the substrate 320 to surround the stacked semiconductor chips 310 and the plate 340 disposed on the sidewalls of the semiconductor chips 310. The external package terminal 370 is formed on the lower land 324 of the substrate 320 to complete the stack package 300.

이상에서와 같이, 본 발명은 금속 와이어 및 관통 실리콘 비아와 같은 전기적 연결 방법을 대신하여 스택된 반도체 칩들의 측벽에 배치되고 전기적 연결이 가능한 플레이트를 사용하여 스택 패키지를 형성함으로써 종래 금속 와이어를 사용한 스택 패키지에서 발생하는 전기적 특성 열화를 방지할 수 있으며, 금속 와이어에 따른 스택 패키지의 높이 증가를 방지할 수 있다. As described above, the present invention is a stack using a conventional metal wire by forming a stack package using a plate that is disposed on the sidewalls of stacked semiconductor chips and electrically connectable in place of an electrical connection method such as a metal wire and a through silicon via. It is possible to prevent the deterioration of electrical characteristics occurring in the package, and to prevent the height of the stack package due to the metal wires.

또한, 종래 관통 실리콘 비아를 이용한 스택 패키지에서와 같이 반도체 칩의 별도 설계가 필요 없으며 각 물질 간의 열팽창 계수 차이에 따른 반도체 칩의 손상을 방지할 수 있다. In addition, as in a stack package using a conventional through silicon via, there is no need for a separate design of the semiconductor chip, and damage to the semiconductor chip due to a difference in thermal expansion coefficient between materials can be prevented.

아울러, 반도체 칩들의 스택시 발생하는 반도체 칩들 간의 배열 문제 및 범프 조인트 형성을 위한 별도의 열 공정 등을 제거함으로써 제조 공정수를 줄이고 간단하게 스택 패키지를 형성할 수 있어 공정 효율성을 극대화할 수 있다. In addition, the number of manufacturing processes may be reduced and a stack package may be simply formed by eliminating an arrangement problem between semiconductor chips and a separate thermal process for forming bump joints, which may occur when stacking semiconductor chips, thereby maximizing process efficiency.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 종래의 금속 와이어를 이용한 스택 패키지를 도시한 단면도.1 is a cross-sectional view showing a stack package using a conventional metal wire.

도 2는 종래의 관통 실리콘 비아를 이용한 스택 패키지를 도시한 단면도.2 is a cross-sectional view illustrating a stack package using a conventional through silicon via.

도 3은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.3 is a cross-sectional view showing a stack package according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 반도체 칩의 재배선을 설명하기 위한 평면도.4 is a plan view for explaining the rewiring of the semiconductor chip according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 전기적 연결 수단을 도시한 단면도.5 is a cross-sectional view showing electrical connection means according to an embodiment of the present invention.

Claims (9)

스택 패키지에 있어서, In the stack package, 상면에 다수의 접속 패드를 구비한 기판;A substrate having a plurality of connection pads on an upper surface thereof; 상기 기판 상에 스택되고, 가장자리로 연장되는 재배선이 형성된 적어도 둘 이상의 반도체 칩; 및 At least two semiconductor chips stacked on the substrate and having redistribution extending to edges; And 상기 스택된 반도체 칩들의 측벽에 배치되며, 상기 반도체 칩들과 대향하는 면에 상기 스택된 각 반도체 칩의 가장자리로 연장된 재배선들과 전기적으로 각각 연결되는 제1연결 배선 및 상기 기판의 접속 패드들과 각각 전기적으로 연결되는 제2연결 배선을 갖는 플레이트;First connection wires and connection pads of the substrate, which are disposed on sidewalls of the stacked semiconductor chips and electrically connected to redistribution lines extending to edges of the stacked semiconductor chips on a surface of the stacked semiconductor chips, respectively; Plates each having second connection wires electrically connected thereto; 를 포함하는 것을 특징으로 하는 스택 패키지. Stack package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 플레이트는 상기 스택된 반도체 칩들과 대향하는 상기 플레이트의 일측면에 각 스택된 반도체 칩들의 사이 공간으로 삽입 배치되도록 형성되고, 상기 반도체 칩의 연장된 재배선들과 전기적으로 연결되도록 연장된 제1연결 배선이 구비된 돌출부를 더 포함하는 것을 특징으로 하는 스택 패키지. The plate is formed to be inserted into a space between the stacked semiconductor chips on one side of the plate facing the stacked semiconductor chips, the first connection extending to be electrically connected to the extended redistribution of the semiconductor chip The stack package further comprises a protrusion provided with wiring. 제 1 항에 있어서,The method of claim 1, 상기 제1연결 배선은 대응하는 상기 제2연결 배선과 전기적으로 연결된 것을 특징으로 하는 스택 패키지.And the first connection line is electrically connected to the corresponding second connection line. 제 1 항에 있어서,The method of claim 1, 상기 플레이트는 유기 기판 또는 필름 기판으로 형성된 것을 특징으로 하는 스택 패키지.The plate is a stack package, characterized in that formed of an organic substrate or a film substrate. 제 1 항에 있어서,The method of claim 1, 상기 플레이트는 상기 반도체 칩들의 연장된 재배선이 형성된 일측 또는 타측벽에 배치되거나 또는 일측 및 타측벽에 배치된 것을 특징으로 하는 스택 패키지.And the plate is disposed on one side or the other side wall on which the extended redistribution of the semiconductor chips is formed or on the one side and the other side wall. 제 1 항에 있어서,The method of claim 1, 상기 플레이트는 상기 스택된 전체 반도체 칩들 측벽에 대응하는 크기를 갖는 것을 특징으로 하는 스택 패키지.And the plate has a size corresponding to the sidewalls of the entire stacked semiconductor chips. 제 1 항에 있어서,The method of claim 1, 상기 반도체 칩들은 접착제, 접착 필름 및 접착 페이스트 중 어느 하나를 매개로 부착된 것을 특징으로 하는 스택 패키지.And the semiconductor chips are attached via any one of an adhesive, an adhesive film, and an adhesive paste. 제 1 항에 있어서,The method of claim 1, 상기 기판의 상면에 상기 반도체 칩들을 감싸는 봉지부를 더 포함하는 것을 특징으로 하는 스택 패키지.And an encapsulation unit surrounding the semiconductor chips on an upper surface of the substrate. 제 1 항에 있어서,The method of claim 1, 상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 스택 패키지.The stack package further comprises an external connection terminal attached to the lower surface of the substrate.
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* Cited by examiner, † Cited by third party
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KR101123800B1 (en) * 2010-03-18 2012-03-12 주식회사 하이닉스반도체 Semiconductor package
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