KR20150116844A - Package-on-package structures - Google Patents

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KR20150116844A
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후아훙 카오
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마벨 월드 트레이드 리미티드
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Abstract

본 발명의 실시예들은 상측(117a), 및 상측에 대향하는 하측(117b)을 포함하는 기판층(116)을 포함하는 제1 패키지(804, 904)를 포함하는 패키지 온 패키지 배열체를 제공하고, 여기서 기판층의 상측은 대체로 편평한 표면(117a)을 형성하고, 제1 다이(118)는 기판층의 하측에 결합된다. 배열체는 또한 복수의 열들의 솔더 볼들(806, 906) 및 능동 구성요소 또는 수동 구성요소(810, 910, 920)의 하나 또는 양자 중 적어도 하나를 포함하는 제2 패키지(802, 902) 포함한다. 제2 패키지는 복수의 열들의 솔더 볼들을 통해, 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 부착된다. 능동 구성요소 및/또는 수동 구성요소(810, 910, 920)는 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 부착된다.Embodiments of the present invention provide a package-on-package arrangement comprising a first package 804, 904 comprising a substrate layer 116 comprising an upper side 117a and an upper lower side 117b, Where the top side of the substrate layer forms a generally flat surface 117a and the first die 118 is bonded to the bottom side of the substrate layer. The arrangement also includes a second package 802, 902 that includes a plurality of rows of solder balls 806, 906 and at least one of active components or one or both of passive components 810, 910, 920 . The second package is affixed to the generally flat surface on the top side of the substrate layer of the first package through the solder balls of the plurality of rows. The active and / or passive components 810, 910, 920 are attached to a generally flat surface on the top side of the substrate layer of the first package.

Description

패키지 온 패키지 구조들{PACKAGE-ON-PACKAGE STRUCTURES}Package-on-Package Structures {PACKAGE-ON-PACKAGE STRUCTURES}

관련 출원에 대한 교차 참조Cross-reference to related application

이는 2013년 2월 11일에 출원된, 미국 가 출원 제61/763,285호에 대한 우선권을 주장하는, 2014년 2월 10일에 출원된, 미국 특허 출원 제14/176,695호에 대한 우선권을 주장하며, 이의 전체 명세서가 참조로서 본 출원에 원용된다. 이는 또한 2011년 8월 19일에 출원된, 미국 가 출원 제61/525,521호에 대한 우선권을 주장하는, 2013년 8월 13일에 출원된, 미국 특허 출원 제13/584,027호의 부분 계속이며, 이들의 전체 명세서들이 참조로서 본 출원에 원용된다.This claims priority to U.S. Patent Application No. 14 / 176,695, filed February 10, 2014, which claims priority to U.S. Provisional Application No. 61 / 763,285, filed February 11, 2013 , The entire disclosure of which is incorporated herein by reference. This is also the continuation of U.S. Patent Application No. 13 / 584,027, filed on August 13, 2013, which claims priority to U.S. Provisional Application No. 61 / 525,521, filed August 19, 2011, The entire disclosure of which is incorporated herein by reference.

본 발명의 실시예들은 패키지 온 패키지(POP; package on package) 구조들에 관한 것이고, 보다 구체적으로 다이-다운(die-down) 플립 구조로 가지고 베이스 패키지를 통합하는 패키징 배열체들에 관한 것이다.Embodiments of the present invention relate to package-on-package (POP) structures, and more particularly to packaging arrangements incorporating a base package with a die-down flip structure.

본 출원에 제공된 배경 설명은 일반적으로 본 발명의 맥락을 제공하기 위한 것이다. 출원 시 종래 기술로서 별도로 인정하지 않을 수 있는 설명의 측면들뿐 아니라, 그것이 본 배경 섹션에서 설명된 결과로, 현재 명명된 발명자들의 작업이 본 발명에 반해 종래 기술로서 명확하게도 암시적으로도 인정되지 않는다.The background description provided in this application is generally intended to provide a context for the present invention. It will be appreciated that, in addition to aspects of the description which may not be admitted separately as prior art at the time of filing, it is to be understood that the work of presently named inventors is not implicitly recognized as prior art, Do not.

통상적으로, 많은 멀티 칩 패키징 배열체들을 이용하여, 패키징 배열체는 패키지 온 패키지(PoP; package-on-package) 배열체, 또는 멀티 칩 모듈(MCM; multi-chip module) 배열 중 하나로 배열된다. 이들 패키징 배열체들은 매우 두꺼운(예컨대, 대략 1.7 밀리미터 내지 2.0 밀리미터) 경향이 있다.Typically, with many multichip packaging arrangements, the packaging arrangement is arranged in one of a package-on-package (PoP) arrangement or a multi-chip module (MCM) arrangement. These packaging arrangements tend to be very thick (e.g., from about 1.7 millimeters to about 2.0 millimeters).

PoP 배열체는 서로의 위에 두 개 이상의 패키지들을 조합하는 집적 회로를 포함할 수 있다. 예를 들어, PoP 배열체는 두 개 이상의 메모리 디바이스 패키지들을 가지고 구성될 수 있다. PoP 배열체 또한 하부 패키지에 로직을 그리고 상부 패키지에 메모리를 또는 그 반대로 포함하는 혼재된 로직 메모리 적층으로 구성될 수 있다.A PoP arrangement may include an integrated circuit that combines two or more packages on top of each other. For example, a PoP array can be configured with two or more memory device packages. The PoP array can also be composed of a mixed logic memory stack that includes logic in the lower package and memory in the upper package or vice versa.

통상적으로, PoP 배열체의 하부에 위치되는 패키지(본 출원에서 "하부 패키지"로서 지칭되는)와 연관되는 다이는 하부 패키지 위에 위치되는 패키지(본 출원에서 "상부 패키지"로서 지칭되는)의 풋프린트를 소정의 크기로 제한한다. 부가적으로, 그러한 구성은 일반적으로 상부 패키지를 2열의 주변 솔더 볼들로 제한한다. 그러한 패키징 배열체(1100)의 예는 도 11에 예시되고 상부 패키지(1102) 및 하부 패키지(1104)를 포함한다. 보여지는 바와 같이, 하부 패키지(1104)는 접착재(1110)를 통해 기판(1108)에 부착되는 다이(1106)를 포함한다. 다이(1106)는 와이어들(1112)을 가지고 와이어본딩 프로세스를 통해 기판(1108)에 결합된다. 솔더 볼들(1114)은 예를 들어, 인쇄 회로 기판(PCB)과 같은, 다른 기판(미도시)에 패키징 배열체(1100)를 결합하기 위해 제공된다. 상부 패키지(1102)는 기판(1116)에 결합되는 다이(1116)를 포함한다. 솔더 볼들(1120)은 상부 패키지(1102)를 하부 패키지(1104)에 결합하기 위해 제공된다. 상부 패키지(1102)는 원하는 경우, 일반적으로 봉합재의 형태인, 인클로저(1122)를 포함할 수 있다. 보여지는 바와 같이, 단지 2열의 솔더 볼들(1120)은 하부 패키지(1104)의 다이(1106) 및 인클로저(1124)(일반적으로 봉합재의 형태이고 포함되거나 포함되지 않을 수 있는)의 존재로 인해 제공될 수 있다. 따라서, 상부 패키지들이 하부 패키지에 부착될 때, 상부 패키지들은 하부 패키지들의 다이(1106)를 회피하기 위해 더 큰 크기들 또는 풋프린트들을 가질 것이 요구될 수 있다. 그러한 패키징 배열체들(1100)은 또한 다이(1106) 및/또는 인클로저(1124)에 대하여 상부 패키지(1102)에 대한 클리어런스(clearance) 이슈들에 문제가 존재할 수 있다.Typically, a die associated with a package (referred to herein as a "sub-package") located below the PoP arrangement has a footprint of the package (referred to herein as " To a predetermined size. Additionally, such a configuration generally limits the top package to two rows of surrounding solder balls. An example of such a packaging arrangement 1100 is illustrated in FIG. 11 and includes a top package 1102 and a bottom package 1104. As can be seen, the bottom package 1104 includes a die 1106 that is attached to the substrate 1108 through an adhesive 1110. The die 1106 is coupled to the substrate 1108 via a wire bonding process with wires 1112. Solder balls 1114 are provided for coupling packaging arrangement 1100 to another substrate (not shown), such as, for example, a printed circuit board (PCB). The top package 1102 includes a die 1116 coupled to a substrate 1116. Solder balls 1120 are provided for coupling top package 1102 to bottom package 1104. The top package 1102, if desired, can include an enclosure 1122, which is generally in the form of a seal. As shown, only two rows of solder balls 1120 are provided due to the presence of the die 1106 of the bottom package 1104 and the enclosure 1124 (which may or may not be included, typically in the form of a seal) . Thus, when the top packages are attached to the bottom package, the top packages may be required to have larger sizes or footprints to avoid the die 1106 of the bottom packages. Such packaging arrangements 1100 may also have a problem with clearance issues for the top package 1102 relative to the die 1106 and / or the enclosure 1124.

도 11은 하부 패키지(1204)가 몰드 어레이 프로세스(MAP; Mold-Array-Process)를 이용하여 생성된 패키징 배열체(1200)의 다른 예를 예시한다. 하부 패키지(1204)는 도 11의 하부 패키지(1104)와 유사하고 봉합재(1206)를 포함한다. 봉합재(1206)는 일반적으로 솔더 볼들(1208)을 노출시키기 위해 에칭된다. 대안적으로, 봉합재(1206)가 에칭된 후 솔더 볼들(1208)이 개구들(1210) 내에 증착된다. 그러한 패키징 배열체(1200)는 또 다시 다이(1106) 및 봉합재(1206)의 존재로 인해 상부 패키지(1102)의 주변 주위에 단지 2열의 솔더 볼들(1120)의 포함을 허용한다. 그러한 패키징 배열체들(1200)은 또한 개구들(1210)에 대하여 정렬 이슈들 뿐만 아니라, 다이(1106) 및 봉합재(1206)에 대하여 상부 패키지(1102)에 대한 클리어런스 이슈들에 문제들이 존재할 수 있다.11 illustrates another example of a packaging arrangement 1200 in which a lower package 1204 is created using a mold-array-process (MAP). The lower package 1204 is similar to the lower package 1104 of FIG. 11 and includes a sealant 1206. Seal 1206 is typically etched to expose solder balls 1208. Alternatively, solder balls 1208 are deposited in openings 1210 after the sealant 1206 has been etched. Such a packaging arrangement 1200 again allows for the inclusion of only two rows of solder balls 1120 around the perimeter of the top package 1102 due to the presence of the die 1106 and the sealing material 1206. [ Such packaging arrangements 1200 may also have problems with clearance issues for the top package 1102 with respect to the die 1106 and the sealant 1206 as well as alignment issues with respect to the openings 1210 have.

다양한 실시예들에서, 본 발명은 패키지 온 패키지 배열체를 포함하고, 상기 패키지 온 패키지 배열체는 제1 패키지로서, (i) 상측, 및 (ii) 상기 상측에 대향하는 하측을 포함하는 기판층으로서, 상기 기판층의 상기 상측은 대체로 편평한 표면을 형성하는, 상기 기판층 및 상기 기판층의 상기 하측에 결합되는 제1 다이를 포함하는, 상기 제1 패키지를 포함한다. 상기 패키지 온 패키지 배열체는 또한 복수의 열들의 솔더 볼들 및 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 포함하는 제2 패키지를 포함한다. 상기 제2 패키지는 상기 복수의 열들의 솔더 볼들을 통해, 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착된다. 상기 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나는 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착된다.In various embodiments, the present invention includes a package-on-package arrangement, wherein the package-on-package arrangement is a first package comprising: (i) an upper side; and (ii) The first package comprising a substrate layer and a first die coupled to the lower side of the substrate layer, the upper side of the substrate layer forming a generally flat surface. The package-on-package arrangement also includes a second package comprising a plurality of rows of solder balls and / or at least one of (i) an active component or (ii) a passive component. The second package is attached to the substantially flat surface on the upper side of the substrate layer of the first package through the solder balls of the plurality of rows. At least one of (i) the active component or (ii) one or both of the passive components is attached to the substantially flat surface on the upper side of the substrate layer of the first package.

다양한 실시예들에서, 본 발명은 또한 기판층을 포함하는 제1 패키지를 제공하는 단계를 포함하고, 여기서 상기 기판층은 (i) 상측, 및 (ii) 상기 상측에 대향하는 하측을 포함하고, 상기 기판층의 상기 상측은 대체로 편평한 표면을 형성하며, 상기 제1 패키지는 상기 기판층의 상기 하측에 결합되는 제1 다이를 더 포함한다. 상기 방법은 제2 패키지의 하부 표면에 부착된 복수의 열들의 솔더 볼들을 갖는 상기 제2 패키지를 제공하는 단계, 상기 제2 패키지의 상기 복수의 열들의 솔더 볼들을 통해, 상기 제2 패키지를 상기 제1 패키지의 상기 대체로 편평한 표면에 부착하는 단계, 및 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착하는 단계를 더 포함한다.In various embodiments, the present invention also includes providing a first package comprising a substrate layer, wherein the substrate layer comprises (i) an upper side, and (ii) a lower side opposite the upper side, The upper side of the substrate layer forms a generally flat surface, and the first package further comprises a first die coupled to the lower side of the substrate layer. The method comprising: providing the second package with a plurality of rows of solder balls attached to a lower surface of a second package, through the solder balls of the plurality of rows of the second package, Attaching at least one of (i) an active component or (ii) one or both of the passive components to the generally flat surface of the first package; and And adhering to the surface.

다양한 실시예들은 잠재적으로 하기의 장점들 중 하나 이상을 포함한다. 패키징 배열체들은 본 출원에서 설명된 다양한 실시예들에 따라, 감소된 핀카운트(pincount)를 제공할 수 있다. 또한, 보다 높은 속도들이 본 출원에서 설명된 다양한 실시예들에 따른 패키징 배열체들을 사용하는 전자 디바이스들에 대해 실현될 수 있다.The various embodiments potentially include one or more of the following advantages. The packaging arrangements may provide a reduced pin count, in accordance with various embodiments described herein. In addition, higher speeds can be realized for electronic devices using packaging arrangements according to various embodiments described in this application.

본 발명의 실시예들은 첨부 도면들과 함께 하기의 상세한 설명에 의해 용이하게 이해될 것이다. 본 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조의 요소들을 가리킨다. 본 출원의 실시예들은 첨부 도면들의 도면들에서 제한으로서가 아니라 예로서 예시된다.
도 1a는 다이-다운 플립 PoP 구조의 예시적인 다이 배열을 포함하는 예시적인 패키징 배열체들을 개략적으로 예시한다.
도 1b는 하부 패키지에 부착되는 상부 패키지를 갖는 도 1a의 예시적인 패키징 배열체를 개략적으로 예시한다.
도 2는 열 방출을 위한 경로를 제공하기 위해, 노출된 재료를 가진 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 3은 열 방출을 위한 경로를 제공하기 위해, 노출되는 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열체를 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 4는 실리콘 관통 비아들(TSVs; through-silicon vias)을 갖는 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 5는 내장형 인쇄 회로기판(PCB) 및/또는 인터포저(interposer)를 가진 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 6은 PCB/인터포저를 갖는 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 7은 본 출원에 설명된 PoP 구조들을 제작하기 위한 방법의 프로세스 흐름도이다.
도 8은 예시적인 패키지형 디바이스 배열체 및 수동 및/또는 능동 전자 구성요소들을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 9는 다수의 다이들 및 수동 및/또는 능동 전자 구성요소들을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 10은 본 출원에서 설명된 PoP 구조들을 제작하기 위한 방법의 다른 프로세스 흐름도이다.
도 11은 예시적인 PoP 패키징 배열체를 개략적으로 예시한다.
도 12는 다른 예시적인 PoP 패키징 배열체를 개략적으로 예시한다.BRIEF DESCRIPTION OF THE DRAWINGS Embodiments of the present invention will be readily understood by the following detailed description together with the accompanying drawings. To facilitate this description, like reference numerals designate like structural elements. Embodiments of the present application are illustrated by way of example, and not by way of limitation, in the figures of the accompanying drawings.
1A schematically illustrates exemplary packaging arrangements comprising an exemplary die arrangement of a die-down flip PoP structure.
1B schematically illustrates an exemplary packaging arrangement of FIG. 1A having an upper package attached to a lower package.
Figure 2 schematically illustrates another exemplary packaging arrangement comprising another exemplary die arrangement of a die-down flip PoP structure with exposed material to provide a path for heat release.
Figure 3 schematically illustrates another exemplary packaging arrangement including another exemplary die arrangement of the exposed die-down flip PoP structure to provide a path for heat release.
Figure 4 schematically illustrates another exemplary packaging arrangement comprising another exemplary die arrangement of a die-down flip PoP structure with through-silicon vias (TSVs).
FIG. 5 schematically illustrates another exemplary packaging arrangement comprising another exemplary die arrangement of a die-down flip PoP structure with a built-in printed circuit board (PCB) and / or an interposer.
Figure 6 schematically illustrates another exemplary packaging arrangement comprising another exemplary die arrangement of a die-down flip PoP structure with a PCB / interposer.
7 is a process flow diagram of a method for producing the PoP structures described in the present application.
Figure 8 schematically illustrates an exemplary packaged device arrangement and another exemplary packaging arrangement including passive and / or active electronic components.
Figure 9 schematically illustrates another exemplary packaging arrangement comprising a plurality of dies and passive and / or active electronic components.
10 is another process flow diagram of a method for fabricating the PoP structures described in the present application.
Figure 11 schematically illustrates an exemplary PoP packaging arrangement.
Figure 12 schematically illustrates another exemplary PoP packaging arrangement.

도 1a는 패키지 온 패키지(PoP) 패키징 배열체가 상부 패키지(102) 및 하부 패키지(104)를 포함하는 실시예에 따른 패키징 배열체(100)를 예시한다. 예시적인 목적들을 위해, 패키지들은 개별 항목들로서 예시된다. 상부 패키지(102)는 기판층(106)을 포함한다. 상부 패키지(102) 내의 다이 배열체는 제1 다이(108) 및 제2 다이(110)를 포함할 수 있고, 여기서 각 다이(108, 110)는 솔더 볼들(112)을 통해 기판층(106)에 부착된다. 이러한 구성은 솔더 볼들(112)과 기판층(106) 사이의 공간에 언더필 재료(underfill material)(114)를 포함할 수 있다. 솔더 볼들(112)은 일반적으로 본드 패드들(bond pads) 또는 접촉 영역들(미도시)에 위치된다. 다이들(108, 110)은 플립-칩 동작을 통해 기판층(106)에 결합될 수 있다. 대안적으로, 와이어 본딩 프로세스 및 접착층(미도시)이 다이들(108, 110)을 기판층(106)에 결합하는데 사용될 수 있다. 부가적으로, 상부 패키지(102)는 각 개별 상부 패키지(102)가 하나 이상의 다이들을 포함하는, 두 개 이상의 개별 상부 패키지들(102)(미도시)을 포함할 수 있다.FIG. 1A illustrates a packaging arrangement 100 according to an embodiment in which a package-on-package (PoP) packaging arrangement includes a top package 102 and a bottom package 104. FIG. For illustrative purposes, packages are illustrated as individual items. The top package 102 includes a substrate layer 106. The die arrangement in the top package 102 may include a first die 108 and a second die 110 wherein each die 108 and 110 is connected to a substrate layer 106 via solder balls 112. In one embodiment, Respectively. Such an arrangement may include an underfill material 114 in the space between the solder balls 112 and the substrate layer 106. Solder balls 112 are generally located in bond pads or contact areas (not shown). The dies 108 and 110 may be coupled to the substrate layer 106 through a flip-chip operation. Alternatively, a wire bonding process and an adhesive layer (not shown) may be used to bond the dies 108, 110 to the substrate layer 106. Additionally, the top package 102 may include two or more individual top packages 102 (not shown), wherein each individual top package 102 includes one or more dies.

다양한 실시예들에 따라, 제1 다이(108) 및 제2 다이(110)는 메모리 디바이스들이고, 실시예에 따르면, 제1 다이(108) 및 제2 다이(110)는 모바일 디바이스용 모바일 더블 데이터 레이트(mDDR) 동기식 동적 랜덤 액세스 메모리(DRAM)이다. 모바일 DDR은 또한 저 전력 DDR로서 공지되어 있다. 그러나, 이들에 한정되는 것은 아니나, 더블 데이터 레이트 동기식 동적 랜덤 액세스 메모리(DDR SDRAM), 동적 랜덤 액세스 메모리(DRAM), NOR 또는 NAND 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등을 포함하는 다른 유형들의 메모리 디바이스들이 이용될 수 있다.According to various embodiments, the first die 108 and the second die 110 are memory devices, and according to an embodiment, the first die 108 and the second die 110 may be mobile double data for mobile devices Rate (mDDR) synchronous dynamic random access memory (DRAM). Mobile DDR is also known as low power DDR. However, it should be understood that other types of data, including but not limited to double data rate synchronous dynamic random access memory (DDR SDRAM), dynamic random access memory (DRAM), NOR or NAND flash memory, static random access memory Memory devices can be used.

다른 실시예에 따라, 제1 다이(108) 및 제2 다이(110)를 가진 상부 패키지(102)는 주문형 제품들에 대한 것이고, 실시예에 따르면, 제1 다이(108) 및/또는 제2 다이(110)는 모바일 디바이스용 주문형 집적 회로들(ASICs)을 나타낼 수 있다.According to another embodiment, the top package 102 with the first die 108 and the second die 110 is for custom products, and according to an embodiment, the first die 108 and / The die 110 may represent application specific integrated circuits (ASICs) for mobile devices.

상부 패키지(102)는 복수의 솔더 볼들(115)을 더 포함한다. 복수의 솔더 볼들(115)은 상부 패키지(102)의 기판층(106)의 하측에 부착될 수 있다. 도 1a의 실시예에서, 복수의 솔더 볼들(115)은 하부 패키지(104) 상에 상부 패키지(102)를 전기적으로 그리고 물리적으로 부착 또는 적층하기 위한 구성을 형성한다.The top package 102 further includes a plurality of solder balls 115. A plurality of solder balls (115) may be attached to the underside of the substrate layer (106) of the top package (102). In the embodiment of FIG. 1A, a plurality of solder balls 115 form a configuration for electrically and physically attaching or stacking the top package 102 on the bottom package 104.

명확성을 위하여, 상부 패키지(102) 내에 사용된 재료들 및 상부 패키지(102) 내 다른 구성요소들이 본 출원에 상세하게 예시 및/또는 설명되지 않을 수 있다. 그러한 재료들 및 구성요소들은 일반적으로 해당 기술분야에 잘 공지되어 있다.For clarity, the materials used in the top package 102 and other components in the top package 102 may not be illustrated and / or described in detail in this application. Such materials and components are generally well known in the art.

하부 패키지(104)는 상측(117a) 및 하측(117b)을 포함하는 기판층(116)을 포함한다. 도 1a에 도시된 바와 같이, 상측(117a)은 하부 패키지(104)의 대체로 편평한 표면, 즉, 홈들, 돌출부들, 자국들, 오목부들 등이 대체로 없는 대체로 부드러운 표면을 형성한다. 일 실시예에서, 상측(117a)의 대체로 편평한 표면은 임의의 구성들을 포함하지 않고, 이는 상측(117a)이 상부 패키지(102)의 다양한 설계들 및 선택들을 수용(또는 지지)하도록 허용한다. 따라서, 하부 패키지(104)의 평평한 상부 표면은 상부 패키지(102)의 복수의 솔더 볼들(115)이 하부 패키지(104)에 부착하기 위한 편리한 방법을 제공하며, 이는 상부 패키지(102)(또는 다수의 개별적인 상부 패키지들(102))을 설계하고 이에 의해, 패키징 배열체(100)를 설계하는데 있어서 보다 큰 유연성을 허용한다.The lower package 104 includes a substrate layer 116 comprising an upper side 117a and a lower side 117b. As shown in FIG. 1A, the upper side 117a forms a generally flat surface of the lower package 104, that is, a generally smooth surface substantially free of grooves, protrusions, marks, recesses, and the like. In one embodiment, the generally flat surface of the top side 117a does not include any configurations, which allows the top side 117a to accept (or support) various designs and selections of the top package 102. [ The flat upper surface of the lower package 104 thus provides a convenient way for a plurality of solder balls 115 of the upper package 102 to attach to the lower package 104, (E.g., individual top packages 102 of the package arrangement 100), thereby allowing greater flexibility in designing the packaging arrangement 100.

하부 패키지(104)는 다이-다운 플립 구조에서 접착층(120)을 통해 기판층(116)의 하측(117b)에 부착되는 다이(118)를 포함한다. 다른 실시예들에서, 본 출원에 더 논의될 바와 같이, 다이(118)는 솔더 볼들을 통해 기판층(116)의 하측(117b)에 부착될 수 있다.The lower package 104 includes a die 118 that is attached to the underside 117b of the substrate layer 116 through the adhesive layer 120 in a die-down flip structure. In other embodiments, the die 118 may be attached to the underside 117b of the substrate layer 116 through solder balls, as will be discussed further in the present application.

다양한 실시예들에서, 다이(118)는 모바일 디바이스용 모바일 더블 데이터 레이트(mDDR) 동기식 동적 랜덤 액세스 메모리(DRAM)와 같은, 메모리 디바이스일 수 있다. 이들에 한정되는 것은 아니나, 더블 데이터 레이트 동기식 동적 랜덤 액세스 메모리(DDR SDRAM), 동적 랜덤 액세스 메모리(DRAM), NOR 또는 NAND 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등을 포함하는 다른 유형들의 메모리 디바이스들이 이용될 수 있다. 다른 실시예에 따라, 다이(118)는 하부 패키지(104) 상에 로직을 그리고 상부 패키지(102) 상에 메모리를 포함하는 혼재된 로직 메모리 적층을 생성하기 위한 로직 디바이스일 수 있다.In various embodiments, the die 118 may be a memory device, such as mobile double data rate (mDDR) synchronous dynamic random access memory (DRAM) for mobile devices. But are not limited to, other types of memory devices, including double data rate synchronous dynamic random access memory (DDR SDRAM), dynamic random access memory (DRAM), NOR or NAND flash memory, static random access memory Can be used. In accordance with another embodiment, the die 118 may be a logic device for creating logic on the bottom package 104 and a mixed logic memory stack containing memory on the top package 102. [

다이(118)는 하나 이상의 본드 패드들(122a, 122b)을 포함하는 표면들을 가진다. 하나 이상의 본드 패드들(122a, 122b)은 일반적으로 예를 들어, 알루미늄 또는 구리와 같은 전기적으로 전도성 재료를 포함한다. 다른 적합한 재료들이 다른 실시예들에서 사용될 수 있다. 다이(118)는 대응하는 본드 패드들(122a, 122b)에 결합되는 본딩 와이어들(126a, 126b)을 통해 기판층(116) 상에 위치되는 하나 이상의 기판 패드들(124a, 124b)에 결합된다. 다이(118)는 몰딩 재료에 의해 하부 패키지(104)에 고정될 수 있다. 다른 실시예들에서, 다이(118)는 플립 칩 또는 전도성 접착재들을 통해 기판층(116)과 전기적으로 상호연결할 수 있다. 다이(118)의 전기 신호들은 예를 들면, 다이(118) 상에 형성된 집적 회로(IC) 디바이스(미도시)에 대한 입력/출력(I/O) 신호들 및/또는 전원/접지를 포함할 수 있다.The die 118 has surfaces that include one or more bond pads 122a, 122b. The one or more bond pads 122a, 122b generally comprise an electrically conductive material such as, for example, aluminum or copper. Other suitable materials may be used in other embodiments. Die 118 is coupled to one or more substrate pads 124a and 124b that are positioned on substrate layer 116 through bonding wires 126a and 126b that are coupled to corresponding bond pads 122a and 122b . The die 118 may be secured to the lower package 104 by a molding material. In other embodiments, the die 118 may be electrically interconnected with the substrate layer 116 through flip-chip or conductive adhesives. The electrical signals of the die 118 may include, for example, input / output (I / O) signals and / or power / ground for an integrated circuit (IC) device .

실시예에 따르면, 하부 패키지(104)는 몰드-어레이-프로세스(MAP)를 통해 생성된다. 하부 패키지(104)는 일반적으로 봉합재의 형태로 된, 인클로저(128)를 더 포함한다. 인클로저(128)는 솔더 볼들(129)을 노출시키기 위해 에칭된다. 대안적으로, 인클로저(128)를 에칭한 후에, 솔더 볼들(129)이 인클로저(128)의 에칭된 개구들(131)에 부가된다. 솔더 볼들(130)은 솔더 볼들(129)에 부가되고 패키징 배열체(100)를 예를 들어, 인쇄 회로 기판(PCB), 다른 패키지 등과 같은, 기판(미도시)에 결합하는데 사용될 수 있다. 대안적으로, 단일 솔더 볼들(결합된 솔더 볼들(129) 및 솔더 볼들(130))이 인클로저(128)를 에칭한 후 에칭된 개구들(131)에 부가된다. 솔더 볼들(130)은 일반적으로 하부 패키지(104)의 주변 주위에 또는 측면들에 있고, 이에 의해 볼 그리드 어레이(BGA; ball grid array)를 형성한다.According to an embodiment, the lower package 104 is created through a mold-array-process (MAP). The lower package 104 further includes an enclosure 128, generally in the form of a seal. Enclosure 128 is etched to expose solder balls 129. Alternatively, after etching the enclosure 128, solder balls 129 are added to the etched openings 131 of the enclosure 128. Solder balls 130 may be added to solder balls 129 and used to bond packaging arrangement 100 to a substrate (not shown), such as, for example, a printed circuit board (PCB), another package, Alternatively, single solder balls (bonded solder balls 129 and solder balls 130) are added to the etched openings 131 after etching the enclosure 128. The solder balls 130 are generally on or around the periphery of the bottom package 104 thereby forming a ball grid array (BGA).

명료함을 위해, 하부 패키지(104) 내에서 사용되는 재료들 및 하부 패키지(104) 내의 기타 구성요소들이 본 출원에서 상세히 예시 및/또는 설명되지 않는다. 그러한 재료들 및 구성요소들은 일반적으로 해당 기술분야에 잘 공지되어 있다.For clarity, the materials used in the bottom package 104 and other components in the bottom package 104 are not illustrated and / or described in detail in this application. Such materials and components are generally well known in the art.

도 1b는 하부 패키지(104)에 부착되는 상부 패키지(102)를 갖는 패키징 배열체(100)를 예시한다. 도 1a 및 도 1b의 실시예에서, 복수의 솔더 볼들(115)은 하부 패키지(104)에 상부 패키지(102)를 전기적으로 그리고 물리적으로 부착 또는 적층하기 위한 구성을 형성한다. 앞에서 언급한 바와 같이, 상부 패키지(102)는 하부 패키지(104)에 부착되는 두 개 이상의 개별 상부 패키지들을 포함할 수 있다.1B illustrates a packaging arrangement 100 having an upper package 102 attached to a lower package 104. The upper package 102 may be attached to a lower package 104, In the embodiment of FIGS. 1A and 1B, a plurality of solder balls 115 form a configuration for electrically and physically attaching or stacking the top package 102 to the bottom package 104. As noted above, the top package 102 may include two or more discrete top packages attached to the bottom package 104.

본 발명의 부가적인 실시예들은 일반적으로 다이-다운 플립 구조를 가지고 도 2 내지 도 6에 예시된 하부 패키지(104)의 다양한 실시예들을 포함하는 패키징 배열체들에 관한 것이다. 간결함을 위해, 도 2 내지 도 7의 구성요소들과 동일하거나 유사한 도 1a 및 도 1b에 예시된 구성요소들이 본 출원에 추가로 논의되지 않는다.Additional embodiments of the present invention generally relate to packaging arrangements having various embodiments of the lower package 104 illustrated in FIGS. 2-6 with a die-down flip structure. For the sake of brevity, the elements illustrated in Figures 1a and 1b, which are the same as or similar to those of Figures 2 through 7, are not discussed further in this application.

도 2는 상부 패키지(102) 및 하부 패키지(204)를 포함하는 패키징 배열체(200)의 다른 실시예를 예시한다. 도 2의 실시예에서, 열 전도성 재료(206)는 다이(118)의 하측 상에 포함된다. 실시예에서, 열 전도성 재료(206)는 접착층(208)을 통해 다이(118)의 하측에 부착된다. 열 전도성 재료(206)는 이에 제한되지는 않으나, 금속, 실리콘 또는 양호한 열 전도에 적절한 임의의 재료를 포함한다.FIG. 2 illustrates another embodiment of a packaging arrangement 200 that includes a top package 102 and a bottom package 204. In the embodiment of FIG. 2, thermally conductive material 206 is included on the underside of die 118. In an embodiment, the thermally conductive material 206 is attached to the underside of the die 118 via an adhesive layer 208. The thermally conductive material 206 includes, but is not limited to, metal, silicon, or any material suitable for good thermal conduction.

하부 패키지(204)는 열 전도성 재료(206)에 결합되는 접촉 열 전도재들(TIM: thermal interface materials)(210)을 포함한다. TIM(210)은 이들에 제한되지는 않으나, 필름, 그리스 조성물(grease composition), 및 언더필 재료를 포함한다. 필름은 아몰퍼스 재료를 증착함으로써 준비될 수 있는, 초박형 열 전도성 재료일 수 있다. 그리스 조성물은 높은 열 전도율과 우수한 분산 특성을 갖는 조성물을 포함 할 수있다. 일반적인 TIM은 백색의 페이스트 또는 열 그리스, 통상적으로 산화 알루미늄, 산화 아연, 또는 질화 붕소로 충전된 실리콘 오일이다. 일부 유형들의 TIM들은 미세화된 또는 분쇄된 은을 사용한다. 다른 유형의 TIM은 상 변화 재료들을 포함한다. 상 변화 재료들은 일반적으로 실온에서 고체이지만, 작동 온도들에서 액화하고 그리스처럼 동작한다.The lower package 204 includes thermal interface materials (TIM) 210 that are coupled to the thermally conductive material 206. The TIM 210 includes, but is not limited to, a film, a grease composition, and an underfill material. The film may be an ultra-thin, thermally conductive material, which may be prepared by depositing an amorphous material. The grease composition may comprise a composition having a high thermal conductivity and good dispersion characteristics. A common TIM is a white paste or a silicone oil filled with thermal grease, typically aluminum oxide, zinc oxide, or boron nitride. Some types of TIMs use micronized or pulverized silver. Other types of TIM include phase change materials. Phase change materials are generally solid at room temperature, but liquefy at operating temperatures and behave like grease.

언더필 재료는 원하는 물리적 속성들에 기초하여 선택될 수 있다. 따라서, 열 전도성 재료(206)는 TIM(210)에 대한 열 방출용 경로를 제공한다. 패키징 배열체(200)는 예를 들면, PCB 또는 다른 패키징 배열체와 같은 기판(미도시)에 결합될 수 있다. TIM(210)을 수용하기 위해 기판에 구멍이 제공될 수 있다.The underfill material can be selected based on the desired physical properties. Thus, the thermally conductive material 206 provides a path for heat release to the TIM 210. The packaging arrangement 200 may be coupled to a substrate (not shown) such as, for example, a PCB or other packaging arrangement. A hole may be provided in the substrate to accommodate the TIM 210.

도 3은 상부 패키지(102) 및 하부 패키지(304)를 포함하는 패키징 배열체(300)의 실시예를 예시한다. 다이(118)는 솔더 볼들(306)을 통해 기판층(116)에 부착된다. 다양한 실시예들에 따라, 언더필 재료(308)는 솔더 볼들(306) 중 기판층(116) 및 다이(118) 사이에 제공된다. 언더필 재료(308)는 솔더 볼들(306)에 의해 형성되는 접합부들에 대한 보호를 제공한다. 그것은 또한 다이(118)의 내부 층들의 균열 및 박리를 방지한다. 언더필 재료(308)는 고 순도, 저 응력 액상 에폭시일 수 있다. 일반적으로, 솔더 볼들(306)의 크기가 클수록, 언더필 재료(308)에 대한 필요가 더 적어진다.FIG. 3 illustrates an embodiment of a packaging arrangement 300 that includes a top package 102 and a bottom package 304. The die 118 is attached to the substrate layer 116 via solder balls 306. In accordance with various embodiments, underfill material 308 is provided between substrate layer 116 and die 118 of solder balls 306. The underfill material 308 provides protection for the joints formed by the solder balls 306. It also prevents cracking and peeling of the inner layers of die 118. The underfill material 308 can be a high purity, low stress liquid epoxy. Generally, the larger the size of solder balls 306, the less need for underfill material 308.

하부 패키지(304)는 다이(118)의 후면에 결합되는 접촉 열 전도재(TIM)(310)를 포함한다. TIM(310)은 이전에 설명된 바와 같이, 이들에 제한되지는 않으나, 필름, 그리스 조성물, 및 언더필 재료를 포함한다. 도 3의 실시예에서, 다이(118)의 후면이 노출된다. 다이(118)의 노출된 후면은 TIM(310)에 열 방출을 위한 경로를 제공한다. 패키징 배열체(300)는 예를 들면, PCB 또는 다른 패키징 배열체와 같은 기판(미도시)에 결합될 수 있다. TIM(310)을 수용하기 위해 기판에 구멍이 제공될 수 있다.The lower package 304 includes a contact thermal conductive material (TIM) 310 that is bonded to the backside of the die 118. The TIM 310 includes, but is not limited to, a film, a grease composition, and an underfill material, as previously described. In the embodiment of FIG. 3, the backside of the die 118 is exposed. The exposed back surface of the die 118 provides a path for heat dissipation to the TIM < RTI ID = 0.0 > 310. < / RTI > The packaging arrangement 300 can be coupled to a substrate (not shown) such as, for example, a PCB or other packaging arrangement. A hole may be provided in the substrate to accommodate the TIM 310.

도 4는 상부 패키지(102) 및 하부 패키지(404)를 포함하는 패키징 배열체(400)의 실시예를 예시한다. 다이(118)는 솔더 범프들(solder bumps)(306)을 통해 기판층(116)에 부착된다. 언더필 재료(308)가 하부 패키지(404)의 기판층(116) 및 다이(118) 사이에 위치되는 간격에 제공된다. 언더필 재료(308)는 솔더 볼들(306)에 의해 형성되는 접합부들에 대한 보호를 제공한다.Figure 4 illustrates an embodiment of a packaging arrangement 400 that includes a top package 102 and a bottom package 404. The die 118 is attached to the substrate layer 116 through solder bumps 306. An underfill material 308 is provided at an interval located between the substrate layer 116 of the lower package 404 and the die 118. The underfill material 308 provides protection for the joints formed by the solder balls 306.

도 4의 실시예에서, 다이(118)는 실리콘 관통 비아들(TSV들)(406)을 포함한다. 실시예에서, 다이(118)는 다이(118)의 후면을 노출시키는 것을 돕기 위해 인클로저(128) 내에 매립될 수 있다. TSV들(406)은 다이(118)를 통해 솔더 볼들(306)로 지나가는 수직 전기 연결들 비아들(수직 상호연결 액세스) 이다. 실시예에서, 하부 패키지(404)는 하부 패키지(404)에 부착되는 부가적인 솔더 볼들(408)을 포함한다. 부가적인 솔더 볼들(408)은 예를 들어, 접지/전원 및 입력/출력들에 대해 사용될 수 있다.In the embodiment of FIG. 4, the die 118 includes silicon through vias (TSVs) 406. In an embodiment, the die 118 may be embedded within the enclosure 128 to help expose the backside of the die 118. The TSVs 406 are vertical electrical interconnect vias (vertical interconnect access) passing through the die 118 to the solder balls 306. In an embodiment, the bottom package 404 includes additional solder balls 408 that are attached to the bottom package 404. Additional solder balls 408 may be used, for example, for ground / power and input / outputs.

하나 이상의 TSV들(406)은 본드 패드들(미도시)에 전기적 결합되고 일반적으로 다이(118)를 통해 전기 신호들을 라우팅하기 위해, 전기적으로 전도성 재료, 예컨대, 구리로 충전된다. 비아들의 밀도가 대체로 높고 연결들의 길이가 본드와이어들에 비해 더 짧을 때, TSV들(406)은 본드와이어들에 비해 개선된 성능을 제공하는 경향이 있다. 다이(118)의 노출된 후면은 하부 패키지(404)의 열 방출을 제공한다. 따라서, 패키징 배열체(400)는 패키징 배열체(400)를 사용하는 전자 디바이스들에 대해 증가된 핀카운트(pincount) 및 더 높은 속도들을 제공할 수 있다.One or more TSVs 406 are electrically coupled to bond pads (not shown) and are charged with an electrically conductive material, e.g., copper, to route electrical signals generally through the die 118. TSVs 406 tend to provide improved performance over bond wires when the densities of the vias are generally high and the lengths of the connections are shorter than the bond wires. The exposed back surface of the die 118 provides heat dissipation of the bottom package 404. Thus, the packaging arrangement 400 can provide increased pin count and higher speeds for electronic devices using the packaging arrangement 400.

도 5는 상부 패키지(102) 및 하부 패키지(504)를 포함하는 패키징 배열체(500)의 실시예를 예시한다. 다이(118)는 솔더 범프들(306)을 통해 기판층(510)에 부착된다.FIG. 5 illustrates an embodiment of a packaging arrangement 500 that includes a top package 102 and a bottom package 504. The die 118 is attached to the substrate layer 510 via solder bumps 306.

도 5의 실시예에서, 하부 패키지(504)는 다이(118)의 하측에 부착되는 하나 이상의 PCB들 및/또는 인터포저들(506)을 포함한다. 다양한 실시예들에 따라, PCB/인터포저(506)는 열 압축 프로세스 또는 솔더 리플로 프로세스(solder reflow process)를 사용하여 다이(118)에 본딩된다. 즉, 하나 이상의 전기적 전도성 구조들(예컨대, 필러들, 범프들, 패드들, 재분배 층)이 PCB/인터포저(506) 및 다이(118) 사이에 본드를 형성하기 위해 PCB/인터포저(506) 및 다이(118) 상에 형성된다.In the embodiment of FIG. 5, the lower package 504 includes one or more PCBs and / or interposers 506 attached to the underside of the die 118. In accordance with various embodiments, the PCB / interposer 506 is bonded to the die 118 using a thermal compression process or a solder reflow process. That is, one or more electrically conductive structures (e.g., fillers, bumps, pads, redistribution layers) may be provided to the PCB / interposer 506 to form a bond between the PCB / interposer 506 and the die 118. [ And the die 118.

일부 실시예들에서, 다이(118) 및 PCB/인터포저(506) 양자는 동일하거나 유사한 열 팽창 계수(CTE)를 갖는 재료(예컨대, 실리콘)를 포함한다. 다이(118) 및 PCB/인터포저(506)에 대해 동일하거나 유사한 CTE를 갖는 재료를 사용하는 것은 재료들의 가열 및/또는 냉각 미스매치와 연관된 스트레스를 감소시킨다.In some embodiments, both die 118 and PCB / interposer 506 comprise a material (e.g., silicon) having the same or similar thermal expansion coefficient (CTE). Using a material having the same or similar CTE for die 118 and PCB / interposer 506 reduces the stress associated with heating and / or cooling mismatch of materials.

PCB/인터포저(506)는 특히 다이(118)를 인클로저(128) 내에 내장시키기 위해 하나 이상의 층들을 형성하는 동안, 다이(118)에 대해 물리적 버퍼, 지지체, 및 보강재를 제공한다. 즉, 본 출원에 설명된 바와 같이 PCB/인터포저(506)에 결합된 다이(118)는 다이(118) 단독인 경우 보다 인클로저(128) 제조에 연관된 스트레스에 대해 더 구조적으로 잘 견디는 보호된 집적 회로 구조를 제공하여, 개선된 수율 및 신뢰성 있는 하부 패키지(504)를 야기한다.The PCB / interposer 506 provides a physical buffer, support, and stiffener for the die 118, particularly while forming one or more layers to embed the die 118 in the enclosure 128. That is, the die 118 coupled to the PCB / interposer 506 as described in the present application may be a protected integrated circuit (IC) that is more structurally resistant to the stresses associated with fabricating the enclosure 128 than when the die 118 alone Circuit structure, resulting in an improved yield and a reliable lower package 504.

실시예에서, 하부 패키지(504)는 부가적인 솔더 볼들(512)을 포함한다. PCB/인터포저(506)에 부착된 부가적인 솔더 볼들(512)은 예를 들어, 접지/전원 및 입력/출력들에 사용될 수 있다.In an embodiment, the bottom package 504 includes additional solder balls 512. Additional solder balls 512 attached to the PCB / interposer 506 may be used, for example, for ground / power and input / outputs.

도 6은 상부 패키지(102) 및 하부 패키지(604)를 포함하는 패키징 배열체(600)의 실시예를 예시한다. 다이(118)는 접착층(120)을 통해 기판층(116)에 부착된다. 예시된 바와 같이, 다이(118)는 와이어 본딩 프로세스를 통해 기판층(116)에 결합된다.FIG. 6 illustrates an embodiment of a packaging arrangement 600 that includes a top package 102 and a bottom package 604. The die 118 is attached to the substrate layer 116 through the adhesive layer 120. As illustrated, the die 118 is bonded to the substrate layer 116 through a wire bonding process.

솔더 범프들(606)은 다이(118)의 하측에 부착된다. PCB 또는 인터포저(608)는 솔더 볼들(606)에 부착된다. 실시예에서, PCB/인터포저(608)는 노출되거나 매립될 수 있다. 실시예에서, 하부 패키지(604)는 부가적인 솔더 볼들(610)을 포함한다. 부가적인 솔더 볼들(610)은 예를 들어, 접지/전원 및 입력/출력들에 대해 사용될 수 있다. 도 6의 실시예는 부가적인 핀카운트를 허용할 수 있고, 하부 패키지(604)의 열 방출을 위해 PCB/인터포저(608)를 통하는 경로를 제공한다.Solder bumps 606 are attached to the underside of the die 118. A PCB or interposer 608 is attached to the solder balls 606. In an embodiment, the PCB / interposer 608 may be exposed or buried. In an embodiment, the bottom package 604 includes additional solder balls 610. Additional solder balls 610 may be used, for example, for ground / power and input / outputs. The embodiment of FIG. 6 may allow for additional pin counts and provide a path through the PCB / interposer 608 for heat dissipation of the bottom package 604.

도 7은 본 발명의 일 실시예에 따른, 예시적인 방법(700)을 예시한다. 702에서, 방법(700)은 기판층을 포함하는 제1 패키지를 제공하는 단계를 포함하고, 여기서 기판층은 (i) 상측, 및 (ii) 상측에 대향하는 하측을 포함하고, 기판층의 상측은 대체로 편평한 표면을 형성하며, 제1 패키지는 기판층의 하측에 결합되는 다이를 더 포함한다.Figure 7 illustrates an exemplary method 700, in accordance with one embodiment of the present invention. At 702, the method 700 includes providing a first package comprising a substrate layer, wherein the substrate layer comprises (i) an upper side, and (ii) a lower side opposite the upper side, The first package further comprises a die coupled to a lower side of the substrate layer.

704에서, 방법(700)은 제2 패키지의 하부 표면에 부착되는 복수의 열들의 솔더 볼들을 갖는 제2 패키지를 제공하는 단계를 포함한다.At 704, the method 700 includes providing a second package having a plurality of rows of solder balls attached to a lower surface of the second package.

706에서, 방법(700)은 제2 패키지의 복수의 열들의 솔더 볼들을 통해, 제1 패키지의 대체로 편평한 표면에 제2 패키지를 부착하는 단계를 포함한다.At 706, the method 700 includes attaching the second package to a generally flat surface of the first package through solder balls of the plurality of rows of the second package.

도 8은 하부 패키지(804)를 포함하는 패키징 배열체(800)를 예시한다. 보여지는 바와 같이, 하부 패키지(804)는 도 1a 및 도 1b에 예시된 하부 패키지(104)와 동일하거나 유사하게 배열된 것으로 예시된다. 그러나, 하부 패키지(804)는 원하는 경우 도 2 내지 도 6에 예시된 바와 같이 하부 패키지들(204, 304, 404, 504 및 604)과 동일하거나 유사하게 배열될 수 있다. 간결함을 위해, 도 1a 및 도 1b에 예시되고 하부 패키지(104)에 대해 설명된 구성요소들은 본 출원에 추가로 논의되지 않는다.FIG. 8 illustrates a packaging arrangement 800 including a bottom package 804. As shown, the bottom package 804 is illustrated as being arranged in the same or similar arrangement as the bottom package 104 illustrated in FIGS. 1A and 1B. However, the lower package 804 may be the same or similar to the lower packages 204, 304, 404, 504, and 604 as illustrated in FIGS. 2-6, if desired. For the sake of brevity, the components illustrated in Figures 1A and 1B and described for the bottom package 104 are not discussed further in the present application.

패키징 배열체(800)는 솔더 볼들(806)을 통해 하부 패키지(804)의 기판층(116)의 상측(117a)에 결합될 수 있는 하나 이상의 패키지형 디바이스들(802)을 포함한다. 패키지형 디바이스(802)는 그 위에 패키지형 디바이스(802)가 구비된 다양한 구성요소들 및/또는 다이들(미도시)이 다양한 방법들을 통해 패키지형 디바이스(802)를 생성하기 위해 부착될 수 있는 기판층(808)을 선택적으로 포함할 수 있다. 따라서, 패키지형 디바이스(802)는 메모리 디바이스들인 하나 이상의 다이들(미도시)을 포함할 수 있다. 예를 들어, 패키지 디바이스는 도 1 내지 도 6에 예시된 상부 패키지(102)와 유사할 수 있다. 패키지형 디바이스(802)는 모바일 디바이스용 더블 데이터 레이트(mDDR) 동기식 동적 랜덤 액세스 메모리(DRAM)의 형태인 하나 이상의 다이들(미도시)을 포함할 수 있다. 모바일 DDR은 또한 저 전력 DDR로서 공지되어 있다. 그러나, 이들에 한정되는 것은 아니나, 더블 데이터 레이트 동기식 동적 랜덤 액세스 메모리(DDR SDRAM), 동적 랜덤 액세스 메모리(DRAM), NOR 또는 NAND 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등을 포함하는 다른 유형들의 메모리 디바이스들이 이용될 수 있다. 대안적으로, 패키지형 디바이스(802)의 하나 이상의 다이들은 모바일 디바이스용 주문형 집적 회로들(ASICs)을 나타낼 수 있다.The packaging arrangement 800 includes one or more packaged devices 802 that can be coupled to the top side 117a of the substrate layer 116 of the bottom package 804 via solder balls 806. [ The packaged device 802 may be configured such that various components and / or dice (not shown) having the packaged device 802 thereon can be attached to create the packaged device 802 through various methods And may optionally include a substrate layer 808. Thus, packaged device 802 may include one or more dice (not shown) that are memory devices. For example, the package device may be similar to the top package 102 illustrated in Figs. 1-6. The packaged device 802 may include one or more dies (not shown) in the form of double data rate (mDDR) synchronous dynamic random access memory (DRAM) for mobile devices. Mobile DDR is also known as low power DDR. However, it should be understood that other types of data, including but not limited to double data rate synchronous dynamic random access memory (DDR SDRAM), dynamic random access memory (DRAM), NOR or NAND flash memory, static random access memory Memory devices can be used. Alternatively, one or more dies of packaged device 802 may represent application specific integrated circuits (ASICs) for mobile devices.

패키징 배열체(800)는 하나 이상의 수동 및/또는 능동 전자 구성요소들(810)을 더 포함한다. 수동 및/또는 능동 구성요소들(810)은 임의의 적합한 방식으로 기판(116)의 상측(117a)에 부착될 수 있다. 예를 들어, 수동 및/또는 능동 전자 구성요소들(810)은 리드들(leads)(812) 및 솔더(814)를 통해 기판(116)의 상측(117a)에 부착될 수 있다. 수동 구성요소들(810)의 예들은 이들에 한정되지는 않으나, 커패시터들, 레지스터들, 컨덕터들, 트랜스포머들, 트랜스듀서들, 센서들, 및 안테나들을 포함한다. 수동 구성요소들의 다른 예는 이들에 제한되지는 않으나, 네트워크들, 예컨대, 레지스터 커패시터(RC) 회로 및 인덕터 커패시터(LC) 회로를 포함한다. 능동 구성요소들(810)의 예들은 이들에 한정되지는 않으나, 반도체 다이들, 집적 회로들, 다이오드들(예컨대, 발광 다이오드들(LED들), 레이저 다이오드들 등), 광전자 디바이스들 및 전원들을 포함한다. 패키지형 디바이스(802)로부터의 신호들 및/또는 수동/능동 전자 구성요소들(810)은 기판(116)을 통해 라우팅될 수 있다. 패키징 배열체(800)는 원하는 경우, 서로의 위에 배열되는 다수의 하부 패키지들(804)을 포함할 수 있다. 다수의 하부 패키지들(804)은 서로 동일하게 또는 서로 상이하게 배열될 수 있다.The packaging arrangement 800 further includes one or more passive and / or active electronic components 810. The passive and / or active components 810 may be attached to the top side 117a of the substrate 116 in any suitable manner. For example, passive and / or active electronic components 810 may be attached to the top side 117a of the substrate 116 via leads 812 and solder 814. Examples of passive components 810 include, but are not limited to, capacitors, resistors, conductors, transformers, transducers, sensors, and antennas. Other examples of passive components include, but are not limited to, networks, e.g., resistor capacitor (RC) circuits and inductor capacitor (LC) circuits. Examples of active components 810 include, but are not limited to, semiconductor dies, integrated circuits, diodes (e.g., light emitting diodes (LEDs), laser diodes, etc.), optoelectronic devices, . Signals from the packaged device 802 and / or passive / active electronic components 810 may be routed through the substrate 116. The packaging arrangement 800 may include a plurality of lower packages 804 arranged above each other, if desired. The plurality of sub-packages 804 may be arranged identically or differently from one another.

도 9는 도 8의 패키징 배열체(800)와 유사한 패키징 배열체(900)의 다른 예를 예시한다. 또 다시, 패키징 배열체(900)는 도 1a 및 도 1b에 예시된 하부 패키지(104)와 동일하거나 유사하게 배열된 하부 패키지(904)를 포함하는 것으로 예시된다. 패키징 배열체(904)는 원하는 경우 도 2 내지 도 6에 예시된 하부 패키지들(204, 304, 404, 504 및 604)과 동일하거나 유사하게 배열된다. 간결함을 위해, 도 1a 및 도 1b에 예시되고 하부 패키지(104)에 대해 설명된 구성요소들이 본 출원에 추가로 논의되지 않는다.Figure 9 illustrates another example of a packaging arrangement 900 that is similar to the packaging arrangement 800 of Figure 8. Again, the packaging arrangement 900 is illustrated as including a bottom package 904 arranged in the same or similar arrangement as the bottom package 104 illustrated in FIGS. 1A and 1B. The packaging arrangement 904 is arranged the same or similar as the lower packages 204, 304, 404, 504 and 604 illustrated in FIGS. 2-6, if desired. For the sake of brevity, the components illustrated in Figures 1A and 1B and described for the bottom package 104 are not discussed further in this application.

패키징 배열체(900)는 솔더 볼들(906)을 가지고 하부 패키지(904)의 기판(116)의 상측(117a)에 부착되는 플립 칩인 다이(902)를 포함한다. 하나 이상의 수동 및/또는 능동 구성요소들(910)은 하부 패키지(904)의 기판(116)의 상측(117a)에 부착된다. 수동 및/또는 능동 전자 구성요소들(910)은 임의의 적합한 방식으로 기판(116)의 상측(117a)에 부착될 수 있다. 예를 들어, 수동 및/또는 능동 구성요소들(910)은 리드들(912) 및 솔더(914)를 통해 기판(116)의 상측(117a)에 부착될 수 있다. 수동 구성요소들(910)의 예들은 이들에 한정되지는 않으나, 커패시터들, 레지스터들, 컨덕터들, 트랜스포머들, 트랜스듀서들, 센서들, 및 안테나들을 포함한다. 수동 구성요소들의 다른 예는 이들에 제한되지는 않으나, 네트워크들, 예컨대, 레지스터 커패시터(RC) 회로 및 인덕터 커패시터(LC) 회로를 포함한다. 능동 구성요소들(910)의 예들은 이들에 한정되지는 않으나, 반도체 다이들, 집적 회로들, 다이오드들(예컨대, 발광 다이오드들(LED들), 레이저 다이오드들 등), 광전자 디바이스들 및 전원들을 포함한다.The packaging arrangement 900 includes a die 902 that is a flip chip attached to the top side 117a of the substrate 116 of the bottom package 904 with solder balls 906. One or more passive and / or active components 910 are attached to the top side 117a of the substrate 116 of the bottom package 904. The passive and / or active electronic components 910 may be attached to the top side 117a of the substrate 116 in any suitable manner. For example, passive and / or active components 910 may be attached to the top side 117a of the substrate 116 via leads 912 and solder 914. [ Examples of passive components 910 include, but are not limited to, capacitors, resistors, conductors, transformers, transducers, sensors, and antennas. Other examples of passive components include, but are not limited to, networks, e.g., resistor capacitor (RC) circuits and inductor capacitor (LC) circuits. Examples of active components 910 include, but are not limited to, semiconductor dies, integrated circuits, diodes (e.g., light emitting diodes (LEDs), laser diodes, etc.), optoelectronic devices, .

패키징 배열체(900)는 또한 하부 패키지(904)의 기판(116)의 상측(117a)에 부착되는 다이(916)를 포함한다. 다이(912)는 와이어들(918)을 통해 하부 패키지(904)의 기판(116)의 상측(117a)에 와이어 본딩된다. 접착층(920)은 다이(916)를 기판(116)의 상측(117a)에 부착하는데 이용될 수 있다. 다이로부터의 신호들(902), 수동/능동 전자 구성요소들(910) 및/또는 다이(916)는 하부 패키지(904)의 기판(116)을 통해 라우팅될 수 있다. 패키징 배열체(900)는 원하는 경우, 서로의 위에 배열되는 다수의 하부 패키지들(904)을 포함할 수 있다. 다수의 하부 패키지들(904)은 서로 동일하게 또는 서로 상이하게 배열될 수 있다.The packaging arrangement 900 also includes a die 916 attached to the top side 117a of the substrate 116 of the bottom package 904. The die 912 is wire bonded to the upper side 117a of the substrate 116 of the lower package 904 via the wires 918. [ The adhesive layer 920 can be used to attach the die 916 to the top side 117a of the substrate 116. [ Signals 902 from the die, passive / active electronic components 910 and / or die 916 may be routed through the substrate 116 of the lower package 904. The packaging arrangement 900 may include a plurality of lower packages 904 arranged above each other, if desired. The plurality of sub-packages 904 may be arranged identically or differently from one another.

도 10은 본 발명의 실시예에 따른, 예시적인 방법(1000)을 예시한다. 1002에서, 방법(1000)은 기판층을 포함하는 제1 패키지를 제공하는 단계를 포함하고, 여기서 기판층은 (i) 상측, 및 (ii) 상측에 대향하는 하측을 포함하고, 기판층의 상측은 대체로 편평한 표면을 형성하며, 제1 패키지는 기판층의 하측에 결합되는 다이를 더 포함한다.Figure 10 illustrates an exemplary method 1000, in accordance with an embodiment of the present invention. In 1002, the method 1000 includes providing a first package comprising a substrate layer, wherein the substrate layer comprises (i) an upper side, and (ii) a lower side opposite the upper side, The first package further comprises a die coupled to a lower side of the substrate layer.

1004에서, 방법(1000)은 제2 패키지의 하부 표면에 부착되는 복수의 열들의 솔더 볼들을 갖는 제2 패키지를 제공하는 단계를 포함한다.At 1004, the method 1000 includes providing a second package having a plurality of rows of solder balls attached to a lower surface of the second package.

1006에서, 방법(1000)은 제2 패키지의 복수의 열들의 솔더 볼들을 통해, 제1 패키지의 대체로 편평한 표면에 제2 패키지를 부착하는 단계를 포함한다.At 1006, the method 1000 includes attaching the second package to a generally flat surface of the first package through solder balls of the plurality of rows of the second package.

1008에서, 방법(1000)은 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 부착하는 단계를 포함한다.At 1008, the method 1000 comprises attaching at least one of (i) the active component or (ii) the passive component to a generally flat surface on the upper side of the substrate layer of the first package.

본 설명은 예를 들면 업/다운, 오버/언더, 및/또는, 또는 상부/하부와 같은 투시도 기반 설명들을 사용할 수 있다. 그러한 설명들은 단지 논의를 용이하게 하기 위해 사용되었을 뿐이며, 본 출원에 설명된 실시예들의 응용을 임의의 특정한 방향으로 한정하는 것을 의도하지 않는다.The description may use perspective-based descriptions such as up / down, over / under, and / or top / bottom. Such descriptions are merely used to facilitate discussion, and are not intended to limit the application of the embodiments described in this application to any particular direction.

본 발명의 목적들을 위해, 어구 "A/B"는 A 또는 B를 의미한다. 본 발명의 목적들을 위해, 어구 "A 및/또는 B"는 "(A), (B), 또는 (A 및 B)"를 의미한다. 본 발명의 목적들을 위해 어구 "A, B 및 C 중 적어도 하나"는 "(A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)"를 의미한다. 본 발명의 목적들을 위해, 어구 "(A)B”는 “(B) 또는 (AB)” 즉, A가 선택적 요소라는 것을 의미한다.For purposes of the present invention, the phrase "A / B" means A or B. For purposes of the present invention, the phrase "A and / or B" means "(A), (B), or (A and B) ". For purposes of the present invention, the phrase "at least one of A, B, and C" means "(A), (B), (C), (A and B), (A and C) (A, B, and C) ". For purposes of the present invention, the phrase "(A) B " means " (B) or (AB) "

다양한 동작들이 청구된 본 발명을 이해하기에 가장 도움이 되는 방식으로, 순차적으로 다수의 분리된 동작들로서 설명된다. 그러나, 설명의 순서가 이러한 동작들이 필수적으로 순서에 종속하는 것으로 의미하도록 간주되어서는 안 된다. 특히, 이러한 동작들은 제시된 순서로 수행되지 않을 수 있다. 설명된 동작들은 설명된 실시예들과 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행되고/되거나 설명된 동작들이 부가적인 실시예들에서 생략될 수 있다.Various operations are described as a number of separate operations in sequence, in a manner that is most helpful in understanding the claimed invention. However, the order of description should not be taken to imply that these operations are necessarily dependent on the order. In particular, these operations may not be performed in the order presented. The described operations may be performed in a different order than the described embodiments. Various additional operations may be performed and / or the described operations may be omitted in additional embodiments.

설명은 어구들 “실시예에서”, “실시예들에서”, 또는 유사한 표현을 사용하고, 이들 각각은 하나 이상의 동일한 또는 상이한 실시예들을 지칭할 수 있다. 추가로, 본 발명의 실시예들에 대해 사용된 바와 같이, “구비하는”, “포함하는”, “갖는”등의 용어들은 동의어이다.The description uses phrases " in an embodiment, " " in an embodiment, " or similar expressions, each of which may refer to one or more of the same or different embodiments. In addition, as used in the embodiments of the present invention, terms such as " comprising ", " comprising ", and " having "

칩, 집적 회로, 모놀리식 디바이스, 반도체 디바이스, 다이, 및 마이크로 전자 디바이스는 마이크로 전자 분야에서 대개 호환가능하게 사용된다. 본 발명은 해당 분야에서 일반적으로 이해되는 바와 같이 상기의 모든 것에 적용가능하다.BACKGROUND OF THE INVENTION Chips, integrated circuits, monolithic devices, semiconductor devices, die, and microelectronic devices are commonly used interchangeably in the microelectronics field. The present invention is applicable to all of the above, as is generally understood in the field.

본 발명의 추가적인 측면들은 하기의 사항들 중 하나 이상에 관련된다.Additional aspects of the present invention relate to one or more of the following.

패키지 온 패키지 배열체는 제1 패키지의 기판의 상측의 대체로 편평한 표면에 부착되는 제2 다이를 더 포함한다.The package-on-package arrangement further includes a second die attached to a generally flat surface above the substrate of the first package.

제2 다이는 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 와이어 본딩된다.The second die is wire bonded to a generally flat surface on the top side of the substrate layer of the first package.

제2 다이는 플립-칩 프로세스를 통해 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 부착된다.The second die is attached to the generally flat surface on the top side of the substrate layer of the first package through the flip-chip process.

패키지 온 패키지 배열체는 제1 다이 및 기판층 사이에 위치되는 접착층을 더 포함한다. 접착층은 제1 다이를 제2 패키지의 기판 층의 하측에 부착한다.The package-on-package arrangement further includes an adhesive layer positioned between the first die and the substrate layer. The adhesive layer attaches the first die to the underside of the substrate layer of the second package.

패키지 온 패키지 배열체는 제1 다이의 하측 상에 위치되는 본드 패드, 및 제2 패키지의 기판층의 하측 상에 위치되는 기판 패드를 더 포함한다. 다이의 본드 패드는 와이어를 통해, 제1 다이의 전기 신호들을 라우팅하기 위해 기판층의 기판 패드에 결합된다.The package-on-package arrangement further includes a bond pad located on the underside of the first die, and a substrate pad located on the underside of the substrate layer of the second package. The bond pads of the die are coupled to the substrate pads of the substrate layer through the wires to route the electrical signals of the first die.

복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 패키지 온 패키지 배열체는 제2 패키지의 기판층에 제1 다이를 전기적으로 연결하기 위해 기판층의 하측에 부착되는 제2 솔더 볼들, 및 제2 패키지의 기판층 및 제2 솔더 볼들 사이에 위치되는 언더필 재료를 더 포함한다.The plurality of rows of solder balls comprises first solder balls and the package on package arrangement includes second solder balls attached to the underside of the substrate layer for electrically connecting the first die to the substrate layer of the second package, Lt; RTI ID = 0.0 > 2 < / RTI > package and the second solder balls.

복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 패키지 온 패키지 배열체는 제2 패키지의 하측에 부착되는 제2 솔더 볼들을 더 포함하며, 제2 솔더 볼들은 이에 의해 볼 그리드 어레이를 형성하기 위해 제2 패키지의 주변 주위에 위치된다.The plurality of rows of solder balls include first solder balls and the package-on-package arrangement further includes second solder balls attached to a lower side of the second package, wherein the second solder balls form a ball grid array For example, around the periphery of the second package.

복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함한다. 기판층은 제1 기판층을 포함한다. 제1 패키지는 제1 다이 옆에 배열되는 제2 다이를 더 포함한다. 제1 다이 및 제2 다이 각각은 제2 솔더 볼들을 통해 제1 패키지에서의 제2 기판층에 연결된다.The plurality of rows of solder balls include first solder balls. The substrate layer comprises a first substrate layer. The first package further comprises a second die arranged next to the first die. Each of the first die and the second die is connected to the second substrate layer in the first package through the second solder balls.

패키지 온 패키지 배열체는 제1 다이의 하측에 부착되는 접촉 열 전도재를 더 포함한다.The package-on-package arrangement further includes a contact heat conduction material attached to the underside of the first die.

패키지 온 패키지 배열체는 접촉 열 전도재에 부착되는 열 전도성 재료를 더 포함한다.The package-on-package arrangement further includes a thermally conductive material attached to the contact thermal conductive material.

접촉 열 전도재는 필름, 그리스 조성물, 또는 언더필 재료 중 하나를 포함한다.The contact thermal conductive material includes one of a film, a grease composition, or an underfill material.

(i) 인터포저 또는 (ii) 인쇄 회로 기판 중 하나가 다이의 하측에 부착된다.(i) an interposer or (ii) a printed circuit board is attached to the underside of the die.

복수의 열들의 솔더 볼들은 제1 복수의 열들의 솔더 볼들을 포함하고, 패키지 온 패키지 배열체는 제2 복수의 열들의 솔더 볼들을 포함하는 제3 패키지를 포함하고, 제1 패키지는 제1 복수의 열들의 솔더 볼들을 통해, 제2 패키지의 대체로 편평한 표면에 부착되며, 상기 제3 패키지는 상기 제2 복수의 열들의 솔더 볼들을 통해, 제2 패키지의 대체로 편평한 표면에 부착된다.Wherein the plurality of rows of solder balls comprises a first plurality of rows of solder balls and the package on package arrangement comprises a third package comprising solder balls of a second plurality of rows, The solder balls of the second plurality of rows being attached to the generally flat surface of the second package and the third package being attached to the generally flat surface of the second package through the solder balls of the second plurality of rows.

복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 패키지 온 패키지 배열체는 기판층의 하측 및 제1 다이의 상측에 부착되는 제2 솔더 볼들, 및 제1 다이에 위치되어 제2 솔더 볼들 중 적어도 일부 사이에 각각 연장하는 복수의 실리콘 관통 비아들, 및 하부 패키지의 하측에 부착되는 복수의 제3 솔더 볼들을 더 포함한다.The plurality of rows of solder balls comprises first solder balls and the package-on-package arrangement includes second solder balls attached below the substrate layer and above the first die, and second solder balls positioned on the first die, A plurality of silicon through vias extending at least partially between the first and second solder balls, and a plurality of third solder balls attached to the underside of the bottom package.

방법은 제2 다이를 제1 패키지의 기판의 상측의 대체로 편평한 표면에 부착하는 단계를 더 포함한다.The method further comprises attaching the second die to a generally flat surface on the top side of the substrate of the first package.

제1 다이를 기판층의 하측에 부착하는 단계는 제1 다이를 접착층을 통해 기판층의 하측에 부착하는 단계를 포함한다.The step of attaching the first die to the underside of the substrate layer includes attaching the first die to the underside of the substrate layer through the adhesive layer.

복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 제1 다이를 기판층의 하측에 부착하는 단계는 제1 다이를 제2 솔더 볼들을 통해 기판층의 하측에 부착하는 단계를 포함한다.The plurality of rows of solder balls includes first solder balls and attaching the first die to the underside of the substrate layer includes attaching the first die to the underside of the substrate layer through the second solder balls.

방법은 (i) 제2 솔더 볼들 중에 그리고 (ii) 제1 패키지의 기판층의 하측 및 제1 다이 사이에 위치되는 공간 사이에 언더필 재료를 제공하는 단계를 더 포함한다.The method further includes providing underfill material between (i) second solder balls and (ii) a space located between the underside of the substrate layer of the first package and the first die.

방법은 제1 다이 상에 제1 다이의 하측 상에 위치되는 본드 패드를 제공하는 단계; 기판층 상에 제1 패키지의 기판층의 하측 상에 위치되는 기판 패드를 제공하는 단계; 및 와이어 본딩 프로세스를 통해, 이에 의해 제1 다이의 전기 신호들을 라우팅하기 위해 제1 다이 상의 본드 패드를 기판층 상의 기판 패드에 결합하는 단계를 더 포함한다.The method includes providing a bond pad located on a first die on a lower side of the first die; Providing a substrate pad on a substrate layer, the substrate pad being located below a substrate layer of the first package; And bonding the bond pads on the first die to the substrate pads on the substrate layer through a wire bonding process thereby routing the electrical signals of the first die.

복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 방법은 제2 솔더 볼들을 제1 패키지의 하측에 부착하는 단계를 포함하고, 여기서 제2 솔더 볼들은 제1 패키지의 우측 및 좌측 상에 위치된다.Wherein the plurality of rows of solder balls comprise first solder balls and the method comprises attaching second solder balls to the underside of the first package wherein the second solder balls are positioned on the right and left sides of the first package do.

방법은 접촉 열 전도재를 제1 다이의 하측에 부착하는 단계를 더 포함한다.The method further comprises attaching a contact thermal conductive material to the underside of the first die.

복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 방법은 기판층의 하측 상에 제2 솔더 볼들을 부착하는 단계; 제1 다이를 제2 솔더 볼들을 통해 기판층의 하측에 부착하는 단계; 및 제1 패키지의 하측에 부착되는 제3 솔더 볼들에 제2 솔더 볼들을 연결하기 위해 제1 다이에서 실리콘 관통 비아들을 제공하는 단계를 더 포함한다.The plurality of rows of solder balls comprising first solder balls, the method comprising: attaching second solder balls on a lower side of a substrate layer; Attaching a first die to the underside of the substrate layer through second solder balls; And providing the silicon through vias in the first die to connect the second solder balls to the third solder balls attached to the underside of the first package.

복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 방법은 제1 다이의 하측에 제2 솔더 볼들을 부착하는 단계; 및 (i) 인터포저 또는 (ii) 인쇄 회로 기판 중 하나를 제2 솔더 볼들에 결합하는 단계를 더 포함한다.Wherein the plurality of rows of solder balls comprise first solder balls and the method further comprises attaching second solder balls to a lower side of the first die; And bonding one of the (i) interposer or (ii) the printed circuit board to the second solder balls.

복수의 열들의 솔더 볼들은 제1 복수의 열들의 솔더 볼들을 포함하고, 방법은 제3 패키지의 하부 표면에 부착되는 제2 복수의 열들의 솔더 볼들을 갖는 제3 패키지를 제공하는 단계, 및 제2 복수의 열들의 솔더 볼들을 통해, 제3 패키지를 제1 패키지의 대체로 편평한 표면에 부착하는 단계를 더 포함한다.Wherein the plurality of rows of solder balls comprises a first plurality of rows of solder balls and the method further comprises providing a third package having a second plurality of rows of solder balls attached to a lower surface of the third package, 2 < / RTI > solder balls of a plurality of rows, attaching the third package to a generally flat surface of the first package.

소정의 실시예들이 본 출원에 예시되고 설명되었지만, 동일한 목적들을 달성하기 위해 연산된 폭 넓은 대안 및/또는 등가의 실시예들 또는 구현들이 본 발명의 범위에서 벗어나지 않고 예시되고 설명된 실시예들로 대체될 수 있다. 본 발명은 본 출원에 논의된 실시예들의 조정들 또는 변형들을 커버하도록 의도된다. 따라서, 본 출원에 설명된 실시예들은 청구범위와 그의 등가물들에 의해서만 한정될 수 있는 것으로 명시적으로 의도된다.While certain embodiments have been illustrated and described herein, it will be appreciated by those of ordinary skill in the art that a wide variety of alternatives and / or equivalent embodiments or implementations calculated to achieve the same purposes may be made without departing from the scope of the present invention, Can be replaced. The present invention is intended to cover adjustments or modifications of the embodiments discussed in this application. Accordingly, the embodiments described in this application are expressly intended to be limited only by the claims and their equivalents.

Claims (28)

제1 패키지로서,
(i) 상측, 및 (ii) 상기 상측에 대향하는 하측을 포함하는 기판층으로서, 상기 기판층의 상기 상측은 실질적으로 편평한 표면을 형성하는, 상기 기판층, 및
상기 기판층의 상기 하측에 결합되는 제1 다이를 포함하는, 상기 제1 패키지;
복수의 열들의 솔더 볼들을 포함하는 제2 패키지; 및
(i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 포함하고,
상기 제2 패키지는 상기 복수의 열들의 솔더 볼들을 통해, 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되고,
상기 (i) 능동 구성요소 또는(ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나는 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되는, 패키지 온 패키지 배열체.As a first package,
(i) an upper side, and (ii) a lower side opposite the upper side, the upper side of the substrate layer forming a substantially flat surface, and
A first die coupled to the underside of the substrate layer;
A second package including solder balls of a plurality of rows; And
(i) at least one of active components or (ii) one or both of the passive components,
The second package is attached to the substantially flat surface on the top side of the substrate layer of the first package through the solder balls of the plurality of rows,
Wherein at least one of (i) the active component or (ii) one or both of the passive components is attached to the substantially flat surface on the top side of the substrate layer of the first package. 청구항 1에 있어서,
상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되는 제2 다이를 더 포함하는, 패키지 온 패키지 배열체.The method according to claim 1,
Further comprising a second die attached to the generally flat surface on the upper side of the substrate layer of the first package. 청구항 2에 있어서,
상기 제2 다이는 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 와이어 본딩되는, 패키지 온 패키지 배열체.The method of claim 2,
Wherein the second die is wire-bonded to the substantially flat surface on the upper side of the substrate layer of the first package. 청구항 2에 있어서,
상기 제2 다이는 플립-칩 프로세스(flip-chip process)를 통해 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되는, 패키지 온 패키지 배열체.The method of claim 2,
Wherein the second die is attached to the substantially flat surface on the top side of the substrate layer of the first package via a flip-chip process. 청구항 1에 있어서,
상기 제1 다이와 상기 기판층 사이에 위치되는 접착층을 더 포함하고,
상기 접착층은 상기 제2 패키지의 상기 기판층의 상기 하측에 상기 제1 다이를 부착하는, 패키지 온 패키지 배열체.The method according to claim 1,
Further comprising an adhesive layer positioned between the first die and the substrate layer,
Wherein the adhesive layer attaches the first die to the lower side of the substrate layer of the second package. 청구항 1에 있어서,
상기 제1 다이의 상기 하측 상에 위치되는 본드 패드; 및
상기 제2 패키지의 상기 기판층의 상기 하측 상에 위치되는 기판 패드를 더 포함하고,
상기 다이의 상기 본드 패드는 상기 제1 다이의 전기 신호들을 라우팅하기 위해 와이어를 통해, 상기 기판층의 상기 기판 패드에 결합되는, 패키지 온 패키지 배열체.The method according to claim 1,
A bond pad positioned on the underside of the first die; And
Further comprising a substrate pad located on the lower side of the substrate layer of the second package,
Wherein the bond pad of the die is coupled to the substrate pad of the substrate layer through a wire to route electrical signals of the first die. 청구항 1에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 패키지 온 패키지 배열체는:
상기 제1 다이를 상기 제2 패키지의 상기 기판층에 전기적으로 연결하기 위해 상기 기판층의 상기 하측에 부착되는 제2 솔더 볼들; 및
상기 제2 패키지의 상기 기판층 및 상기 제2의 솔더 볼들 사이에 위치되는 언더필 재료(underfill material)를 더 포함하는, 패키지 온 패키지 배열체.The method of claim 1, wherein the plurality of rows of solder balls comprises first solder balls, the package on package arrangement comprising:
Second solder balls attached to the underside of the substrate layer to electrically connect the first die to the substrate layer of the second package; And
Further comprising an underfill material positioned between the substrate layer of the second package and the second solder balls. 청구항 1에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 패키지 온 패키지 배열체는:
상기 제2 패키지의 하측에 부착되는 제2 솔더 볼들을 더 포함하고;
상기 제2 솔더 볼들은 이에 의해 볼 그리드 어레이를 형성하기 위해 상기 제2 패키지의 주변 주위에 위치되는, 패키지 온 패키지 배열체.The method of claim 1, wherein the plurality of rows of solder balls comprises first solder balls, the package on package arrangement comprising:
Further comprising second solder balls attached to a lower side of the second package;
Wherein the second solder balls are thereby positioned around the periphery of the second package to form a ball grid array. 청구항 1에 있어서,
상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고;
상기 기판층은 제1 기판층을 포함하고;
상기 제1 패키지는 상기 제1 다이 옆에 배열되는 제2 다이를 더 포함하며;
상기 제1 다이 및 상기 제2 다이 각각은 제2 솔더 볼들을 통해 상기 제1 패키지에서의 제2 기판층에 연결되는, 패키지 온 패키지 배열체.The method according to claim 1,
The plurality of rows of solder balls comprising first solder balls;
The substrate layer comprising a first substrate layer;
The first package further comprising a second die arranged next to the first die;
Wherein each of the first die and the second die is connected to a second substrate layer in the first package via second solder balls. 청구항 1에 있어서,
상기 제1 다이의 하측에 부착되는 접촉 열 전도재를 더 포함하는, 패키지 온 패키지 배열체.The method according to claim 1,
Further comprising a contact thermal conductive material attached to the underside of the first die. 청구항 10에 있어서,
상기 접촉 열 전도재에 부착되는 열 전도성 재료를 더 포함하는, 패키지 온 패키지 배열체.The method of claim 10,
Further comprising a thermally conductive material attached to the contact thermal conductive material. 청구항 11에 있어서, 상기 접촉 열 전도재는 필름, 그리스(grease) 조성물, 또는 언더필 재료 중 하나를 포함하는, 패키지 온 패키지 배열체.12. The package-on-package arrangement of claim 11, wherein the contact heat-conducting material comprises one of a film, a grease composition, or an underfill material. 청구항 1에 있어서,
상기 다이의 하측에 부착되는 (i) 인터포저(interposer) 또는 (ii) 인쇄 회로 기판 중 하나를 더 포함하는, 패키지 온 패키지 배열체.The method according to claim 1,
Further comprising one of: (i) an interposer or (ii) a printed circuit board attached to the underside of the die. 청구항 1에 있어서,
상기 복수의 열들의 솔더 볼들은 제1 복수의 열들의 솔더 볼들을 포함하고;
상기 패키지 온 패키지 배열체는 제2 복수의 열들의 솔더 볼들을 포함하는 제3 패키지를 더 포함하고;
상기 제1 패키지는 상기 제1 복수의 열들의 솔더 볼들을 통해, 상기 제2 패키지의 상기 실질적으로 편평한 표면에 부착되며;
상기 제3 패키지는 상기 제2 복수의 열들의 솔더 볼들을 통해, 상기 제2 패키지의 상기 실질적으로 편평한 표면에 부착되는, 패키지 온 패키지 배열체.The method according to claim 1,
The plurality of rows of solder balls comprising a first plurality of rows of solder balls;
Wherein the package-on-package arrangement further comprises a third package comprising solder balls of a second plurality of rows;
The first package being attached to the substantially flat surface of the second package through solder balls of the first plurality of rows;
Wherein the third package is attached to the substantially flat surface of the second package through solder balls of the second plurality of rows. 청구항 1에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 패키지 온 패키지 배열체는:
상기 기판층의 상기 하측 및 상기 제1 다이의 상측에 부착된 제2 솔더 볼들; 및
상기 제1 다이에 위치되는 복수의 실리콘 관통 비아들로서, 상기 복수의 실리콘 관통 비아들 각각은
상기 제2 솔더 볼들 중 적어도 일부, 및
상기 하부 패키지의 하측에 부착되는 복수의 제3 솔더 볼 사이에 연장되는, 상기 복수의 실리콘 관통 비아들을 더 포함하는, 패키지 온 패키지 배열체.The method of claim 1, wherein the plurality of rows of solder balls comprises first solder balls, the package on package arrangement comprising:
Second solder balls attached to the lower side of the substrate layer and above the first die; And
A plurality of silicon through vias located in the first die, each of the plurality of silicon through vias
At least a portion of the second solder balls, and
Further comprising: the plurality of silicon through vias extending between a plurality of third solder balls attached to the underside of the bottom package. 기판층을 포함하는 제1 패키지를 제공하는 단계로서, 상기 기판층은 (i) 상측, 및 (ii) 상기 상측에 대향하는 하측을 포함하고, 상기 기판층의 상기 상측은 대체로 편평한 표면을 형성하며, 상기 제1 패키지는 상기 기판층의 상기 하측에 결합되는 제1 다이를 더 포함하는, 상기 제1 패키지를 제공하는 단계;
상기 제2 패키지의 하부 표면에 부착되는 복수의 열들의 솔더 볼들을 갖는 제2 패키지를 제공하는 단계;
상기 제2 패키지의 상기 복수의 열들의 솔더 볼들을 통해, 상기 제1 패키지의 상기 대체로 편평한 표면에 상기 제2 패키지를 부착하는 단계; 및
상기 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착하는 단계를 포함하는, 방법.Providing a first package comprising a substrate layer, wherein the substrate layer comprises (i) an upper side and (ii) a lower side opposite the upper side, the upper side of the substrate layer forming a generally flat surface The first package further comprising a first die coupled to the lower side of the substrate layer;
Providing a second package having a plurality of rows of solder balls attached to a lower surface of the second package;
Attaching the second package to the generally flat surface of the first package through solder balls of the plurality of rows of the second package; And
Attaching at least one of (i) the active component or (ii) one or both of the passive components to the substantially flat surface on the upper side of the substrate layer of the first package. 청구항 16에 있어서,
제2 다이를 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착하는 단계를 더 포함하는, 방법.18. The method of claim 16,
Attaching a second die to the generally flat surface on the upper side of the substrate layer of the first package. 청구항 17에 있어서, 상기 제2 다이는 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 와이어 본딩되는, 방법.18. The method of claim 17 wherein the second die is wire bonded to the substantially flat surface on the upper side of the substrate layer of the first package. 청구항 17에 있어서, 상기 제2 다이는 플립-칩 프로세스를 통해 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되는, 방법.18. The method of claim 17, wherein the second die is attached to the substantially flat surface on the upper side of the substrate layer of the first package via a flip-chip process. 청구항 16에 있어서, 상기 기판층의 상기 하측에 상기 제1 다이를 상기 부착하는 단계는 접착층을 통해 상기 기판층의 상기 하측에 상기 제1 다이를 부착하는 단계를 포함하는, 방법.17. The method of claim 16, wherein attaching the first die to the underside of the substrate layer comprises attaching the first die to the underside of the substrate layer through an adhesive layer. 청구항 16에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 상기 기판층의 상기 하측에 상기 제1 다이를 상기 부착하는 단계는 제2 솔더 볼들을 통해 상기 기판층의 상기 하측에 상기 제1 다이를 부착하는 단계를 포함하는, 방법.17. The method of claim 16, wherein the plurality of rows of solder balls comprise first solder balls and the step of attaching the first die to the lower side of the substrate layer comprises: And attaching the first die. 청구항 21에 있어서,
(i) 상기 제2 솔더 볼들 중에 그리고 (ii) 상기 상기 제1 패키지의 상기 기판층의 상기 하측 및 상기 제1 다이 사이에 위치된 공간 사이에 언더필 재료를 제공하는 단계를 더 포함하는, 방법.23. The method of claim 21,
further comprising providing underfill material between (i) the second solder balls and (ii) a space located between the lower side of the substrate layer of the first package and the first die. 청구항 16에 있어서,
상기 제1 다이 상에 본드 패드를 제공하는 단계로서, 상기 본드 패드는 상기 제1 다이의 하측 상에 위치되는, 상기 본드 패드를 제공하는 단계;
상기 기판층 상에 기판 패드를 제공하는 단계로서, 상기 기판 패드는 상기 제1 패키지의 상기 기판층의 상기 하측 상에 위치되는, 상기 기판 패드를 제공하는 단계; 및
이에 의해 상기 제1 다이의 전기 신호들을 라우팅하기 위해 와이어 본딩 프로세스를 통해, 상기 제1 다이 상의 상기 본드 패드를 상기 기판층 상의 상기 기판 패드에 결합하는 단계를 더 포함하는, 방법.18. The method of claim 16,
Providing a bond pad on the first die, the bond pad being located on a lower side of the first die;
Providing a substrate pad on the substrate layer, wherein the substrate pad is positioned on the lower side of the substrate layer of the first package; And
Thereby bonding the bond pads on the first die to the substrate pads on the substrate layer through a wire bonding process to route the electrical signals of the first die. 청구항 16에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 방법은:
제2 솔더 볼들을 상기 제1 패키지의 하측에 부착하는 단계를 더 포함하고,
상기 제2 솔더 볼들은 상기 제1 패키지의 우측 및 좌측 상에 위치되는, 방법. 17. The method of claim 16, wherein the plurality of rows of solder balls comprise first solder balls,
Further comprising attaching second solder balls to the underside of the first package,
Wherein the second solder balls are positioned on the right and left sides of the first package. 청구항 16에 있어서,
접촉 열 전도재를 상기 제1 다이의 하측에 부착하는 단계를 더 포함하는, 방법.18. The method of claim 16,
Further comprising attaching a contact thermal conductive material to the underside of the first die. 청구항 16에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 방법은:
제2 솔더 볼을 상기 기판층의 상기 하측 상에 부착하는 단계;
상기 제2 솔더 볼을 통해 상기 제1 다이를 상기 기판층의 상기 하측에 부착하는 단계; 및
상기 제2 솔더 볼들을 상기 제1 패키지의 하측에 부착된 제3 솔더 볼들에 연결하기 위해 상기 제1 다이에 실리콘 관통 비아들을 제공하는 단계를 더 포함하는, 방법.17. The method of claim 16, wherein the plurality of rows of solder balls comprise first solder balls,
Attaching a second solder ball to the lower side of the substrate layer;
Attaching the first die through the second solder ball to the lower side of the substrate layer; And
Further comprising providing silicon through vias in the first die to connect the second solder balls to third solder balls attached to the underside of the first package. 청구항 16에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 방법은:
제2 솔더 볼들을 상기 제1 다이의 하측에 부착하는 단계; 및
(i) 인터포저 또는 (ii) 인쇄 회로 기판 중 하나를 상기 제2 솔더 볼들에 결합하는 단계를 더 포함하는, 방법.17. The method of claim 16, wherein the plurality of rows of solder balls comprise first solder balls,
Attaching second solder balls to the underside of the first die; And
further comprising coupling one of (i) an interposer or (ii) a printed circuit board to the second solder balls. 청구항 16에 있어서,
상기 복수의 열들의 솔더 볼들은 제1 복수의 열들의 솔더 볼들을 포함하고;
상기 방법은:
제3 패키지의 하부 표면에 부착된 제2 복수의 열들의 솔더 볼들을 갖는 상기 제3 패키지를 제공하는 단계, 및
상기 제2 복수의 열들의 솔더 볼들을 통해, 상기 제3 패키지를 상기 제1 패키지의 상기 실질적으로 편평한 표면에 부착하는 단계를 더 포함하는, 방법.18. The method of claim 16,
The plurality of rows of solder balls comprising a first plurality of rows of solder balls;
The method comprising:
Providing the third package with solder balls of a second plurality of rows attached to a lower surface of the third package; and
And attaching the third package to the substantially flat surface of the first package through solder balls of the second plurality of rows.
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