KR101056750B1 - Stack Chip Package using TSV - Google Patents
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Abstract
본 발명은 TSV를 이용한 적층 칩 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아(TSV)를 이용하여 복수의 칩들을 적층시킨 반도체 패키지의 열방출 효과를 극대화시킬 수 있고, 관통 실리콘 비아에 의한 칩의 수율 저하 위험을 줄일 수 있도록 한 TSV를 이용한 적층 칩 패키지에 관한 것이다.
즉, 본 발명은 관통 실리콘 비아(TSV)를 갖는 칩이 적층된 패키지에 열방출 수단을 구비하되, 각 적층 칩에 직접 또는 간접적으로 접촉하는 열방출 수단을 구비하여, 칩에서 발생되는 열의 외부 방출을 극대화시킬 수 있고, 칩의 수율을 정확하게 판단할 수 있도록 한 열방출 수단을 갖는 TSV를 이용한 적층 칩 반도체 패키지를 제공하고자 한 것이다.The present invention relates to a stacked chip package using a TSV, and more particularly, to maximize the heat dissipation effect of a semiconductor package in which a plurality of chips are stacked using a through silicon via (TSV), and a chip by a through silicon via. The present invention relates to a multilayer chip package using a TSV to reduce the risk of yield reduction.
That is, the present invention includes heat dissipation means in a package in which chips having through silicon vias (TSV) are stacked, and heat dissipation means in direct or indirect contact with each stacked chip, so that external emission of heat generated from the chip is provided. To provide a laminated chip semiconductor package using a TSV having a heat dissipation means that can maximize the, and can accurately determine the yield of the chip.
Description
본 발명은 TSV를 이용한 적층 칩 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아(TSV)를 이용하여 복수의 칩들을 적층시킨 반도체 패키지의 열방출 효과를 극대화시킬 수 있고, 관통 실리콘 비아에 의한 칩의 수율 저하 위험을 줄일 수 있도록 한 TSV를 이용한 적층 칩 패키지에 관한 것이다.
The present invention relates to a stacked chip package using a TSV, and more particularly, to maximize the heat dissipation effect of a semiconductor package in which a plurality of chips are stacked using a through silicon via (TSV), and a chip by a through silicon via. The present invention relates to a multilayer chip package using a TSV to reduce the risk of yield reduction.
기존의 적층 칩 패키지는 기판의 칩부착영역에 복수개의 칩이 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간이 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.Conventional stacked chip package is manufactured in a structure in which a plurality of chips are attached to a chip attaching region of a substrate, and a bonding pad of each chip and a conductive circuit pattern of the substrate are electrically connected to each other so that wire bonding is possible. This is necessary, and also requires a circuit pattern area of a substrate to which wires are connected, resulting in an increase in the size of the semiconductor package.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(TSV: Through silicon via)를 이용한 구조가 제안되었는 바, 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조로서, 그 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.In view of this, a structure using through silicon vias (TSV) has been proposed as an example of a stack package. After forming through silicon vias in each chip at the wafer stage, the through silicon vias are perpendicular to each other. As a structure to allow physical and electrical connection between the chips, the conventional manufacturing process is briefly described as follows.
첨부한 도 7은 종래의 관통 실리콘 비아를 형성하는 과정을 설명하는 단면도이다.7 is a cross-sectional view illustrating a process of forming a conventional through silicon via.
먼저, 웨이퍼 레벨에서 각 칩(700)의 본딩패드 인접부분에 수직홀(702)을 형성하고, 이 수직홀(702)의 표면에 절연막(미도시됨)을 형성한다.First, a
상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(702) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(704)을 매립해서 관통 실리콘 비아(706)를 형성한다.In the state in which the seed metal film is formed on the insulating layer, a through silicon via 706 is formed by burying an electrolytic material, that is, a
다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(706)에 매립된 전도성 금속(704)을 노출시킨다.Next, the backside of the wafer is back ground to expose the
이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아의 전도성 금속를 통해 전기적 신호 교환 가능하게 수직으로 쌓아올린 후, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.Subsequently, after sawing and separating the wafer into individual chips, at least two or more chips are vertically stacked on the substrate so as to be electrically signal exchanged through conductive metal of through silicon vias, and then molding the top surface of the substrate including the stacked chips, The solder package is mounted on the bottom of the board to complete the stack package.
그러나, 상기와 같이 관통 실리콘 비아가 형성된 복수의 칩을 적층시킨 패키지는 별도의 열방출수단이 갖추어져 있지 아니하여, 칩에서 발생되는 열을 제대로 방출시키지 못하는 단점이 있고, 열 방출이 제대로 이루어지지 않음에 따라 칩 성능이 저하되는 문제점이 있었다.However, a package in which a plurality of chips stacked with through silicon vias are stacked as described above does not have a separate heat dissipation means, and thus does not properly dissipate heat generated from the chips, and heat dissipation is not properly performed. As a result, there was a problem that the chip performance is reduced.
또한, 칩에 형성되는 다수의 관통 실리콘 비아중 어느 하나에 불량이 발생된 경우 그 판별이 어려워, 칩의 수율 저하가 발생되는 문제점이 있었다.
In addition, when a defect occurs in any one of the plurality of through-silicon vias formed in the chip, it is difficult to determine the defect, resulting in a decrease in chip yield.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 관통 실리콘 비아(TSV)를 갖는 칩이 적층된 패키지에 열방출 수단을 구비하되, 각 적층 칩에 직접 또는 간접적으로 접촉하는 열방출 수단을 구비하여, 칩에서 발생되는 열의 외부 방출을 극대화시킬 수 있고, 칩의 수율을 정확하게 판단할 수 있도록 한 열방출 수단을 갖는 TSV를 이용한 적층 칩 반도체 패키지를 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in view of the above, and includes heat dissipation means in a package in which chips having through silicon vias (TSVs) are stacked, and heat dissipation means in direct or indirect contact with each stacked chip. Accordingly, an object of the present invention is to provide a stacked chip semiconductor package using TSV having heat dissipation means capable of maximizing external emission of heat generated from a chip and accurately determining chip yield.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는 기판과; 기판의 일부면적에 걸쳐 전기적 신호 교환 가능하게 적층되는 복수개의 액티브 칩과; 상기 기판의 나머지 면적에 걸쳐 적층되는 관통 실리콘 비아를 갖는 더미칩과; 상기 액티브 칩들중 가장 위쪽 및 아래쪽 칩을 제외한 나머지 액티브 칩의 상면인 비활성면에 걸쳐 소정의 배열로 형성되는 제1재배선과; 상기 액티브 칩의 저면인 활성면에 형성된 본딩패드와, 그 아래쪽에 적층되는 액티브 칩의 제1재배선간에 연결되는 전도성범프와; 상기 제1재배선과 일체로 연결되면서 상기 제1재배선이 형성된 액티브 칩과 동일선상에 위치되는 더미칩 상면에 소정 배열로 형성되되, 더미칩의 관통 실리콘 비아와 통전 가능하게 연결되는 제2재배선과; 상기 기판상에 몰딩되어 상기 액티브 칩 및 더미칩들을 봉지하는 열전도성 몰딩수지; 를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지를 제공한다.One embodiment of the present invention for achieving the above object is a substrate; A plurality of active chips stacked so as to be electrically exchanged over a portion of the substrate; A dummy chip having through silicon vias stacked over the remaining area of the substrate; A first rewiring formed in a predetermined arrangement over an inactive surface, which is an upper surface of an active chip except for the top and bottom chips among the active chips; A conductive pad connected between a bonding pad formed on an active surface, which is a bottom surface of the active chip, and a first rearrangement of an active chip stacked below the active pad; A second rewiring formed integrally with the first rewiring and formed in a predetermined arrangement on an upper surface of the dummy chip positioned on the same line as the active chip on which the first rewiring is formed, and electrically connected to the through silicon vias of the dummy chip; ; A thermally conductive molding resin molded on the substrate to encapsulate the active chips and the dummy chips; It provides a stacked chip package using a TSV, characterized in that configured to include.
바람직한 일 구현예로서, 상기 각 액티브 칩에 관통 실리콘 비아를 더 형성하고, 각 관통 실리콘 비아를 전도성 범프로 연결하여 액티브 칩들간의 전기적 신호 교환이 이루어지도록 한 것을 특징으로 한다.In a preferred embodiment, the through silicon vias are further formed in each of the active chips, and the through silicon vias are connected to the conductive bumps, so that electrical signals can be exchanged between the active chips.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는 기판과; 기판상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아가 형성된 복수개의 반도체 칩과; 상기 적층된 칩들 사이에 삽입 배열되되, 각 칩의 관통 실리콘 비아가 형성된 위치에 관통홀이 형성된 히트 스프레더와; 상기 기판상에 수직으로 세워지는 동시에 각 히트 스프레더의 사방 테두리에 일체로 연결되는 방열플레이트; 를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지를 제공한다.Another embodiment of the present invention for achieving the above object is a substrate; A plurality of semiconductor chips having through silicon vias stacked on the substrate so as to be electrically exchanged thereon; A heat spreader inserted between the stacked chips and having through holes formed at positions where through silicon vias of each chip are formed; A heat dissipation plate which is vertically erected on the substrate and integrally connected to all four edges of each heat spreader; It provides a stacked chip package using a TSV, characterized in that configured to include.
바람직한 다른 구현예로서, 상기 방열플레이트의 외표면에는 펠티어 소자가 더 부착된 것을 특징으로 한다.In another preferred embodiment, the outer surface of the heat dissipation plate is characterized in that the Peltier element is further attached.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는 기판과; 기판상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아가 형성된 복수개의 반도체 칩과; 상기 적층된 칩들 사이에 삽입 배열되되, 각 칩의 관통 실리콘 비아가 형성된 위치에 관통홀이 형성된 실리콘 인터포져와; 상기 적층된 칩들중 가장 위쪽 칩의 상면에 적층 부착되고, 그 저면에는 인터포져의 테두리 상면에 안착 지지되는 복수개의 다리를 갖는 히트 슬러그; 를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지를 제공한다.Another embodiment of the present invention for achieving the above object is a substrate; A plurality of semiconductor chips having through silicon vias stacked on the substrate so as to be electrically exchanged thereon; A silicon interposer inserted between the stacked chips and having through holes formed at positions where through silicon vias of each chip are formed; A heat slug having a plurality of legs which are stacked and attached to an upper surface of the uppermost chip among the stacked chips, and the lower surface of which is seated and supported on an upper surface of an edge of an interposer; It provides a stacked chip package using a TSV, characterized in that configured to include.
바람직한 또 다른 구현예로서, 상기 히트 슬러그의 다리들중 몇개는 실리콘 인터포져를 관통하여 기판상의 전도성패턴에 접지 연결되는 것을 특징으로 한다.In another preferred embodiment, some of the legs of the heat slug pass through the silicon interposer and are grounded to a conductive pattern on the substrate.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는 기판과; 기판상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아가 형성된 복수개의 반도체 칩과; 상기 적층된 칩들 사이 또는 외곽에 배열되는 열방출수단; 을 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지를 제공한다.Another embodiment of the present invention for achieving the above object is a substrate; A plurality of semiconductor chips having through silicon vias stacked on the substrate so as to be electrically exchanged thereon; Heat dissipation means arranged between or around the stacked chips; It provides a stacked chip package using a TSV, characterized in that configured to include.
상기 열방출수단의 일 구현예는 적층된 칩들 사이에 삽입 배열되되 각 칩의 관통 실리콘 비아가 형성된 위치에 관통홀이 형성된 수평판과, 각 수평판들의 테두리에 일체로 연결되는 동시에 그 하단이 기판상의 전도성패턴에 접지 연결되는 수직판으로 이루어진 히트 스프레더와; 상기 히트 스프레더의 가장 위쪽 수평판의 외표면과, 수직판의 외표면에 걸쳐 부착되는 방열판; 으로 구성된 것을 특징으로 한다.One embodiment of the heat dissipation means is inserted between the stacked chips, the horizontal plate having a through-hole formed in the position where the through-silicon via of each chip is formed, and the bottom of the substrate is integrally connected to the edge of each horizontal plate A heat spreader comprising a vertical plate connected to the conductive pattern on the ground; A heat sink attached to the outer surface of the uppermost horizontal plate of the heat spreader and the outer surface of the vertical plate; .
상기 열방출수단의 다른 구현예는 적층된 칩들의 측면 및 가장 위쪽의 칩 상면에 걸쳐 부착되며, 냉매가 충진되어 있는 열전도성 냉매관과; 상기 열전도성 냉매관의 상면 및 측면에 걸쳐 부착되는 방열판; 으로 구성된 것을 특징으로 한다.Another embodiment of the heat dissipation means includes a thermally conductive refrigerant pipe attached to the side of the stacked chips and the uppermost chip top surface, the refrigerant is filled; A heat sink attached over the top and side surfaces of the thermally conductive refrigerant pipe; .
특히, 상기 열전도성 냉매관에는 냉매 충진 및 순환을 위한 주입관 및 배출관이 형성되고, 주입관에는 냉매탱크의 냉매를 펌핑하는 순환펌프가 연결되고, 배출관은 냉매가 복귀 저장되도록 냉매탱크와 연결된 것을 특징으로 한다.
In particular, the thermally conductive refrigerant pipe is formed with an injection pipe and a discharge pipe for filling and circulating the refrigerant, a circulating pump for pumping the refrigerant in the refrigerant tank is connected to the injection pipe, the discharge pipe is connected to the refrigerant tank so that the refrigerant is returned and stored It features.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above problem solving means, the present invention provides the following effects.
본 발명에 따르면, 관통 실리콘 비아(TSV)끼리 전도성 범프 등을 이용하여 전기적으로 연결시키며 복수의 칩들을 적층시키되, 히트스프레더, 열전도성 물질, 방열판 등을 포함하는 열방출 수단을 여러가지 형태로 조합하여 각 칩에 직접 또는 간접적으로 접촉되게 구비함으로써, 적층된 각 칩에서 발생되는 열의 방출을 극대화시킬 수 있다.According to the present invention, the through silicon vias (TSV) are electrically connected to each other by using conductive bumps, etc., and a plurality of chips are stacked, and heat dissipating means including a heat spreader, a heat conductive material, a heat sink, and the like are combined in various forms. By directly or indirectly contacting each chip, it is possible to maximize the release of heat generated in each stacked chip.
또한, 액티브 칩에는 관통 실리콘 비아를 형성하지 않고, 별도의 더미 칩에 관통 실리콘 비아를 형성하여 액티브 칩과 재배선으로 연결함으로써, 액티브 칩에 대한 신뢰성 및 수율을 향상시킬 수 있다.
In addition, through-through vias are not formed in the active chip, but through-vias are formed in a separate dummy chip and connected to the active chip by rewiring, thereby improving reliability and yield of the active-chip.
도 1a 및 도 1b는 본 발명의 제1실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도,
도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도,
도 3a 및 도 3b는 본 발명의 제3실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도,
도 4a 및 도 4c는 본 발명의 제4실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도,
도 5 및 도 6은 본 발명의 각 실시예에 적용 가능한 전자파 차폐 구조 및 칩 적층 구조를 나타낸 단면도,
도 7은 종래의 관통 실리콘 비아가 형성된 칩과 그 적층 구조를 설명하는 단면도.1A and 1B are cross-sectional views illustrating a stacked chip package using a TSV according to a first embodiment of the present invention;
2A to 2C are cross-sectional views illustrating a stacked chip package using a TSV according to a second embodiment of the present invention;
3A and 3B are cross-sectional views illustrating a stacked chip package using a TSV according to a third embodiment of the present invention;
4A and 4C are cross-sectional views illustrating a stacked chip package using a TSV according to a fourth embodiment of the present invention;
5 and 6 are cross-sectional views showing an electromagnetic shielding structure and a chip stacking structure applicable to each embodiment of the present invention;
7 is a cross-sectional view illustrating a chip on which a through silicon via is formed in the related art and a stacked structure thereof;
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 제1실시예에 따른 TSV를 이용한 적층 칩 패키지 구조를 설명하면 다음과 같다.First, the multilayer chip package structure using TSV according to the first embodiment of the present invention will be described.
첨부한 도 1a 및 도 1b는 본 발명의 제1실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도이다.1A and 1B are cross-sectional views illustrating a stacked chip package using a TSV according to a first embodiment of the present invention.
본 발명의 제1실시예에 따르면, 관통 실리콘 비아가 없는 액티브 칩과, 이 액티브 칩의 전기적 신호 교환을 위한 관통 실리콘 비아가 있는 더미칩을 기판상에 함께 적층시킨 점에 특징이 있다.According to the first embodiment of the present invention, an active chip without through silicon vias and a dummy chip with through silicon vias for electrical signal exchange of the active chip are stacked together on a substrate.
즉, 상기 기판(100)의 일부 면적에 걸쳐 전기적 신호 교환 가능하게 복수개의 액티브 칩(102a~102n)을 적층하되, 가장 아래쪽 칩(102a)과 기판(100)의 전도성패턴(101)간을 플립칩(120)을 매개로 전기적으로 연결하고, 그 위에 적층되는 액티브 칩(102b~102n)은 전도성 범프(110) 들을 매개로 전기적으로 연결시킨다.That is, a plurality of
이때, 상기 액티브 칩(102a~102n)들중 가장 위쪽(102n)을 제외한 나머지 액티브 칩(102a~102c)의 상면, 즉 입출력용 본딩패드가 없는 비활성면에 걸쳐 소정의 회로패턴을 이루면서 제1재배선(106)이 형성된다.At this time, the first cultivation is achieved by forming a predetermined circuit pattern on the upper surface of the remaining
상기 제1재배선(106, RDL:ReDistribution Line)은 통상의 포토-리소그라피(photo-lithography) 방식 또는 전기 도금 방식에 의하여 형성될 수 있다.The first redistribution line 106 (RDL: ReDistribution Line) may be formed by a conventional photo-lithography method or an electroplating method.
따라서, 상기 액티브 칩(102b~102n)의 저면인 활성면에 형성된 본딩패드와, 그 아래쪽에 적층되는 액티브 칩(102a~102c)의 해당 제1재배선(106)이 전도성범프(110)를 매개로 상호간에 전기적으로 연결된다.Therefore, the bonding pads formed on the active surfaces, which are the bottom surfaces of the
본 발명의 제1실시예에 따르면, 기판(100)상에 액티브 칩(102a~102n) 이외에, 액티브 칩(102a~102n)들과 기판간의 전기적 신호 경로가 되는 관통 실리콘 비아(103)가 형성된 더미칩(104a~104n)이 적층된다.According to the first embodiment of the present invention, in addition to the
보다 상세하게는, 상기 각 더미칩(104a~104n)은 액티브 칩(102a~102n)보다 하나 적은 갯수로 적층되어, 각 더미칩(104a~104n)은 액티브 칩(102a~102c)과 대응되며 동일한 수평선상에 위치하게 된다.In more detail, each of the
이때, 상기 각 더미칩(104a~104n)의 상면에는 각 액티브 칩(102a~102c)의 제1재배선(106)과 일체로 연결되는 제2재배선(108)이 동일한 형성 방법에 의하여 소정 배열을 이루며 형성되는 바, 이 제2재배선은 각 더미칩(104a~104n)의 관통 실리콘 비아(103)와 통전 가능하게 연결된다.At this time, the second
또한, 상기 기판(100)상에 열전도성 몰딩수지(112)가 몰딩되는 바, 이 몰딩수지(112)에 의하여 상기 액티브 칩(102a~102n) 및 더미칩(104a~104n)들이 완전히 봉지되거나, 또는 열방출을 보다 용이하게 하기 위해 액티브 칩(102a~102n) 및 더미칩(104a~104n)의 측면이 노출되며 봉지된다.In addition, a thermally
따라서, 상기 액티브 칩(102a~102n)에 관통 실리콘 비아를 형성하지 않음에 따라, 다수의 관통 실리콘 비아를 형성함에 따른 전기적 단락 등의 불량과 같은 수율 손실(yield loss)을 줄일 수 있고, 액티브 칩(102a~102n)에서 발생되는 열을 열전도성 몰딩수지(112)를 통해 외부로 방출시킬 수 있고, 재배선(106,108) 및 더미 칩(104a~104n)을 거쳐 전도성 몰딩수지(112)를 통해 외부로 방출시킬 수 있다.Accordingly, as the through silicon vias are not formed in the
한편, 상기 각 액티브 칩(102a~102c)에 관통 실리콘 비아(114)를 더 형성하고, 각 관통 실리콘 비아(114)를 전도성 범프(110)로 매개로 연결하여 액티브 칩(102a~102n)들의 전기적 신호 교환이 이루어지도록 하고, 가장 아래쪽 액티브 칩(102a)을 플립칩(120)을 이용하여 기판(100)상에 바로 연결시킬 수 있다.Meanwhile, the through
이에, 각 액티브 칩(102a~102n)의 입출력 경로가 제1재배선(106), 더미칩(104a~104n)의 제2재배선(108) 및 관통 실리콘 비아(103)를 통해 기판(100)으로 이루어질 뿐만 아니라, 각 액티브 칩(102a~102n)의 관통 실리콘 비아(114) 및 전도성 범프(110)를 통해 기판(100)으로 이루어지도록 함으로써, 입출력단자수를 늘려서 원할한 전기적 신호 전달 및 다핀화를 실현할 수 있다.Accordingly, the input / output path of each of the
여기서, 본 발명의 제2실시예에 따른 TSV를 이용한 적층 칩 패키지 구조를 설명하면 다음과 같다.Herein, the multilayer chip package structure using TSV according to the second embodiment of the present invention will be described.
첨부한 도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도이다.2A to 2C are cross-sectional views illustrating a stacked chip package using a TSV according to a second embodiment of the present invention.
본 발명의 제2실시예에 따른 패키지는 TSV를 이용한 적층 패키지로서, 열방출 효과를 극대화시킨 구조에 특징이 있다.The package according to the second embodiment of the present invention is a laminated package using TSV, and has a feature of maximizing a heat dissipation effect.
기판(200)상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아(204)가 형성된 복수개의 반도체 칩(202a~202n)이 적층되되, 각 칩(202a~202n) 사이에 다수의 관통홀(206)을 갖는 구리 포일(Cu foil)과 같은 히트 스프레더(208)가 삽입 위치된다.A plurality of
먼저, 기판(200)상의 전도성패턴(201)에 가장 아래쪽 칩(202a)이 전도성의 플립칩(230)을 매개로 전기적으로 연결되며 적층된 후, 가장 아래쪽 칩(202a) 위에 히트 스프레더(208)가 깔리며 부착되고, 그 위에 가장 아래쪽 칩(202a)과 전도성범프(220)를 매개로 연결되며 칩(202b)이 적층 부착되는 동일한 반복 과정을 통해, 다수개의 칩(202a~202n)들이 히트 스프레더(208)를 사이에 두고 적층된다.First, the
다시 말해서, 각 칩(202a~202n)의 관통 실리콘 비아(204)끼리 전도성범프(220)로 연결시키는 동일한 적층 반복 과정을 통해, 다수개의 칩(202a~202n)들이 히트 스프레더(208)를 사이에 두고 상호간에 전기적으로 연결되며 적층된다.In other words, a plurality of
특히, 각 칩(202a~202n)간의 전기적 연결수단인 전도성범프(220)는 히트 스프레더(208)의 관통홀(206)내에 위치되도록 하여, 히트스프레더(208)와 각 전도성범프(220)간에 접촉 간섭이 발생되지 않도록 한다.In particular, the
이때, 상기 각 칩(202a~202n)들 사이에 배열된 히트 스프레더(208)는 칩(202a~202n)보다 더 큰 면적으로 채택되어, 각 히트 스프레더(208)의 사방 테두리단이 돌출된 상태가 된다.At this time, the
이에, 상기 각 히트 스프레더(208)의 사방 테두리단을 기판(200)상에 수직으로 세워지는 수직판 형태의 방열플레이트(210)에 일체로 연결시키게 된다.Thus, the four edges of each of the
따라서, 각 칩(202a~202n)에서 발생된 열이 히트 스프레더(208)를 통해 외부로 방출될 수 있고, 특히 더욱 큰 방열 면적을 갖는 방열 플레이트(210)를 통해 칩에서 발생된 열이 보다 용이하게 외부로 방출될 수 있다.Therefore, heat generated in each
한편, 본 발명의 제2실시예에 따르면, 칩에서 발생된 열의 방출 효과를 보다 극대화시키기 위하여, 상기 방열 플레이트(210)의 외표면에 펠티어 소자(212)가 부착된다.Meanwhile, according to the second embodiment of the present invention, the
즉, 상기 펠티어 소자(212)는 펠티어 효과를 이용한 열전소자 쿨러(TEC: Thermoelectric Cooler)로서, 펠티어소자(212)의 흡열측이 방열 플레이트(210)에 접촉되게 하고, 펠티어소자(212)의 발열측이 외부방향을 향하도록 하여, 방열 플레이트(210)로 전달된 열이 펠티어소자(212)의 흡열측에 의하여 빼앗기도록 함으로써, 칩에서 발생된 열의 방출 효과를 보다 극대화시킬 수 있다.That is, the
여기서, 본 발명의 제3실시예에 따른 TSV를 이용한 적층 칩 패키지 구조를 설명하면 다음과 같다.Herein, the stacked chip package structure using TSV according to the third embodiment of the present invention will be described.
첨부한 도 3a 및 도 3b는 본 발명의 제3실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도이다.3A and 3B are cross-sectional views illustrating a stacked chip package using a TSV according to a third embodiment of the present invention.
본 발명의 제3실시예에 따른 패키지는 실리콘 인터포져(308)와 히트 슬러그(310)를 이용하여 열방출 효과를 극대화시킨 구조에 특징이 있다.The package according to the third embodiment of the present invention is characterized by a structure in which the heat dissipation effect is maximized by using the
먼저, 기판(300)상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아(304)가 형성된 복수개의 반도체 칩(302a~302n)이 적층되되, 각 칩(302a~302n)들 사이중 하나 또는 그 이상의 사이에 다수의 관통홀(306)을 갖는 실리콘 인터포져(308)가 삽입 위치된다.First, a plurality of
즉, 기판(300)상의 전도성패턴(301)에 가장 아래쪽 칩(302a)의 관통 실리콘 비아(304)가 전도성의 플립칩(330)을 매개로 전기적으로 연결되며 적층된 후, 가장 아래쪽 칩(302a)상에 또 다른 칩(302b)이 적층되되 관통 실리콘 비아(304)끼리 전도성범프(320)를 매개로 전기적으로 연결되는 등, 이렇게 각 칩(302a~302n)의 관통 실리콘 비아(304)끼리 전도성범프(320)로 연결시키는 동일한 적층 반복 과정을 통해, 다수개의 칩(302a~302n)들이 상호간에 전기적으로 연결되며 적층된다.That is, after the through silicon via 304 of the
이때, 각 칩(302a~302n)들 사이중 하나 또는 그 이상의 사이에 다수의 관통홀(306)을 갖는 실리콘 인터포져(308)가 삽입 위치되도록 하고, 실리콘 인터포져(308)는 각 칩(302a~302n)에 비해 보다 큰 면적을 갖는 것으로 채택하여 그 테두리가 각 칩(302a~302n)으로부터 돌출되돌고 한다.In this case, a
특히, 적층된 칩(302a~302n)들중 가장 위쪽 칩(302n)의 상면에 히트 슬러그(310)가 적층 부착되는 바, 이 히트 슬러그(310)의 저면에는 인터포져(308)의 테두리 상면에 안착 지지되는 복수개의 다리(312)가 일체로 형성된다.In particular, the
이때, 각 칩(302a~302n)간의 전기적 연결수단인 전도성범프(320)는 실리콘 인터포져(308)의 관통홀(306)내에 위치되도록 하여, 실리콘 인터포져(308)와 각 전도성범프(320)간에 접촉 간섭이 발생되지 않도록 한다.In this case, the
따라서, 칩(302a~302n)들에서 발생된 열이 실리콘 인터포져(308)를 경유하여 히트슬러그(310)를 통해 외부로 용이하게 방출된다.Accordingly, heat generated in the
한편, 본 발명의 제3실시예에 따르면, 상기 히트 슬러그(310)의 다리(312)들중 몇개를 실리콘 인터포져(308)를 관통하여 아래쪽으로 연장시키는 동시에 기판(300)상의 전도성패턴(301)에 접지 연결되도록 함으로써, 칩(302a~302n)들에서 발생된 열이 실리콘 인터포져(308)를 경유하여 히트슬러그(310)를 통해 외부로 방출되는 동시에 기판(300)의 접지용 전도성패턴(301)으로도 방출되어, 칩에서 발생되는 열 방출 효과를 더욱 크게 얻어낼 수 있다.Meanwhile, according to the third embodiment of the present invention, some of the
여기서, 본 발명의 제4실시예에 따른 TSV를 이용한 적층 칩 패키지 구조를 설명하면 다음과 같다.Herein, the stacked chip package structure using TSV according to the fourth embodiment of the present invention will be described.
첨부한 도 4a 내지 도 4c는 본 발명의 제4실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도이다.4A to 4C are cross-sectional views illustrating a stacked chip package using a TSV according to a fourth embodiment of the present invention.
본 발명의 제4실시예에 따른 TSV를 이용한 적층 칩 패키지는 냉매 및 방열판을 이용한 열방출수단 또는 히트스프레더 및 방열판을 이용한 열방출수단을 부가시킨 점에 특징이 있다.The stacked chip package using the TSV according to the fourth embodiment of the present invention is characterized in that a heat radiating means using a refrigerant and a heat sink or a heat radiating means using a heat spreader and a heat sink is added.
상기 기판(400)상에 관통 실리콘 비아(404)가 형성된 복수개의 반도체 칩(402a~402n)이 전기적 신호 교환 가능하게 적층된다.A plurality of
즉, 기판(400)상의 전도성패턴(401)에 가장 아래쪽 칩(402a)의 관통 실리콘 비아(404)가 전도성의 플립칩(440)을 매개로 전기적으로 연결되며 적층된 후, 가장 아래쪽 칩(402a)상에 또 다른 칩(402b)이 적층되되 관통 실리콘 비아(404)끼리 전도성범프(430)를 매개로 전기적으로 연결되는 등, 이렇게 각 칩(402a~402n)의 관통 실리콘 비아(404)끼리 전도성범프(430)로 연결시키는 동일한 적층 반복 과정을 통해, 다수개의 칩(402a~402n)들이 상호간에 전기적으로 연결되며 적층된다.That is, the through
이때, 상기 적층된 칩(402a~402n)들 사이 또는 외곽에 열방출수단(410)이 탑재된다.At this time, the heat dissipation means 410 is mounted between or around the stacked
본 발명의 제4실시예에 따른 열방출수단(410)의 일 구현예로서, 수평판(412)과 수직판(414)으로 이루어진 히트 스프레더(416)를 채택하게 된다.As an embodiment of the heat dissipation means 410 according to the fourth embodiment of the present invention, a
상기 히트 스프레더(416)의 수평판(412)은 적층된 칩(402a~402n)들 사이에 삽입 배열되되, 각 칩의 관통 실리콘 비아(404)를 연결하는 전도성범프(430)가 내재되는 다수의 관통홀이 형성된 구조로서, 각 칩(402a~402n)보다 큰 면적으로 채택된다.The
또한, 상기 히트 스프레더(416)의 수직판(414)은 각 칩(402a~402n)에서 돌출된 수평판(412)의 테두리단을 일체로 연결하면서 그 하단이 기판(400)상의 전도성패턴(401)에 접지 연결된다.In addition, the
또한, 상기 히트 스프레더(416)의 가장 위쪽 수평판(412)의 외표면과, 수직판(414)의 외표면에 걸쳐 다수의 방열핀을 갖는 방열판(418)이 더 부착된다.Further, a
따라서, 각 칩(402a~402n)에서 발생된 열이 히트 스프레더(416)의 수평판(412) 및 수직판(414)을 통해 외부로 방출될 수 있고, 또한 히트 스프레더(416)로 전달된 열이 방열판(418)을 통해 보다 용이하게 방출될 수 있다.Therefore, heat generated in each
본 발명의 제4실시예에 따른 열방출수단(410)의 다른 구현예는 적층된 칩(402a~402n)들의 측면 및 가장 위쪽의 칩 상면에 걸쳐 냉매가 충진되어 있는 열전도성 냉매관(420)을 부착하고, 열전도성 냉매관(420)의 상면 및 측면에 걸쳐 다수의 방열핀을 갖는 방열판(422)을 밀착시켜 부착시킨 점에 특징이 있다.Another embodiment of the heat dissipation means 410 according to the fourth embodiment of the present invention is a thermally conductive
선택적으로, 상기 열전도성 냉매관(420)을 밀폐형으로 채택하여, 그 내부에 겔(gel) 타입의 냉매를 충진하여 칩에서 발생되는 열을 흡열하여 방출시킬 수 있다.Optionally, the heat conductive
또는, 상기 열전도성 냉매관(420)을 냉매 충진 및 순환을 위한 주입관(424) 및 배출관(425)이 형성된 것으로 채택하고, 주입관(424)에는 냉매탱크(426)의 냉매를 펌핑하는 순환펌프(428)가 연결되도록 하고, 배출관(425)에는 냉매가 복귀 저장되는 냉매탱크(426)와 연결되도록 한다.Alternatively, the thermally conductive
이에, 상기 순환펌프(428)의 구동에 의하여 냉매탱크(426)내의 냉매가 열전도성 냉매관(420)의 주입관(424)을 유입된 후, 배출관(425)을 통해 냉매탱크(426)로 순환되도록 함으로써, 순환하는 냉매가 칩에서 발생되는 열을 흡열하여 외부로 방출시키게 되고, 또한 열전도성 냉매관(420)에서 흡열된 열은 열전도성 냉매관(420)에 밀착된 방열판(422)을 통해 보다 용이하게 외부로 방출될 수 있다.Accordingly, the refrigerant in the refrigerant tank 426 flows into the
여기서, 상기한 본 발명의 제1 내지 제4실시예에 적용 가능한 전자파 차폐 구조 및 칩 적층 구조를 설명하면 다음과 같다.Herein, the electromagnetic shielding structure and the chip stacking structure applicable to the first to fourth embodiments of the present invention described above are as follows.
첨부한 도 5 및 도 6은 본 발명의 각 실시예에 적용 가능한 전자파 차폐 구조 및 칩 적층 구조를 나타낸 단면도이다.5 and 6 are cross-sectional views showing an electromagnetic shielding structure and a chip stacking structure applicable to each embodiment of the present invention.
도 5에 도시된 바와 같이, 전술한 제1 내지 제4실시예의 패키지는 TSV 즉, 관통 실리콘 비아를 통해 전기적으로 연결되며 적층된 패키지이다.As shown in FIG. 5, the packages of the first to fourth embodiments described above are stacked and electrically connected through TSVs, ie, through silicon vias.
다시 한 번 설명하면, 기판(500)상에 다수의 관통 실리콘 비아(504)를 갖는 칩(502a~502n)들을 적층시키되, 기판(500)상의 전도성패턴(501)에 가장 아래쪽 칩(502a)의 관통 실리콘 비아(504)가 전도성의 플립칩(508)을 매개로 전기적으로 연결되며 적층된 후, 가장 아래쪽 칩(502a)상에 또 다른 칩(502b)이 적층되되 관통 실리콘 비아(504)끼리 전도성범프(506)를 매개로 전기적으로 연결되는 등, 이렇게 각 칩(502a~502n)의 관통 실리콘 비아(504)끼리 전도성범프(506)로 연결시키는 동일한 적층 반복 과정을 통해, 다수개의 칩(502a~502n)들이 상호간에 전기적으로 연결되며 적층된다.Once again, the
위와 같은 칩 적층 구조를 갖는 제1 내지 제4실시예의 반도체 패키지에 전체를 감싸는 형태가 아닌 비아홀 형태의 전자파 차폐수단이 부가될 수 있는 바, 첨부한 도 5에 도시된 바와 같이 관통 실리콘 비아가 형성되지 않은 영역에 별도의 전자파 차폐용 비아홀(510)을 가공한 후, 그 내부에 전자파 차폐물질을 충진시켜, 기판(500)의 전도성패턴(501)에 접지 연결시킴으로써, 외부소자(예를 들어, 마더보드에 함께 탑재된 전자 소자 등)로부터의 전자파를 접지시켜 제거할 수 있다.Via-hole shielding means in the form of a via hole may be added to the semiconductor packages of the first to fourth embodiments having the chip stack structure as described above, and the through silicon via is formed as shown in FIG. 5. After processing the via
첨부한 도 6에 도시된 패키지도 전술한 제1 내지 제4실시예의 반도체 패키지와 같이, TSV 즉, 관통 실리콘 비아를 통해 전기적으로 연결되며 적층된 패키지로서, 서로 다른 크기 및 기능을 갖는 칩도 관통 실리콘 비아를 통해 적층시킬 수 있다.The package shown in FIG. 6 is also a TSV, that is, a package electrically connected and stacked through through silicon vias, like the semiconductor packages of the first to fourth embodiments described above. Lamination can be through silicon vias.
먼저, 다수의 관통 실리콘 비아(610)가 형성되고, 그 상면에 안착홈(608)이 형성된 제1칩(602)을 기판(600)상에 플립칩(616)을 이용하여 전기적으로 연결하며 적층시킨다.First, a plurality of through
다음으로, 상기 제1칩(602)의 안착홈(608)내에 관통 실리콘 비아(610)를 갖는 제2칩(604)을 부착시키되, 관통 실리콘 비아(610)끼리 전도성범프(614)를 매개로 연결시킨다.Next, the
이때, 상기 제1칩(602)의 안착홈(608) 내벽과 제2칩(602)의 외측면 사이에는 절연재(618)가 충진되고, 서로 동일 수평선을 이루는 상기 제1칩(602)과 제2칩(604)의 상면에 걸쳐 서로 일체로 연결되는 소정 회로배열의 재배선(612)이 형성된다.In this case, an insulating
이어서, 상기 제1칩(602)과 제2칩(604)의 상면에 걸쳐, 관통 실리콘 비아(610)를 갖는 보다 큰 크기의 제3칩(606)이 적층되는 바, 제1칩(602)의 관통 실리콘 비아(610)와 제3칩(606)의 관통 실리콘 비아(610)간, 그리고 제2칩(604)의 재배선(612)과 제3칩(606)의 관통 실리콘 비아(610)간이 전도성범프(614)를 매개로 전기적으로 연결되며 적층된다.Subsequently, a larger
이와 같이, 상기한 제1 내지 제4실시예의 반도체 패키지에 열방출수단 이외에 비아홀 형태의 전자파 차폐수단을 부가하여, 외부소자로부터의 전자파를 접지시켜 제거할 수 있고, 또한 서로 다른 크기 및 기능을 갖는 다수의 칩을 관통 실리콘 비아를 이용하여 여러가지 형태로 적층시킬 수 있다.
In this way, in addition to the heat dissipation means, electromagnetic wave shielding means in the form of via holes is added to the semiconductor packages of the first to fourth embodiments, and the electromagnetic waves from the external devices can be grounded and removed, and they have different sizes and functions. Multiple chips can be stacked in various forms using through silicon vias.
100 : 기판 101 : 전도성패턴
102a~102n : 액티브 칩 103 : 관통 실리콘 비아
104a~104n : 더미칩 106 : 제1재배선
108 : 제2재배선 110 : 전도성범프
112 : 열전도성 몰딩수지 114 : 관통 실리콘 비아
120 : 플립칩
200 : 기판 201 : 전도성패턴
202a~202n :반도체 칩 204 : 관통 실리콘 비아
206 : 관통홀 208 : 히트 스프레더
210 : 방열플레이트 212 : 펠티어 소자
220 : 전도성범프 230 : 플립칩
300 : 기판 301 : 전도성패턴
302a~302n : 반도체 칩 304 : 관통 실리콘 비아
306 : 관통홀 308 : 실리콘 인터포져
310 : 히트 슬러그 312 : 다리
320 : 전도성범프 330 : 플립칩
400 : 기판 401 : 전도성패턴
402a~402n : 반도체 칩 404 : 관통 실리콘 비아
410 : 열방출수단 412 : 수평판
414 : 수직판 416 : 히트 스프레더
418 : 방열판 420 : 열전도성 냉매관
422 : 방열판 424 : 주입관
425 : 배출관 426 : 냉매탱크
428 : 순환펌프 430 : 전도성범프
440 : 플립칩
500 : 기판 501 : 전도성패턴
502a~502n : 반도체 칩 504 : 관통 실리콘 비아
506 : 전도성범프 508 : 플립칩
510 : 전자파 차폐용 비아홀
600 : 기판 601 : 전도성패턴
602 : 제1칩 604 : 제2칩
606 : 제3칩 608 : 안착홈
610 : 관통 실리콘 비아 612 : 재배선
614 : 전도성범프 616 : 플립칩
618 : 절연재100: substrate 101: conductive pattern
102a to 102n: Active chip 103: Through silicon via
104a ~ 104n: Dummy chip 106: First rewiring
108: second wiring 110: conductive bump
112: thermally conductive molding resin 114: through silicon via
120: flip chip
200: substrate 201: conductive pattern
202a to 202n: Semiconductor chip 204: Through silicon via
206: through hole 208: heat spreader
210: heat dissipation plate 212: Peltier element
220: conductive bump 230: flip chip
300: substrate 301: conductive pattern
302a to 302n: semiconductor chip 304: through silicon via
306: through hole 308: silicon interposer
310: hit slug 312: legs
320: conductive bump 330: flip chip
400: substrate 401: conductive pattern
402a to 402n: semiconductor chip 404: through silicon via
410: heat dissipation means 412: horizontal plate
414
418: heat sink 420: thermal conductive refrigerant tube
422: heat sink 424: injection tube
425: discharge pipe 426: refrigerant tank
428: circulation pump 430: conductive bump
440 flip chip
500: substrate 501: conductive pattern
502a to 502n: semiconductor chip 504: through silicon via
506: conductive bump 508: flip chip
510: via hole for electromagnetic shielding
600: substrate 601: conductive pattern
602: first chip 604: second chip
606: third chip 608: seating groove
610: through silicon via 612: redistribution
614: conductive bump 616: flip chip
618: Insulation Material
Claims (2)
상기 기판(300)상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아(304)가 형성된 복수개의 반도체 칩(302a~302n)과;
상기 적층된 칩(302a~302n)들 사이에 삽입 배열되되, 각 칩의 관통 실리콘 비아(304)가 형성된 위치에 관통홀(306)이 형성된 실리콘 인터포져(308)와;
상기 적층된 칩(302a~302n)들중 가장 위쪽 칩(302n)의 상면에 적층 부착되고, 그 저면에는 인터포져(308)의 테두리 상면에 안착 지지되는 복수개의 다리(312)를 갖는 히트 슬러그(310);
를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
A substrate 300;
A plurality of semiconductor chips (302a to 302n) formed with through silicon vias (304) stacked on the substrate (300) for electrical signal exchange;
A silicon interposer 308 inserted between the stacked chips 302a to 302n and having a through hole 306 formed at a position where a through silicon via 304 of each chip is formed;
Among the stacked chips 302a to 302n, a heat slug having a plurality of legs 312 attached to the upper surface of the uppermost chip 302n and seated and supported on the upper surface of the edge of the interposer 308 ( 310);
Stacked chip package using a TSV, characterized in that configured to include.
상기 히트 슬러그(310)의 다리(312)들중 몇개는 실리콘 인터포져(308)를 관통하여 기판(300)상의 전도성패턴(301)에 접지 연결되는 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.The method according to claim 1,
Some of the legs (312) of the heat slug 310 through the silicon interposer (308) is a ground chip package using a TSV, characterized in that the ground connected to the conductive pattern (301) on the substrate (300).
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