KR100675728B1 - 적층 칩 패키지 - Google Patents

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Abstract

본 발명은 적층 칩 패키지에 관한 것으로, 3차원으로 적층되는 반도체 칩들의 수평적 이동을 제어할 수 있도록 하기 위해서, 복수개의 전극 패드가 형성된 활성면과, 활성면에 반대되는 배면을 가지며, 일단이 상기 전극 패드와 각기 연결되고, 상기 일단과 연결된 타단이 상기 배면에 형성된 연결 배선과, 상기 전극 패드와 연결 배선을 제외한 반도체 칩의 활성면에서 상기 배면쪽으로 관통하여 체결 구멍이 형성된 복수개의 반도체 칩과; 복수개의 상기 반도체 칩을 3차원으로 적층할 때, 하부의 반도체 칩의 전극 패드와 상부의 반도체 칩의 연결 배선을 전기적으로 접합하는 도전 수단; 및 복수개의 상기 반도체 칩의 체결 구멍에 삽입된 체결 봉;을 포함하며, 상기 체결 봉은 3차원으로 적층된 반도체 칩의 수평적 이동을 제어하는 것을 특징으로 하는 적층 칩 패키지를 제공한다. 본 발명에 따른 체결 봉의 재질은 실리콘이다. 본 발명은 또한, 반도체 칩의 활성면과 배면에 철부와 요부를 형성하여 반도체 칩들을 3차원으로 적층함으로써, 3차원으로 적층되는 반도체 칩들의 수평적 이동을 제어할 수 있는 적층 칩 패키지를 제공한다.
적층 칩 패키지, 연결 배선, 멀티 칩, 3차원, 체결 봉

Description

적층 칩 패키지{Stack chip package}
도 1은 본 발명의 제 1 실시예에 따른 적층 칩 패키지를 보여주는 부분 절개 사시도,
도 2는 도 1의 2-2선 단면도,
도 3은 본 발명의 제 2 실시예에 따른 적층 칩 패키지를 보여주는 부분 절개 사시도,
도 4는 도 3의 4-4선 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 110 : 반도체 칩 20, 120 : 도전 수단
30, 130 : 외부접속단자 40 : 체결 봉
50, 150 : 봉합재 60, 160 : 인쇄회로기판
100, 200 : 적층 칩 패키지
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩들이 3차원으로 적층된 적층 칩 패키지에 관한 것이다.
일반적인 반도체 웨이퍼(semiconductor wafer)는 평면이기 때문에, 한 평면내에 반도체 칩의 집적도를 향상시키는 데 한계가 있다. 또한 집적도를 향상시키는 데도 많은 설비투자가 필요한 실정이다. 따라서, 현재 반도체 패키지의 고집적화를 위하여 많은 회사들 및 학계에서 고밀도 3차원 칩, 3차원 패키지의 적층 방법을 연구하고 있다. 즉, 반도체 웨이퍼를 개별 반도체 칩으로 절삭한 이후에 집적도를 높이는 방법을 연구하고 있다.
복수개의 단위 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지는 고집적화를 이룰 수 있는 반면에, 두께가 두꺼워 반도체 제품의 경박단소화에 대한 대응성이 떨어지는 문제점을 안고 있다.
복수개의 반도체 칩을 3차원으로 적층하여 제조된 3차원 적층 칩 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나다. 그리고, 반도체 칩을 인쇄회로기판에 플립 칩 본딩 했을 때, 반도체 제품의 두께를 최소화할 수 있다. 그러나, 플립 칩 본딩 방법으로 반도체 칩을 3차원으로 적층하는 데는 한계가 있다. 즉, 하나의(첫 번째) 반도체 칩을 기판에 플립 칩 본딩한 이후에 두 번째 반도체 칩을 첫 번째 반도체 칩에 3차원으로 적층할 수 있는 있지만, 첫 번째 반도체 칩과 두 번째 반도체 칩을 전기적으로 연결시키는 것이 문제이다.
이와 같은 문제점을 해결할 수 있는 방안으로, IBM에서 등록한 US5818107이 있다. US5818107은 반도체 칩의 활성면에 형성된 전극 패드와 연결되도록 측면과 배면에 연결 배선을 형성한 반도체 칩을 이용한 적층 칩 패키지를 개시하고 있다. 이때, 반도체 칩의 측면과 배면에 연결 배선을 형성하는 방법은, 반도체 웨이퍼를 개별 반도체 칩으로 절삭한 이후에 튜브안에 복수개의 반도체 칩을 쌓아서 반도체 칩들에 금속 증착 공정을 통하여 연결 배선을 형성하는 방법을 사용한다.
그런데, US5818107은 절삭 공정이 완료된 개별 반도체 칩 상태로 연결 배선을 형성하는 금속 증착 공정과 적층 칩 패키지를 제조하는 공정을 진행해야 하지만, 반도체 칩은 작고 외력에 쉽게 손상될 수 있기 때문에, 취급하는 것이 용이하지 않다. 반도체 칩 상태로 공정을 진행하기 위해서 취급하는 것이 용이하지 않음은 일반적으로 알려진 사실이다. 개별 반도체 칩으로 분리된 상태에서 연결 배선을 형성하는 공정을 진행할 경우, 웨이퍼 상태의 금속 증착 효율에 비해서 금속 증착 효율이 떨어지는 문제점도 안고 있다.
이와 같은 문제점을 극복할 수 있는 적층 칩 패키지의 제조 방법을 1999년 12월 2일자로 특허출원하였다(특허출원번호 제1999-54459호). 특허출원 제1999-54459호는 웨이퍼 상태에서 연결 배선을 형성하고 웨이퍼에 대한 절삭 공정 이후에 적층 칩 패키지를 구현할 수 있는 적층 칩 패키지의 제조 방법을 개시하고 있다.
하지만, 통상적인 적층 칩 패키지는 솔더 볼을 이용하여 반도체 칩을 3차원으로 적층하지만, 반도체 칩과 반도체 칩은 2차원으로 접합되기 때문에, 적층되는 반도체 칩의 수가 증가할수록 정렬 신뢰성이 떨어지고, 외력에 의한 변형이 발생되는 문제점은 그대로 안고 있다. 즉, 외력에 따른 적층된 반도체 칩들의 수평적 이동을 제어할 수 있는 수단을 구비하고 있지 못하기 때문에, 외력에 의한 변형이 발생될 수 있다.
따라서, 본 발명의 목적은 3차원으로 적층되는 반도체 칩들의 수평적 이동을 제어할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 복수개의 반도체 칩이 3차원으로 적층된 적층 칩 패키지로서, 복수개의 전극 패드가 형성된 활성면과, 활성면에 반대되는 배면을 가지며, 일단이 상기 전극 패드와 각기 연결되고, 상기 일단과 연결된 타단이 상기 배면에 형성된 연결 배선과, 상기 전극 패드와 연결 배선을 제외한 반도체 칩의 활성면에서 상기 배면쪽으로 관통하여 체결 구멍이 형성된 복수개의 반도체 칩과; 복수개의 상기 반도체 칩을 3차원으로 적층할 때, 하부의 반도체 칩의 전극 패드와 상부의 반도체 칩의 연결 배선을 전기적으로 접합하는 도전 수단; 및 복수개의 상기 반도체 칩의 체결 구멍에 삽입된 체결 봉;을 포함하며, 상기 체결 봉은 3차원으로 적층된 반도체 칩의 수평적 이동을 제어하는 것을 특징으로 하는 적층 칩 패키지를 제공한다.
본 발명에 따른 체결 봉의 재질은 실리콘이다. 그리고, 적층 칩 패키지의 최하부에 배치되는 반도체 칩의 배면의 연결 배선에 형성된 외부접속단자를 더 포함한다.
본 발명은 또한, 복수개의 반도체 칩이 3차원으로 적층된 적층 칩 패키지로서, 복수개의 전극 패드가 형성된 활성면과, 활성면에 반대되는 배면을 가지며, 일단이 상기 전극 패드와 각기 연결되고 상기 일단과 연결된 타단이 상기 배면에 형 성된 연결 배선과, 상기 활성면에 대하여 돌출되게 철부가 형성되고, 상기 철부가 삽입될 수 있도록 상기 철부에 대응되는 상기 배면에 요부가 형성된 복수개의 반도체 칩; 및 복수개의 상기 반도체 칩을 3차원으로 적층할 때, 하부의 반도체 칩의 전극 패드와 상부의 반도체 칩의 연결 배선을 전기적으로 접합하는 도전 수단;을 포함하며, 복수개의 상기 반도체 칩을 3차원으로 적층할 때, 하부의 반도체 칩의 철부에 상부의 반도체 칩의 요부가 결합되어 3차원으로 적층된 반도체 칩들의 수평적 이동을 제어하는 것을 특징으로 하는 적층 칩 패키지를 제공한다.
본 발명에 따른 적층 칩 패키지는, 전극 패드와 연결 배선을 제외한 반도체 칩의 활성면에서 배면쪽으로 관통하여 체결 구멍이 형성되고, 3차원으로 적층된 복수개의 반도체 칩의 체결 구멍에 삽입된 체결 봉을 더 포함한다.
그리고, 본 발명에 따른 적층 칩 패키지의 최하부에 배치되는 반도체 칩의 배면의 연결 배선에 형성된 외부접속단자를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 제 1 실시예에 따른 적층 칩 패키지(100)를 보여주는 부분 절개 사시도이다. 도 2는 도 1의 2-2선 단면도이다. 도 1 및 도 2를 참조하면, 제 1 실시예에 따른 적층 칩 패키지(100)는 반도체 칩(10)들이 3차원으로 적층되고, 반도체 칩(10)들을 수직으로 관통하는 체결 구멍(16)에 체결 봉(40)이 결합된 구조를 갖는다. 여기서, 체결 봉(40)을 적층된 반도체 칩(10)들에 수직으로 결합함으로써, 적층된 반도체 칩(10)들의 수평적인 이동을 제어한다. 제 1 실시예에서는 3개 의 반도체 칩(10)을 적층하여 적층 칩 패키지(100)를 구현하였지만, 그 이상으로 반도체 칩을 적층하여 적층 칩 패키지를 구현할 수 있다.
반도체 칩(10)은 복수개의 전극 패드(13)가 형성된 활성면(12)과, 활성면(12)에 반대되는 배면(14)을 갖는다. 연결 배선(15)의 일단은 전극 패드(13)에 연결되고, 일단과 연결된 타단은 배면(14)에 형성된다. 체결 구멍(18)이 전극 패드(13)와 연결 배선(15)을 제외한 활성면(12)에서 배면(14)쪽으로 관통하여 형성된다. 그리고, 활성면(12)의 연결 배선(15)과 배면(14)의 연결 배선(15)은 반도체 칩(10)의 외곽에 형성된 잘려진 접속 구멍(18)을 통하여 전기적으로 연결된다. 제 1 실시예에 따른 체결 구멍(16)들은 반도체 칩(10)의 네 모서리 지점에 각기 형성되어 있다.
3차원으로 반도체 칩(10)들을 적층하면서 동시에 아래 위의 반도체 칩(10)들의 전기적 연결을 구현하기 위해서, 하부의 반도체 칩(10)의 활성면(12)의 연결 배선(15)과, 상부의 반도체 칩(10)의 배면(14)에 형성된 연결 배선(15)을 도전 수단(20)으로 접속한다. 도전 수단(20)으로는 솔더 범프(solder bump) 또는 솔더 볼(solder ball)을 이용할 수 있다.
체결 봉(40)은 실리콘 재질로서, 체결 구멍(16)에 대응되는 직경을 가지며, 적층되는 반도체 칩(10)들의 두께에 대응되는 길이를 갖는다.
그리고, 솔더 볼과 같은 외부접속단자(30)가 적층된 반도체 칩(10)들의 최하부에 배치되는 반도체 칩(10)의 배면(14)의 연결 배선(15)에 형성된다.
제 1 실시예에 따른 적층 칩 패키지(100)를 인쇄회로기판(60)에 실장한 이후 에, 외부접속단자(30)들이 접속된 부분을 액상의 봉합재(50)를 이용하여 언더필(underfill) 방법으로 봉합하여 외부환경으로부터 보호될 수 있도록 한다.
제 1 실시예에 따른 반도체 칩(10)에 대하여 좀더 상세하게 설명하면, 반도체 칩의 활성면(12)과 배면(14)에 형성된 연결 배선(15)을 서로 연결할 수 있도록 반도체 칩(10)의 측면에 형성된 연결 배선(15)은 특허출원 제1999-54459호에 개시된 방법과 동일한 방법으로 제조되기 때문에, 상세한 설명은 생략한다. 이때, 접속 구멍(18)을 형성할 때 체결 구멍(16)도 함께 형성한다. 예를 들어, 웨이퍼의 두께가 150㎛이하인 경우는 레이져로 직접 구멍을 뚫어 체결 구멍을 형성한다. 웨이퍼의 두께가 150㎛이상인 경우는 습식식각으로 체결 구멍이 형성될 부분에 소정의 깊이로 홈을 형성한 다음 레이져로 구멍을 뚫어 체결 구멍을 형성한다. 체결 구멍의 직경은 50㎛ 내지 100㎛ 정도가 바람직하며, 위치는 활성면의 모서리 부분에 형성하는 것이 바람직하다. 물론, 집적회로가 형성되지 않은 부분에 체결 구멍을 형성한다.
도 3은 본 발명의 제 2 실시예에 따른 적층 칩 패키지(200)를 보여주는 부분 절개 사시도이다. 도 4는 도 3의 4-4선 단면도이다. 도 3 및 도 4를 참조하면, 제 2 실시예에 따른 적층 칩 패키지(200)는 반도체 칩(110)의 활성면(112)에는 철(凸)부(117)를, 철부(117)에 대응되는 배면(114)에는 요(凹)부(119)를 형성하여 하부 반도체 칩(110)의 철부(117)에 상부 반도체 칩(110)의 요부(119)가 결합되도록 하여 3차원으로 적층되는 반도체 칩(110)들의 수평적인 이동을 제어한다.
반도체 칩(110)은 복수개의 전극 패드(113)가 형성된 활성면(112)과, 활성면(112)에 반대되는 배면(114)을 갖는다. 연결 배선(115)의 일단은 전극 패드(113)에 연결되고, 일단과 연결된 타단은 배면(114)에 형성된다. 그리고, 활성면(112)에 대하여 돌출되게 복수개의 철부(117)가 형성되고, 철부(117)가 삽입될 수 있도록 철부(117)에 대응되는 배면(114)에 요부(119)가 형성된다. 제 2 실시예에서는 활성면(112)과 배면(114)의 대응되는 네 모서리 지점에 철부(117)와 요부(119)를 각기 형성하였지만, 적층되는 반도체 칩(110)의 수평적인 이동을 제어할 수 있는 범위 내에서 철부(117)와 요부(119)를 적정수로 형성한다면 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다. 한편, 활성면(112)의 연결 배선(115)과 배면(114)의 연결 배선(115)은 반도체 칩(110)의 외곽에 형성된 잘려진 접속 구멍(118)을 통하여 전기적으로 연결된다.
3차원으로 반도체 칩(110)들을 적층하면서 동시에 아래 위의 반도체 칩(110)들의 전기적 연결을 구현하기 위해서, 하부의 반도체 칩(110)의 활성면(112)의 연결 배선(115)과, 상부의 반도체 칩(110)의 배면(114)에 형성된 연결 배선(115)을 도전 수단(120)으로 접속한다. 도전 수단(120)으로는 솔더 범프 또는 솔더 볼을 이용할 수 있다. 이때, 하부의 반도체 칩(110)의 철부(117)에 상부의 반도체 칩(110)의 요부(119)가 결합되어 적층되는 반도체 칩(110)들의 수평적 이동을 제어한다.
그리고, 솔더 볼과 같은 외부접속단자(130)가 적층된 반도체 칩(110)들의 최하부에 배치되는 반도체 칩(110)의 배면(114)의 연결 배선(115)에 형성된다.
제 1 실시예에 따른 적층 칩 패키지(200)를 인쇄회로기판(160)에 실장한 이 후에, 외부접속단자(130)들이 접속된 부분을 액상의 봉합재(150)를 이용하여 언더필 방법으로 봉합하여 외부환경으로부터 보호될 수 있도록 한다.
본 발명은 본 발명의 기술적 사상으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 예를 들어, 제 1 실시예에 따른 체결 봉을 결합하는 구성과, 제 2 실시예에 따른 요부 및 철부를 형성하는 구성을 모두 포함하는 적층 칩 패키지를 구현할 수도 있다. 또는 제 1 및 제 2 실시예에서는 동일한 크기를 갖는 반도체 칩을 적층하였지만, 서로 다른 크기를 갖는 반도체 칩을 적층하여 적층 칩 패키지를 구현할 수도 있다. 물론, 동일한 복수개의 반도체 칩을 적층하거나, 서로 다른 기능을 갖는 반도체 칩을 적층하여 적층 칩 패키지를 구현할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. 본 발명의 범위는 특허청구범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.
따라서, 본 발명의 구조를 따르면 3차원으로 적층된 반도체 칩들에 대하여 수직으로 체결 봉을 결합하거나, 반도체 칩의 활성면과 배면에 형성된 철부와 요부를 이용하여 반도체 칩들을 3차원으로 적층함으로써, 3차원으로 적층되는 반도체 칩들의 수평적 이동을 제어할 수 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 복수개의 반도체 칩이 3차원으로 적층된 적층 칩 패키지로서,
    복수개의 전극 패드가 형성된 활성면과, 활성면에 반대되는 배면을 가지며, 일단이 상기 전극 패드와 각기 연결되고 상기 일단과 연결된 타단이 상기 배면에 형성된 연결 배선과, 상기 활성면에 대하여 돌출되게 철부가 형성되고, 상기 철부가 삽입될 수 있도록 상기 철부에 대응되는 상기 배면에 요부가 형성되고, 상기 전극 패드와 연결 배선을 제외한 상기 활성면에서 상기 배면쪽으로 관통하여 체결 구멍이 형성된 복수개의 반도체 칩과;
    복수개의 상기 반도체 칩을 3차원으로 적층할 때, 하부의 반도체 칩의 전극 패드와 상부의 반도체 칩의 연결 배선을 전기적으로 접합하는 도전 수단; 및
    복수개의 상기 반도체 칩의 체결 구멍에 삽입된 체결 봉;을 포함하며,
    복수개의 상기 반도체 칩을 3차원으로 적층할 때, 상기 체결 봉과 함께 하부의 반도체 칩의 철부에 상부의 반도체 칩의 요부가 결합되어 3차원으로 적층된 반도체 칩들의 수평적 이동을 제어하는 것을 특징으로 하는 적층 칩 패키지.
  5. 제 4항에 있어서, 상기 체결 봉의 재질은 실리콘인 것을 특징으로 하는 적층 칩 패키지.
  6. 제 4항 또는 제 5항에 있어서, 상기 적층 칩 패키지의 최하부에 배치되는 반도체 칩의 배면의 연결 배선에 형성된 외부접속단자;를 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
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