KR100271657B1 - 칼럼 리드형 반도체 패키지 및 그 제조방법 - Google Patents

칼럼 리드형 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100271657B1
KR100271657B1 KR1019980020099A KR19980020099A KR100271657B1 KR 100271657 B1 KR100271657 B1 KR 100271657B1 KR 1019980020099 A KR1019980020099 A KR 1019980020099A KR 19980020099 A KR19980020099 A KR 19980020099A KR 100271657 B1 KR100271657 B1 KR 100271657B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
column
lead
insulator
semiconductor package
Prior art date
Application number
KR1019980020099A
Other languages
English (en)
Other versions
KR19990086917A (ko
Inventor
이주화
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980020099A priority Critical patent/KR100271657B1/ko
Priority to US09/195,996 priority patent/US6146918A/en
Priority to JP11129501A priority patent/JP3072515B2/ja
Publication of KR19990086917A publication Critical patent/KR19990086917A/ko
Priority to US09/661,440 priority patent/US6525411B1/en
Application granted granted Critical
Publication of KR100271657B1 publication Critical patent/KR100271657B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 칼럼 리드형 반도체 패키지 및 그 제조방법에 관한 것으로, 중앙에 관통부(41)를 갖는 절연체(30)과; 상기 절연체(30)내에 매설되고 수평다리(31a)와 수직다리(31b)를 갖는 다수의 리드바(31)와; 상기 수평다리(31a)의 하면에 접착제(32)에 의해 상면 가장자리가 접하도록 부착되어 있고, 상면 중앙부에 다수의 패드(33a)들을 갖는 반도체 칩(33)과; 상기 패드(33a)와 상기 리드바(31)의 상면 소정부위를 연결하는 와이어(35)와; 상기 와이어(35)와 반도체 칩(33)의 상면을 덮는 상부덮개(36)를 갖추고 있다.
본발명의 칼럼 리드형 반도체 패키지에 의하면, 설계 자유도가 높은 센터 패드형 반도체 칩을, 패키지 신뢰성이 높은 컬림 리드형 반도체 패키지로 제조할 수 있는 효과가 있다.

Description

칼럼 리드형 반도체 패키지 및 그 제조방법
본 발명은 반도체 패키지에 관한 것으로, 특히 반도체 칩의 중앙부에 패드를 갖는 센터패드형 반도체 칩의 패키징에 적합하도록 된 컬럼리드형(column lead type) 반도체 패키지 및 그 제조방법에 관한 것이다.
칼럼리드형 반도체 패키지는, 절연체내에 외부리드가 매설되어 있기 때문에, 외부리드의 휨이 없다는 점 등, 외부로부터의 물리적인 충격에 강한 내성을 갖는 장점 때문에 종래, 다용되고 있다. 그러한 칼럼 리드형 반도체 패키지를 도 1을 참조하여 설명하기로 한다.
도 1은 종래 칼럼리드형 반도체 패키지의 종단면도이다. 도 1의 종단면도에 상응하는 종래 칼럼리드형 반도체 패키지의 평면도는 도 2d에 도시되어 있다. 종래 칼럼리드형 반도체 패키지의 구조를 도 1과 도 2d를 이용하여 설명하면 다음과 같다. 몰딩 컴파운드를 사용하여 얻어진 절연체(10)과 상기 절연체(10)내에 매설되고, 상기 절연체(10)의 상하면 및 외주면으로 노출된 리드바(11)로 구성되어 있다. 상기 절연체(10)의 저부 상면에 폴리이미드계 접착제를 개재하여 반도체 칩(12)이 부착되어 있다. 상기 반도체 칩(12)의 상면에는 복수개의 본딩용 패드(미도시)가 형성되어 있다. 상기 패드와, 상기 리드바(11)의 상면 소정부위가 와이어(13)에 의해 연결되어 있다. 상기 와이어(13)와 상기 반도체 칩(12)를 몰딩 컴파운드로 된 덮개(14)가 감싸고 있다.
상기와 같은, 종래 칼럼리드형 반도체 칩 패키지는 다음과 같은 공정에 의하여 제조된다.
먼저 도 2a에 도시한 바와 같이 절연체(10)의 내부에 다수의 리드바(11)이 매설되어 있는 반도체 패키지용 기판을 제작한다. 상기 리드바(11)들은 상기 절연체의 상하면 및 외주면으로 노출되어 있다. 상기와 같은 반도체 패키지용 기판의 일반적인 제조방법은, 리드바가 될 도전성의 얇은 금속판을 소정의 지지부재를 이용하여 지지시킨 채로 성형틀안에 넣고, 상기 성형틀안에 액상의 몰딩 컴파운드를 채운 후, 상기 몰딩 컴파운드를 경화시키고, 상기 성형틀을 제거한 다음, 상기 성형틀안에 있던 구조물을 얇게 잘라내는 공정을 순차진행하는 것이다.
다음으로 도 2b와 같이, 상기 도 1의 반도체 패키지용 기판의 중앙부를 그라인딩하여 리세스(12a)를 형성한다.
다음으로, 도 2c와 같이 상기 리세스(12a)위에 반도체 칩(12)을 부착시키고, 상기 반도체 칩(12)의 의 가장자리에 형성된 패드(미도시)와 상기 리드바(11)상면의 소정부위를 와이어(13)로 연결한다.
다음으로 도 2d와 같이 상기 와이어(13)와, 리세스(12a)와, 반도체 칩(12)을 몰딩 컴파운드로 된 덮개(14)로 감싼다.
와이어에 의해 리드바와 연결되는 반도체 칩상의 패드를, 반도체 칩의 중앙부에 형성한 반도체 칩을 센터 패드형 반도체 칩이라 한다. 상기 센터 패드형 반도체 칩은 패드가 반도체 칩의 중앙부에도 위치할 수 있기 때문에, 반도체 칩의 설계자유도를 높여준다.
그러나, 상기 설명한 종래 컬럼형 반도체 패키지는 그러한, 센터 패드형의 반도체 칩의 패키징에 적용하기 어려운 문제점이 있었다. 즉 패드를 반도체 칩의 중앙부에 형성할 경우, 패드와 리드바의 거리가 너무 멀기 때문에 와이어링 공정이 용이하지 않은 문제점이 발생한다.
따라서, 본 발명의 목적은 설계의 자유도가 높은 센터 패드형 반도체 칩에 적용할 수 있는 컬럼리드형 반도체 패키지 및 그 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 컬럼리드형 반도체 패키지는 중앙에 관통부를 갖는 프레임형 절연체와,/ 상기 관통부 양측 절연체에 상기 절연체의 상하양면으로만 노출되도록 매설되고, 수평다리와 상기 수평다리의 일측 끝에서 하방으로 뻗어 있는 수직다리를 갖는 "ㄱ"자형으로 된 다수의 리드바를 갖추고 있는 반도체 패키지용 기판과; 상기 리드바의 수평다리의 하면에 상면 가장자리부가 접하여 부착되고, 상면 중앙부에 다수의 패드를 갖는 반도체 칩과; 상기 각 패드와 각 리드바의 수평다리의 상면 소정부위를 연결하고 있는 다수의 와이어와; 상기 와이어와, 상기 패드와 상기 반도체 칩의 상면을 덮는 상부 덮개를 갖추고 있다.
본발명의 목적을 달성하기 위한, 칼럼 리드형 반도체 패키지의 제조방법은, 중앙에 관통부를 갖는 프레임형 절연체와, 상기 관통부 양측 절연체내에, 양측 외주면이 매설되고 수평다리와 수평다리의 일측 끝에서 하방으로 뻗은 수직다리를 갖는 다수의 "ㄱ"자형 리드바를 갖는 반도체 패키지용 기판을 제조하는 공정과; 상기 수평다리의 하면에, 상면 중앙부에 다수의 패드를 갖는 반도체 칩의 상면 가장자리부가 접하도록, 반도체 칩을 부착하는 단계와; 상기 패드와 상기 리드바의 상면 소정 부위를 와이어로 연결하는 공정과; 상기 와이어와, 반도체 칩의 상면을 상부 덮개로 감싸는 공정을 포함한다.
본발명의 목적을 달성하기 위한 칼럼 리드형 반도체 패키지를 제조하는 방법은, 성형틀내에 다수의 금속바를 위치시키는 공정과, 상기 성형틀내에 에폭시 수지를 넣어 경화시켜 칼럼을 제조하는 공정과, 상기 칼럼 중앙부에 관통부를 형성하는 공정과, 상기 칼럼을 소정 두께로 잘라 단위 칼럼을 제조하는 공정과, 상기 단위 칼럼의 내측에 리세스를 형성하는 공정을 포함하고, 결과적으로 금속바가 "ㄱ"자형 리드바로 변형되는 것을 특징으로 하는 반도체 패키지용 기판을 제조하는 공정과; 리드바의 수평다리 하면에, 상면 중앙부에 다수의 패드를 갖는 반도체 칩의 상면 가장자리부가 접하도록, 반도체 칩을 부착하는 단계와; 상기 패드와 상기 리드의 상면 소정 부위를 와이어로 연결하는 공정과; 상기 와이어와, 반도체 칩의 상면을 상부 덮개로 감싸는 공정을 포함한다.
도 1은 종래 반도체 패키지의 구조를 도시한 종단면도이다.
도 2a 내지 도 2d 는 종래 반도체 패키지의 제조방법을 설명하기 위한 도면이다.
도 3은 본발명의 반도체 패키지의 구조를 도시한 종단면도이다.
도 4a내지 도 4h는 본발명의 반도체 패키지의 제조방법을 설명하기 위한 종단면도이다.
** 도면의 주요부분에 대한 부호의 설명 **
10 : 절연체 11 : 리드바
12a : 리세스 12 : 반도체 칩
13 : 와이어 14 : 덮개
100 : 반도체 패키지용 기판
30 : 절연체 31 : 리드바
31a : 리드바의 수평다리 31b : 리드바의 수직 다리
32 : 접착제 33 : 반도체 칩
33a : 패드 34 : 하부 덮개
35 : 와이어 36 : 상부 덮개
40 : 컬럼 41 : 관통부
42 : 단위 칼럼 44 : 리세스
이하, 본 발명에 의한 컬럼리드형 반도체 패키지의 구조에 대해 도 3을 이용하여 설명하면 다음과 같다.
먼저, 양측 외주면이, 중앙에 관통부가 형성된 프레임형의 절연체(30)의 내측에 매설되고, 상하면이 상기 절연체(30)의 상하면으로 노출되어 있는 리드바(31)로 구성된 반도체 패키지용 기판(100)이 도시되어 있다. 상기 리드바(31)은 "ㄱ"자의 형상으로 되어 있고, 수평방향으로 뻗어 있는 수평다리(31a)와 상기 수평다리(31a)의 일측 가장자리에서 수직방향으로 뻗어 있는 수직 다리(31b)로 구성되어 있다. 상기 리드바(31)들은 상기 패키지용 기판(100) 중심부를 중심으로, 상기 "ㄱ"자형 리드바(31)가 양측에서 서로 마주보도록 배치되어 있다. 상기 양측의 리드바(31)는 패키지용 기판 중심부에서 서로 소정간격 이격되어 있다.
상기 리드바(31)들의 수평 다리(31a) 하면에는 접착제(32)에 의해 반도체 칩(33)의 상면이 부착되어 있다. 상기 반도체 칩(33)의 상면의 중앙부에는 다수의 패드(33a)가 형성되어 있다. 상기 다수의 패드(33a)는 상기 양측 리드바(31)의 이격된 위치에 놓여 있다.
상기 패드(33a)들와 상기 리드바(31)들은, 서로 각기 대응하여 와이어(35)들에 의해 연결되어 있다. 즉 패드(33a)과 리드바(31)의 수평다리(31a)의 소정부위를 와이어(35)가 각각 연결하고 있다.
한편, 상기 양측 리드바(31)의 수직다리(31b)들에 의해 형성되는 수직다리(31b)의 내측공간을 몰딩 컴파운드가 채우고 있으며, 상기 몰딩 컴파운드에 의해 채워진 부분을 하부 덮개(34)라 한다. 상기 하부 덮개(34)에 의해 반도체 칩(33)의 하면 및 측면이 모두 감싸이게 된다.
한편, 상기 반도체 칩(33)의 상부와 패드(33a)들과 와이어들(35) 역시 몰딩 컴파운드가 감싸고 있으며, 상기 반도체 칩(33) 상부의 몰딩 컴파운드를 상부 덮개(36)라 한다.
상기 도 3에 도시한 본발명의 칼럼 리드형 반도체 패키지의 제조방법은 다음과 같다.
먼저, 도 4a와 같이 컬럼(40)을 형성하고, 상기 칼럼(40)을 패키징하기에 알맞은 두께로 잘라내어 단위 컬럼(42)을 형성한다.
상기 단위 칼럼(42)는 다음과 같은 방법으로 형성한다. 먼저, 성형틀내에 복수개의 리드바용 금속바를 위치시키고, 상기 성형틀내에 폴리이미드계 에폭시 수지를 채워서 경화한 다음, 상기 성형틀을 제거하여 칼럼(40)을 완성한다.
다음으로, 상기 칼럼(40)의 중앙부에 관통부(41)를 형성한다. 다음으로, 상기 칼럼(40)을 알맞은 두께로 잘라낸다.
다음으로, 도 4b와 같이, 도 4a와 같이 제조된 단위 칼럼(42)의 한쪽면에 반도칩 칩이 안착될 수 있는 크기로 리세스(44)를 형성한다. 상기 리세스(44)는 일반적으로 그라인딩 공정을 실시함으로써 얻을 수 있다. 도 4b의 구조에 상응하는 평면도는 도 4c와 같다. 도면에서 점선의 안쪽이 리세스(44) 부위이다. 도 4b, 도 4c의 구조물을 본발명의 칼럼 리드형 반도체 패키지를 제조하기 위한 반도체 패키지용 기판(100)이라 한다. 도 4b에 도시되어 있는 반도체 패키지용 기판(100)은 최종적으로 완성된 본발명의 칼럼형 반도체 패키지를 도시한 도 3에서 도시한 반도체 패키지용 기판(100)을 거꾸로 뒤집어 놓은 모습이다.
상기 반도체 패키지용 기판(100)은 절연체(30)과 리드바(31)로 구성되어 있다. 상기 리드바(31)은 수평다리(31a)와 수직다리(31b)로 구성되어 있다.
다음으로, 도 4d와 같이 상기 리드바(31)의 수평다리의 일측면에 접착제(32)를 바른다.
다음으로, 도 4d 구조에 상응하는 평면도는 도 4e와 같다. 도 4e에서 빗금친 부분이 접착제를 바른 부분이다.
다음으로, 도 4f에 도시된 바와 같이, 상기 접착제(32)에 반도체 칩(33)을 부착시킨다. 이때, 상기 접착제(32)에 반도체 칩(33)의 상면이 닿도록 접착한다. 여기서 반도체 칩(33)의 상면이란 패드(33a)가 형성되어 있는 면을 가리킨다. 이때, 상기 패드(33a)는 리드바(31)들의 양측 수평다리(31a)의 이격된 부분 즉 관통부(41)을 통하여 노출되도록 한다. 다음으로, 상기 반도체 칩(33)의 하면을 감싸도록 상기 리드바(31)들의 양측 수직다리(31b)의 내측을 몰딩 컴파운드로 채워서 하부 덮개(34)를 형성한다.
다음으로, 도 4g와 같이 상기 도 4f의 구조물을 거꾸로 뒤집어 놓은 다음, 상기 패드(33a)들과 그에 대응하는 금속바(31)들의 수평다리(31a)의 일면의 소정부위를 와이어(35)로 연결하는 와이어링 공정을 실시한다.
다음으로, 도 4h와 같이, 상기 패드(33a), 와이어(35), 반도체 칩(33)의 상면을 덮도록 몰딩공정을 이용하여 상부 덮개(36)를 형성함으로써 본발명의 칼럼리드형 반도체 패키지를 제조할 수 있다.
이상의 상세한 설명과 같은 본 발명의 칼럼 리드형 반도체 패키지는, 설계자유도가 높은 센터 패드형 반도체 칩에 적용할 수 있는 효과가 있다. 따라서, 본발명에 의한 칼럼 리드형 반도체 패키지 구조 및 제조방법을 제공함으로써, 본발명에 따라 제조된 칼럼 리드형 반도체 패키지의 시장 경쟁력을 높이는 효과가 있다.

Claims (4)

  1. 중앙에 관통부를 갖는 프레임형 절연체(30)와,/ 상기 관통부 양측 절연체(30)에 상기 절연체(30)의 상하양면으로만 노출되도록 매설되고, 수평다리(31a)와 상기 수평다리(31a)의 일측 끝에서 하방으로 뻗어 있는 수직다리(31b)를 갖는 "ㄱ"자형으로 된 다수의 리드바(31)를 갖추고 있는 반도체 패키지용 기판과; 상기 리드바(31)의 수평다리(31a)의 하면에 상면 가장자리부가 접하여 부착되고, 상면 중앙부에 다수의 패드(33a)를 갖는 반도체 칩과; 상기 각 패드(33a)와 각 리드바(31)의 수평다리(31a)의 상면 소정부위를 연결하고 있는 다수의 와이어(35)와; 상기 와이어(35)와, 상기 패드(33a)와 상기 반도체 칩(33)의 상면을 덮는 상부 덮개(36)를 갖추고 있는 것을 특징으로 하는 칼럼 리드형 반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 칩(33)의 하면을 덮고 있는 하부 덮개(34)를 추가로 갖추고 있는 것을 특징으로 하는 칼럼 리드형 반도체 패키지.
  3. 중앙에 관통부(41)를 갖는 프레임형 절연체(30)와, 상기 관통부(41) 양측 절연체(30)내에, 양측 외주면이 매설되고 수평다리(31a)와 수평다리의 일측 끝에서 하방으로 뻗은 수직다리(31b)를 갖는 다수의 "ㄱ"자형 리드(31)를 갖는 반도체 패키지용 기판(100)을 제조하는 공정과; 상기 수평다리(31a)의 하면에, 상면 중앙부에 다수의 패드(33a)를 갖는 반도체 칩(33)의 상면 가장자리부가 접하도록, 반도체 칩(33)을 부착하는 단계와; 상기 패드(33a)와 상기 리드(31)의 상면 소정 부위를 와이어(35)로 연결하는 공정과; 상기 와이어 (35)와, 패드(33a)와 반도체 칩(33)의 상부를 몰딩법을 이용하여 상부 덮개(36)로 감싸는 공정을 포함하는 것을 특징으로 하는 칼럼 리드형 반도체 패키지 제조방법.
  4. 제3항에 있어서, 상기 반도체 패키지용 기판(100)을 제조하는 공정은, 성형틀내에 다수의 금속바를 위치시키는 공정과; 상기 성형틀내에 에폭시 수지를 넣어 경화시켜 칼럼(40)을 제조하는 공정과; 상기 칼럼 중앙부에 관통부(41)를 형성하는 공정과; 상기 칼럼(40)을 소정 두께로 잘라 단위 칼럼(42)을 제조하는 공정과; 상기 단위 칼럼(42)의 내측에 그라인딩법을 이용하여 리세스(44)를 형성하는 공정을 포함하고, 결과적으로 금속바가 "ㄱ"자형 리드바로 변형되는 것을 특징으로 하는 칼럼 리드형 반도체 패키지 제조방법.
KR1019980020099A 1998-05-30 1998-05-30 칼럼 리드형 반도체 패키지 및 그 제조방법 KR100271657B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019980020099A KR100271657B1 (ko) 1998-05-30 1998-05-30 칼럼 리드형 반도체 패키지 및 그 제조방법
US09/195,996 US6146918A (en) 1998-05-30 1998-11-20 Method of fabricating a semiconductor package
JP11129501A JP3072515B2 (ja) 1998-05-30 1999-05-11 コラムリード型半導体パッケージの製造方法
US09/661,440 US6525411B1 (en) 1998-05-30 2000-09-13 Semiconductor package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980020099A KR100271657B1 (ko) 1998-05-30 1998-05-30 칼럼 리드형 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR19990086917A KR19990086917A (ko) 1999-12-15
KR100271657B1 true KR100271657B1 (ko) 2000-11-15

Family

ID=19537978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980020099A KR100271657B1 (ko) 1998-05-30 1998-05-30 칼럼 리드형 반도체 패키지 및 그 제조방법

Country Status (3)

Country Link
US (2) US6146918A (ko)
JP (1) JP3072515B2 (ko)
KR (1) KR100271657B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100299384B1 (ko) * 1998-12-16 2001-10-29 박종섭 볼 그리드 어레이 패키지
KR100437821B1 (ko) * 1999-12-31 2004-06-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
KR100600214B1 (ko) * 2000-12-26 2006-07-13 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6633005B2 (en) 2001-10-22 2003-10-14 Micro Mobio Corporation Multilayer RF amplifier module
CN100350578C (zh) * 2004-03-02 2007-11-21 沈育浓 半导体晶片封装体的封装方法
EP1655778A1 (en) * 2004-11-09 2006-05-10 Optimum Care International Tech. Inc. Chip package structure
WO2007075007A1 (en) * 2005-12-24 2007-07-05 Hyun-Kyu Choi Semiconductor package, method of fabricating the same and semiconductor package module for image sensor
KR20060004885A (ko) * 2005-12-24 2006-01-16 최현규 반도체 패키지, 그 제조방법 및 이미지 센서용 반도체패키지 모듈
US20080283952A1 (en) * 2005-12-24 2008-11-20 Choi Hyun-Kyu Semiconductor Package, Method of Fabricating the Same and Semiconductor Package Module For Image Sensor
US8811030B1 (en) * 2011-07-05 2014-08-19 International Rectifier Corporation Packaging of electronic circuitry
CN103426845B (zh) * 2013-07-30 2016-01-13 陕西华经微电子股份有限公司 双面独立多引脚带自锁电路端子

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744382A (en) * 1992-05-13 1998-04-28 Matsushita Electric Industrial Co., Ltd. Method of packaging electronic chip component and method of bonding of electrode thereof
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
TW270213B (ko) * 1993-12-08 1996-02-11 Matsushita Electric Ind Co Ltd
US5673479A (en) * 1993-12-20 1997-10-07 Lsi Logic Corporation Method for mounting a microelectronic circuit peripherally-leaded package including integral support member with spacer
US5963796A (en) * 1996-07-29 1999-10-05 Lg Semicon Co., Ltd. Fabrication method for semiconductor package substrate and semiconductor package
US5736432A (en) * 1996-09-20 1998-04-07 National Semiconductor Corporation Lead frame with lead finger locking feature and method for making same
KR100242393B1 (ko) * 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법

Also Published As

Publication number Publication date
JP3072515B2 (ja) 2000-07-31
US6525411B1 (en) 2003-02-25
US6146918A (en) 2000-11-14
JP2000012725A (ja) 2000-01-14
KR19990086917A (ko) 1999-12-15

Similar Documents

Publication Publication Date Title
US7288439B1 (en) Leadless microelectronic package and a method to maximize the die size in the package
CN100541748C (zh) 引线框架、半导体芯片封装、及该封装的制造方法
KR100271657B1 (ko) 칼럼 리드형 반도체 패키지 및 그 제조방법
US9899290B2 (en) Methods for manufacturing a packaged device with an extended structure for forming an opening in the encapsulant
TWI414028B (zh) 注射封膠系統及其方法
CN212182312U (zh) 半导体封装件
KR19990036521A (ko) 개별 반도체 장치 및 그 제조방법
JP5144294B2 (ja) リードフレームおよびそれを用いた回路装置の製造方法
KR200489837Y1 (ko) 예비성형된 범용 리드 프레임 장치
US11037866B2 (en) Semiconductor device and method of manufacturing the same
JPH11330314A (ja) 半導体装置の製造方法及びその構造、該方法に用いるリードフレーム
JP2010278138A (ja) 半導体装置及びその製造方法
KR100692325B1 (ko) 반도체 장치 및 그 제조 방법
KR100206880B1 (ko) 히트싱크가 부착된 컬럼형 패키지
JP5285289B2 (ja) 回路装置およびその製造方法
KR20060132428A (ko) 패키지 디바이스 제조시 몰딩 화합물의 넘침을 방지하는방법
US20060240592A1 (en) Integrated circuit package and method for producing it
US8513820B2 (en) Package substrate structure and chip package structure and manufacturing process thereof
KR100680910B1 (ko) 반도체 패키지 및 그 제작방법
KR100455698B1 (ko) 칩 싸이즈 패키지 및 그 제조 방법
KR100214563B1 (ko) 반도체 패키지용 기판 및 반도체 패키지 제조방법
KR100576889B1 (ko) 반도체패키지 및 그 제조 방법
KR100206886B1 (ko) 컬럼형 패키지
JP2001284370A (ja) 半導体装置の製造方法
TWI420626B (zh) 封裝結構與封裝製程

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080728

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee