CN100350578C - 半导体晶片封装体的封装方法 - Google Patents

半导体晶片封装体的封装方法 Download PDF

Info

Publication number
CN100350578C
CN100350578C CNB2004100073884A CN200410007388A CN100350578C CN 100350578 C CN100350578 C CN 100350578C CN B2004100073884 A CNB2004100073884 A CN B2004100073884A CN 200410007388 A CN200410007388 A CN 200410007388A CN 100350578 C CN100350578 C CN 100350578C
Authority
CN
China
Prior art keywords
wafer
protective layer
matrix
pad
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100073884A
Other languages
English (en)
Other versions
CN1665002A (zh
Inventor
沈育浓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CNB2004100073884A priority Critical patent/CN100350578C/zh
Publication of CN1665002A publication Critical patent/CN1665002A/zh
Application granted granted Critical
Publication of CN100350578C publication Critical patent/CN100350578C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Packaging Frangible Articles (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本发明提供一种半导体晶片封装体的封装方法,包含如下的步骤:(1)提供一半导体晶片,该晶片具有数个焊垫;(2)提供一基体,该基体上具有电路轨迹及数个与焊垫对应的穿孔,(3)把该晶片置放于该基体上使该焊垫由该穿孔暴露;(4)利用光阻材料于该基体形成一覆盖该晶片的第一保护层;(5)使位于该晶片四周的该第一保护层被保留;(6)通过打线处理使焊垫与该电路轨迹连接;(7)利用光阻材料于该基体的电路轨迹布设表面上形成一第二保护层;(8)使该第二保护层的覆盖该导线的部分被保留;(9)于该基体的电路轨迹布设表面上形成数个与对应的电路轨迹电气连接的导电球。本发明可使成本降低。

Description

半导体晶片封装体的封装方法
【技术领域】
本发明是有关于一种半导体晶片封装体的封装方法。
【背景技术】
图1显示一种习知的半导体晶片封装体。该半导体晶片封装体包含一具有一电路轨迹布设表面100的基体10、一具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫110(图中仅显示一个焊垫)的晶片11、一第一保护层12、和一第二保护层13。
该基体10具有数个用于暴露该晶片11的对应的焊垫110的穿孔101。
该晶片11是在其的焊垫110由该基体10的对应的穿孔101暴露的情况下通过一设置在该晶片11与该基体10之间的胶带(图中未示)来被固定于该基体10的与该电路轨迹布设表面100相对的晶片设置表面上。该晶片11的焊垫110是经由穿过对应的穿孔101的导线111来与该基体10的电路轨迹布设表面100上的电路轨迹(图中未示)电气连接。
该第一保护层12是以环氧树脂为材料覆盖于该基体10的晶片设置表面上可覆盖该晶片11。
该第二保护层13亦是以环氧树脂为材料覆盖于该基体10的电路轨迹布设表面100上可覆盖该等导线111和该等穿孔101。
然而,胶带及环氧树脂的单价相当高以致于如此的半导体晶片封装体的封装成本相对较高。
【发明内容】
有鉴于此,本发明的目的是提供一种可使成本降低的半导体晶片封装体的封装方法。
基于上述目的,本发明提供一种半导体晶片封装体的封装方法,其特征在于:包含如下的步骤:
(1)提供一半导体晶片,该晶片具有一焊垫安装表面及数个安装于该表面上的焊垫;
(2)提供一基体,该基体具有一电路轨迹布设表面、一与该电路轨迹布设表面相对的晶片安装表面、及数个与该晶片的焊垫对应的穿孔,在该基体的电路轨迹布设表面上布设有预定的电路轨迹;
(3)把该晶片置放于该基体的晶片安装表面上以使该晶片的焊垫由该基体的对应的穿孔暴露;
(4)利用光阻材料于该基体的晶片安装表面上形成一覆盖该晶片的第一保护层把该晶片固定于该基体上;
(5)该第一保护层的第一部分位于该晶片四周,该第一保护层其余的与该晶片相对的部分为第二部分;通过把该第一保护层的第一部分暴露于紫外线而使该第一保护层的第二部分被遮蔽而不被暴露于紫外线及通过后续的化学显影处理,使位于该晶片四周的该第一保护层的第一部分被保留;
(6)通过打线处理,该晶片的焊垫是经由穿过该基体的对应的穿孔的导线来与该电路轨迹布设表面上的对应的电路轨迹电气连接;
(7)利用光阻材料于该基体的电路轨迹布设表面上形成一第二保护层;
(8)通过与施加于第一保护层类似的曝光及化学显影处理,使该第二保护层的覆盖该导线的部分被保留;及
(9)于该基体的电路轨迹布设表面上形成数个与对应的电路轨迹电气连接的导电球。
较佳地,在该打线处理的步骤(6)之后,更包含如下的步骤:
至少于该基体的电路布设表面的接近穿孔的表面部分及该晶片的焊垫安装表面的在焊垫附近的表面部分上以环氧树脂或光阻材料般的绝缘材料形成一非常薄的绝缘层,可加强导线与对应的焊垫及电路轨迹之间的物理连接,在形成该绝缘层的同时,于导线上亦会附着形成该绝缘层的材料以使在每一导线形成一加强导线的强度的加强层。
本发明还提供一种半导体晶片封装体的封装方法,其特征在于:包含如下的步骤:
(1)提供一半导体晶片,该晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫;
(2)把该晶片置放于一基体的表面上;
(3)利用光阻材料形成一第一保护层于该基体的表面上可覆盖该晶片;
(4)该第一保护层的第一部分位于该晶片四周,该第一保护层其余的与该晶片相对的部分为第二部分;通过把该第一保护层的第一部分暴露于紫外线而其的第二部分被遮蔽而不暴露于紫外线及通过化学显影处理,仅位于该晶片四周的该第一保护层的第一部分是被保留且该晶片的焊垫安装表面是被暴露;
(5)于该晶片的焊垫安装表面上以印刷方式形成数个导电体,每一导电体具有一延伸至晶片的对应的焊垫的第一部分和一与该第一部分相隔预定的距离的第二部分;
(6)利用光阻材料形成一第二保护层于该第一保护层的第一部分的表面上可覆盖该等导电体;
(7)通过与施加于该第一保护层类似的曝光及化学显影处理,该第二保护层是形成有数个用于暴露对应的导电体的第二部分的暴露孔;及
(8)于每一暴露孔内形成有一导电球。
本发明还提供一种半导体晶片封装体的封装方法,其特征在于:包含如下的步骤:
(1)提供一基体,该基体具有一电路轨迹布设表面、一与该电路轨迹布设表面相对的晶片安装表面、及数个与该晶片的焊垫对应的穿孔,在该基体的电路轨迹布设表面上布设有预定的电路轨迹;
(2)利用光阻材料于该基体的晶片安装表面上形成一第一保护层;
(3)该第一保护层的第一部分位于该晶片四周,该第一保护层其余的与该晶片相对的部分为第二部分;通过把该第一保护层的第一部分暴露于紫外线而使该第一保护层的第二部分被遮蔽而不被暴露于紫外线及通过后续的化学显影处理,使位于该晶片四周的该第一保护层的第一部分被保留形成一晶片容置孔;
(4)把一具有一焊垫安装表面及数个安装于该表面上的焊垫的半导体晶片置放于该晶片容置孔,以使该晶片的焊垫由该基体的对应的穿孔暴露;
(5)通过打线处理,该晶片的焊垫经由穿过该基体的对应穿孔的导线来与该电路轨迹布设表面上对应的电路轨迹电气连接;
(6)利用光阻材料于该基体的电路轨迹布设表面上形成一第二保护层;
(7)通过与施加于第一保护层类似的曝光及化学显影处理,使该第二保护层的覆盖该导线的部分被保留;及
(8)于该基体的电路轨迹布设表面上形成数个与对应的电路轨迹电气连接的导电球。
较佳地,在该打线处理的步骤(5)之前,更包含如下的步骤:
利用光阻材料于该第一保护层的第一部分上形成一定位层覆盖该晶片;通过与施加于该第一保护层类似的曝光及后续的化学显影处理,该定位层的中央部分被移去以使该晶片的与焊垫安装表面相对的表面的一部分被暴露。
较佳地,在该打线处理的步骤(5)之后,更包含如下的步骤:
至少于该基体的电路布设表面的接近穿孔的表面部分及该晶片的焊垫安装表面的在焊垫附近的表面部分上以环氧树脂或光阻材料般的绝缘材料形成一非常薄的绝缘层,可加强导线与对应的焊垫及电路轨迹之间的物理连接,在形成该绝缘层的同时,于导线上亦会附着形成该绝缘层的材料以致于在每一导线形成有一可加强导线的强度的加强层。
本发明还提供一种半导体晶片封装体的封装方法,其特征在于:包含如下的步骤:
(1)于一基体上形成一第一保护层;
(2)通过把该第一保护层的第一部分暴露于紫外线而其第二部分被遮蔽而不暴露于紫外线及通过化学显影处理,使该第一保护层的第一部分形成一晶片容置孔;
(3)把一具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫的晶片置放于该晶片容置孔内,使该晶片的焊垫安装表面被暴露;
(4)于该晶片的焊垫安装表面上以印刷方式形成数个导电体,每一导电体具有一延伸至晶片的对应焊垫的第一部分和一与该第一部分相隔预定距离的第二部分;
(5)利用光阻材料于该第一保护层的第一部分的表面上形成一第二保护层覆盖该导电体;
(6)通过与施加于该第一保护层类似的曝光及化学显影处理,在该第二保护层形成数个用于暴露对应的导电体的第二部分的暴露孔;及
(7)于每一暴露孔内形成一导电球。
本发明可使成本降低。
【附图说明】
图1是为描绘一种习知半导体晶片封装体的示意剖视图;
图2至图6是为描绘本发明半导体晶片封装体的封装方法的第一较佳实施例的示意流程图;
图7至图11是为描绘本发明半导体晶片封装体的封装方法的第二较佳实施例的示意流程图;
图12至图16是为描绘本发明半导体晶片封装体的封装方法的第三较佳实施例的示意流程图;
图17至图19是为描绘本发明半导体晶片封装体的封装方法的第四较佳实施例的示意流程图;及
图20是为描绘可应用于第一和第三较佳实施例的步骤的示意剖视图。
图式的主要元件代表符号表
10    基体                  100   电路轨迹布设表面
101   穿孔                  11    晶片
110   焊垫                  111   导线
12    第一保护层            13    第二保护层
2     晶片                  20    焊垫安装表面
21    焊垫                  3     基体
31    晶片安装表面          30    电路轨迹布设表面
32    穿孔                  4     第一保护层
40    第一部分              6     第二保护层
60    部分                  5     导线
7     导电球                3’          基体
33    表面                  4’         第一保护层
40’       第一部分              9     导电体
6’         第二保护层            61    导电球
41    晶片容置孔            42    定位层
50    加强层                8     绝缘层
【具体实施方式】
在本发明被详细说明之前,应要注意的是,在整个说明当中,相似的元件是由相同的标号标示。另一方面,为了清楚揭示本发明的特征,该等附图并不是按元件实际的尺寸及不是按比例来描绘。
图2至图6是为显示本发明半导体晶片封装体的封装方法的第一较佳实施例的示意流程图。
请参阅图2所示,首先,一晶片2是被提供。该晶片2具有一焊垫安装表面20及数个安装于该表面20上的焊垫21(在图式中仅显示一个焊垫)。
接着,如在图3中所示,一基体3是被提供。该基体3具有一电路轨迹布设表面30、一与该电路轨迹布设表面30相对的晶片安装表面31、及数个与该晶片2的焊垫21对应的穿孔32。在该基体3的电路轨迹布设表面30上是布设有预定的电路轨迹(图中未示)。
该晶片2是在其的焊垫21由该基体3的穿孔32暴露的情况下被置放于该基体3的晶片安装表面31上。
然后,利用光阻材料于该基体3的晶片安装表面31上形成一覆盖该晶片2的第一保护层4可把该晶片2固定于该基体3上。
在形成该第一保护层4之后,通过把该第一保护层4的第一部分40暴露于紫外线而其的第二部分被遮蔽而不被暴露于紫外线及通过后续的化学显影处理,仅位于该晶片2四周的该第一保护层4的第一部分40是被保留,如在图4中所示。
接着,通过打线处理,该晶片2的焊垫21是经由穿过该基体3的对应的穿孔32的导线5来与该电路轨迹布设表面30上的对应的电路轨迹电气连接。
在打线处理之后,是利用光阻材料于该基体3的电路轨迹布设表面30上形成一第二保护层6,如在图5中所示。
然后,通过与施加于第一保护层4类似的曝光及化学显影处理,仅该第二保护层6的覆盖该等导线5的部分60被保留,如在图6中所示。
最后,是于该基体3的电路轨迹布设表面30上形成数个与对应的电路轨迹电气连接的导电球7。
应要注意的是,为了加强导线5的强度,在打线步骤之后,是更可以包含如下的步骤。
请参阅图20所示,在打线步骤之后,是至少于该基体3的电路布设表面30的接近穿孔的表面部分及该晶片2的焊垫安装表面的在焊垫21附近的表面部分上以环氧树脂或光阻材料般的绝缘材料形成一非常薄的绝缘层8可加强导线5与对应的焊垫21及电路轨迹之间的物理连接。应要注意的是,在形成该绝缘层8的同时,于导线5上亦会附着形成该绝缘层8的材料以致于在每一导线5是形成有一加强导线5的强度的加强层50可避免导线5在后续的处理中发生断裂的情况。
由于本发明免于使用胶带来把晶片2固定于基体3且利用较便宜的光阻材料代替较昂贵的环氧树脂来形成第一和第二保护层4和6,因此整体封装成本得以有效地降低。
图7至图11显示本发明半导体晶片封装体的封装方法的第二较佳实施例。
请参阅图7所示,一半导体晶片2是首先被置放于一基体3’的表面33上。
然后,利用光阻材料形成一第一保护层4’于该基体3’的表面33上可覆盖该晶片2,如在图8中所示。
接着,通过把该第一保护层4’的第一部分暴露于紫外线而其的第二部分被遮蔽而不暴露于紫外线及通过化学显影处理,仅位于该晶片2四周的该第一保护层的第一部分40’是被保留且该晶片2的焊垫安装表面20是被暴露,如在图9中所示。
随后,于该晶片2的焊垫安装表面20上是以印刷方式形成有数个导电体9。每一导电体9具有一延伸至晶片2的对应的焊垫21的第一部分和一与该第一部分相隔预定的距离的第二部分。
现在请参阅图10所示,然后,利用光阻材料形成一第二保护层6’于该第一保护层的第一部分40’的表面上可覆盖该等导电体9。随后,通过与施加于该第一保护层类似的曝光及化学显影处理,该第二保护层6’是形成有数个用于暴露对应的导电体9的第二部分的暴露孔60。
接着,于每一暴露孔60内是形成有一导电球61,如在图11中所示。
图12至图16显示本发明半导体晶片封装体的封装方法的第三较佳实施例。
请参阅图12所示,与第一较佳实施例不同,在本较佳实施例中,一由光阻材料形成的第一保护层4是首先形成于一基体3的晶片安装表面31上。该基体3的结构是与在第一较佳实施例中所描述的相同。
接着,通过把该第一保护层4的第一部分暴露于紫外线而其的第二部分被遮蔽而不被暴露于紫外线及通过后续的化学显影处理,该第一保护层4的第二部分是被移去可形成一晶片容置孔41,如在图13中所示。
然后,如在图14中所示,一晶片2是被置放于该晶片容置孔41以致于该晶片2的焊垫21是由该基体3的对应的穿孔32暴露。接着,一由光阻材料形成的定位层42是形成于该第一保护层的第一部分40上可覆盖该晶片2。然后,通过与施加于该第一保护层类似的曝光及后续的化学显影处理,该定位层42的中央部分是被移去以致于该晶片2的与焊垫安装表面相对的表面的一部分是被暴露,如在图15中所示。应要注意的是,把该定位层42的中央部分移去的步骤是可以被省略。
接着,请配合参阅图15、16所示,导线5和第二保护层的覆盖该等导线5的部分60是以与在第一较佳实施例中所描述的步骤相同的步骤来被形成,其的详细说明于此恕不再赘述。
图17至图19显示本发明半导体晶片封装体的封装方法的第四较佳实施例。
请参阅图17所示,与第二较佳实施例不同,在本较佳实施例中,一由光阻材料形成的第一保护层4’是首先被形成于一基体3’上。然后,通过与在以上的较佳实施例中所述的相同的曝光与化学显影处理,该第一保护层的第二部分是被移去可形成一晶片容置孔41,如在图18中所示。然后,一晶片2是被置放于该晶片容置孔41内以致于该晶片2的焊垫安装表面20是被暴露,如在图19中所示。随后,导电体、第二保护层、及导电球是以与在第二较佳实施例中所描述的步骤相同的步骤来被形成,其的详细说明于此是被省略。
应要注意的是,在本发明的以上的说明中,晶片的焊垫是设置在晶片的焊垫安装表面的中央部分,然而,焊垫是设置在晶片的焊垫安装表面的周缘的晶片亦可适用于本发明。
综上所述,本发明的半导体晶片封装体的封装方法,确能藉上述所揭露的构造、装置,达到预期的目的与功效。
但,上述所揭的图式及说明,仅为本发明的实施例而已,非为限定本发明的保护范围。

Claims (7)

1.一种半导体晶片封装体的封装方法,其特征在于:包含如下的步骤:
(1)提供一半导体晶片,该晶片具有一焊垫安装表面及数个安装于该表面上的焊垫;
(2)提供一基体,该基体具有一电路轨迹布设表面、一与该电路轨迹布设表面相对的晶片安装表面、及数个与该晶片的焊垫对应的穿孔,在该基体的电路轨迹布设表面上布设有预定的电路轨迹;
(3)把该晶片置放于该基体的晶片安装表面上以使该晶片的焊垫由该基体的对应的穿孔暴露;
(4)利用光阻材料于该基体的晶片安装表面上形成一覆盖该晶片的第一保护层把该晶片固定于该基体上;
(5)该第一保护层的第一部分位于该晶片四周,该第一保护层其余的与该晶片相对的部分为第二部分;通过把该第一保护层的第一部分暴露于紫外线而使该第一保护层的第二部分被遮蔽而不被暴露于紫外线及通过后续的化学显影处理,使位于该晶片四周的该第一保护层的第一部分被保留;
(6)通过打线处理,该晶片的焊垫是经由穿过该基体的对应的穿孔的导线来与该电路轨迹布设表面上的对应的电路轨迹电气连接;
(7)利用光阻材料于该基体的电路轨迹布设表面上形成一第二保护层;
(8)通过对第二保护层施加与步骤(5)相类似的方法,使该第二保护层的覆盖该导线的部分被保留;及
(9)于该基体的电路轨迹布设表面上形成数个与对应的电路轨迹电气连接的导电球。
2.如权利要求1所述的半导体晶片封装体的封装方法,其特征在于:在该打线处理的步骤(6)之后,更包含如下的步骤:
至少于该基体的电路布设表面的接近穿孔的表面部分及该晶片的焊垫安装表面的在焊垫附近的表面部分上以环氧树脂或光阻材料般的绝缘材料形成一非常薄的绝缘层,于导线上亦会附着形成该绝缘层的材料以使在每一导线形成一加强层。
3.一种半导体晶片封装体的封装方法,其特征在于:包含如下的步骤:
(1)提供一半导体晶片,该晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫;
(2)把该晶片置放于一基体的表面上;
(3)利用光阻材料形成一第一保护层于该基体的表面上可覆盖该晶片;
(4)该第一保护层的第一部分位于该晶片四周,该第一保护层其余的与该晶片相对的部分为第二部分;通过把该第一保护层的第一部分暴露于紫外线而其的第二部分被遮蔽而不暴露于紫外线及通过化学显影处理,仅位于该晶片四周的该第一保护层的第一部分是被保留且该晶片的焊垫安装表面是被暴露;
(5)于该晶片的焊垫安装表面上以印刷方式形成数个导电体,每一导电体具有一延伸至晶片的对应的焊垫的第一部分和一与该第一部分相隔预定的距离的第二部分;
(6)利用光阻材料形成一第二保护层于该第一保护层的第一部分的表面上可覆盖该等导电体;
(7)通过对第二保护层施加与步骤(4)相类似的方法,使该第二保护层形成有数个用于暴露对应的导电体的第二部分的暴露孔;及
(8)于每一暴露孔内形成有一导电球。
4.一种半导体晶片封装体的封装方法,其特征在于:包含如下的步骤:
(1)提供一基体,该基体具有一电路轨迹布设表面、一与该电路轨迹布设表面相对的晶片安装表面、及数个与该晶片的焊垫对应的穿孔,在该基体的电路轨迹布设表面上布设有预定的电路轨迹;
(2)利用光阻材料于该基体的晶片安装表面上形成一第一保护层;
(3)该第一保护层的第一部分位于该晶片四周,该第一保护层其余的与该晶片相对的部分为第二部分;通过把该第一保护层的第一部分暴露于紫外线而使该第一保护层的第二部分被遮蔽而不被暴露于紫外线及通过后续的化学显影处理,使位于该晶片四周的该第一保护层的第一部分被保留形成一晶片容置孔;
(4)把一具有一焊垫安装表面及数个安装于该表面上的焊垫的半导体晶片置放于该晶片容置孔,以使该晶片的焊垫由该基体的对应的穿孔暴露;
(5)通过打线处理,该晶片的焊垫经由穿过该基体的对应穿孔的导线来与该电路轨迹布设表面上对应的电路轨迹电气连接;
(6)利用光阻材料于该基体的电路轨迹布设表面上形成一第二保护层;
(7)通过对第二保护层施加与步骤(3)相类似的方法,使该第二保护层的覆盖该导线的部分被保留;及
(8)于该基体的电路轨迹布设表面上形成数个与对应的电路轨迹电气连接的导电球。
5.如权利要求4所述的半导体晶片封装体的封装方法,其特征在于:在该打线处理的步骤(5)之前,更包含如下的步骤:
利用光阻材料于该第一保护层的第一部分上形成一定位层覆盖该晶片;
通过对定位层施加与步骤(3)相类似的方法,该定位层的中央部分被移去以使该晶片的与焊垫安装表面相对的表面的一部分被暴露。
6.如权利要求4所述的半导体晶片封装体的封装方法,其特征在于:在该打线处理的步骤(5)之后,更包含如下的步骤:
至少于该基体的电路布设表面的接近穿孔的表面部分及该晶片的焊垫安装表面的在焊垫附近的表面部分上以环氧树脂或光阻材料般的绝缘材料形成一非常薄的绝缘层,加强导线与对应的焊垫及电路轨迹之间的物理连接,在形成该绝缘层的同时,于导线上亦会附着形成该绝缘层的材料以致于在每一导线形成有一加强导线的强度的加强层。
7.一种半导体晶片封装体的封装方法,其特征在于:包含如下的步骤:
(1)于一基体上以光阻材料形成一第一保护层;
(2)通过把该第一保护层的第一部分暴露于紫外线而其第二部分被遮蔽而不暴露于紫外线及通过化学显影处理,使该第一保护层的第一部分形成一晶片容置孔;
(3)把一具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫的晶片置放于该晶片容置孔内,使该晶片的焊垫安装表面被暴露;
(4)于该晶片的焊垫安装表面上以印刷方式形成数个导电体,每一导电体具有一延伸至晶片的对应焊垫的第一部分和一与该第一部分相隔预定距离的第二部分;
(5)利用光阻材料于该第一保护层的第一部分的表面上形成一第二保护层覆盖该导电体;
(6)通过对第二保护层施加与步骤(2)相类似的方法,在该第二保护层形成数个用于暴露对应的导电体的第二部分的暴露孔;及
(7)于每一暴露孔内形成一导电球。
CNB2004100073884A 2004-03-02 2004-03-02 半导体晶片封装体的封装方法 Expired - Fee Related CN100350578C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2004100073884A CN100350578C (zh) 2004-03-02 2004-03-02 半导体晶片封装体的封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2004100073884A CN100350578C (zh) 2004-03-02 2004-03-02 半导体晶片封装体的封装方法

Publications (2)

Publication Number Publication Date
CN1665002A CN1665002A (zh) 2005-09-07
CN100350578C true CN100350578C (zh) 2007-11-21

Family

ID=35035988

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100073884A Expired - Fee Related CN100350578C (zh) 2004-03-02 2004-03-02 半导体晶片封装体的封装方法

Country Status (1)

Country Link
CN (1) CN100350578C (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1246731A (zh) * 1998-08-28 2000-03-08 三星电子株式会社 芯片尺寸封装和制备晶片级的芯片尺寸封装的方法
US6146918A (en) * 1998-05-30 2000-11-14 Lg Semicon Co., Ltd Method of fabricating a semiconductor package
JP2001102491A (ja) * 1999-09-27 2001-04-13 Mitsubishi Gas Chem Co Inc 極薄bgaタイプ半導体プラスチックパッケージ用プリント配線板
CN1368758A (zh) * 2001-02-02 2002-09-11 陈怡铭 半导体芯片装置及其封装方法
CN1372311A (zh) * 2001-02-26 2002-10-02 陈怡铭 半导体芯片装置及其封装方法
US6525424B2 (en) * 2000-04-04 2003-02-25 Texas Instruments Incorporated Semiconductor device and its manufacturing method
JP2003100744A (ja) * 2001-09-21 2003-04-04 Ricoh Co Ltd 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6146918A (en) * 1998-05-30 2000-11-14 Lg Semicon Co., Ltd Method of fabricating a semiconductor package
CN1246731A (zh) * 1998-08-28 2000-03-08 三星电子株式会社 芯片尺寸封装和制备晶片级的芯片尺寸封装的方法
JP2001102491A (ja) * 1999-09-27 2001-04-13 Mitsubishi Gas Chem Co Inc 極薄bgaタイプ半導体プラスチックパッケージ用プリント配線板
US6525424B2 (en) * 2000-04-04 2003-02-25 Texas Instruments Incorporated Semiconductor device and its manufacturing method
CN1368758A (zh) * 2001-02-02 2002-09-11 陈怡铭 半导体芯片装置及其封装方法
CN1372311A (zh) * 2001-02-26 2002-10-02 陈怡铭 半导体芯片装置及其封装方法
JP2003100744A (ja) * 2001-09-21 2003-04-04 Ricoh Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN1665002A (zh) 2005-09-07

Similar Documents

Publication Publication Date Title
CN1118098C (zh) 半导体集成电路器件
CN1183593C (zh) 半导体装置
CN1452245A (zh) 半导体器件及其制造方法
CN1700458A (zh) 具有第一和第二导电凸点的半导体封装及其制造方法
CN1494227A (zh) 用作电子标签的输入装置
CN1855477A (zh) 电路装置
CN1531090A (zh) 半导体装置、电子设备及它们的制造方法,以及电子仪器
CN1945817A (zh) 半导体器件及其制造方法
CN1819166A (zh) 封装结构
CN1519920A (zh) 半导体器件和半导体器件的制造方法
CN1264923A (zh) 半导体器件及其制造方法
CN1674277A (zh) 电路装置
CN1826688A (zh) 半导体器件的制造方法
CN1722420A (zh) 半导体装置
CN1591853A (zh) 无引线型半导体封装及其制作工艺
CN1901178A (zh) 继电板及具有继电板的半导体器件
CN1815733A (zh) 半导体装置及其制造方法
CN1783487A (zh) 电路装置及其制造方法
CN1652314A (zh) 引线框架、半导体芯片封装、及该封装的制造方法
CN1591841A (zh) 带式电路基板及使用该带式电路基板的半导体芯片封装
CN1805136A (zh) 电路装置及携带设备
CN1254856C (zh) 电路装置的制造方法
CN1301543C (zh) 半导体晶片、半导体装置及其制造方法、电路基板及电子机器
CN1509134A (zh) 电路装置、电路模块及电路装置的制造方法
CN1294652C (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071121