CN1258208C - 半导体装置及其制造方法、半导体晶片、电路基板及电子机器 - Google Patents

半导体装置及其制造方法、半导体晶片、电路基板及电子机器 Download PDF

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Abstract

本发明涉及半导体装置及其制造方法、半导体晶片、电路基板及电子机器，其目的在于提高可靠性。在形成有多个集成电路(12)的半导体基板(10)上，形成树脂层(20)。在树脂层(20)的表面，形成多个凹部(22)。在树脂层(20)上，形成通过至少一个凹部(22)的布线(40)。将半导体基板(10)，切断成多个半导体芯片。将它们各自的凹部(22)，做成：其开口宽度小于布线(40)的厚度，深度则在1μm以上。

Description

半导体装置及其制造方法、半导体晶片、电路基板及电子机器
技术领域
本发明涉及半导体装置及其制造方法、半导体晶片、电路基板及电子机器。
背景技术
近年来，在晶片级制造的所谓晶片级CSP(Chip Scale/size Package)受到关注。晶片级CSP，是在半导体晶片上形成树脂层，再在树脂层上形成布线，然后将半导体晶片切割成多个半导体装置。在这里，树脂层和布线的密接性(紧密接触的能力)，在提高产品的可靠性方面，十分重要。
发明内容
本发明的目的在于，在半导体装置及其制造方法、半导体晶片、电路基板及电子机器中，提高可靠性。
(1)、本发明涉及的半导体装置的制造方法，包括：在形成多个集成电路的半导体基板上，形成树脂层的工序；
在所述树脂层的表面，形成多个凹部的工序；
在所述树脂层上，形成通过至少一个所述凹部的布线的工序；以及，
将所述半导体基板，切断成多个半导体芯片的工序；
不贯通所述树脂层地形成各个所述凹部，并使其开口宽度小于所述布线的厚度，且具有1μm以上的深度。采用本发明后，由于通过树脂层的凹部形成布线，所以能提高树脂层和布线的密接性。
(2)、在该半导体装置的制造方法中：
用感光性树脂前驱体，形成所述树脂层；
所述凹部的形成工序，采取使用掩模的光刻蚀法进行；
所述掩模，可以具有旨在对所述感光性树脂前驱体进行超过析像能力的微细图案的光照射的透过遮蔽图案。
(3)、在该半导体装置的制造方法中：
所述感光性树脂前驱体，感光部分是不溶解性的负片型；
所述透过遮蔽图案，也可以包括宽度在所述布线厚度以下的遮蔽部。
(4)、在该半导体装置的制造方法中：
所述遮蔽部的宽度，也可以在所述树脂层的厚度的1/4以下。
(5)、在该半导体装置的制造方法中，还可以具有：
在所述凹部形成之后、所述布线形成之前，对包括所述树脂层的所述凹部的内壁在内的表面，进行粗糙面处理的工序。
(6)、在该半导体装置的制造方法中，还可以具有：
在所述布线形成之后、所述半导体基板的切断之前，在所述树脂层上，形成至少覆盖所述布线的一部分的第2树脂层的工序。
(7)、在该半导体装置的制造方法中，还可以包括：
在所述第2树脂层的表面，形成凹凸的工序。
(8)、在该半导体装置的制造方法中，还可以包括：
在所述第2树脂层的表面，形成第3树脂层的工序。
(9)、在该半导体装置的制造方法中，还可以包括：
在所述第3树脂层的表面，形成凹凸的工序。
(10)、本发明涉及的半导体晶片，包括：形成多个集成电路的半导体基板；
在所述半导体基板上形成、表面形成多个凹部的树脂层；
在所述树脂层上，通过至少一个所述凹部而形成的布线。
不贯通所述树脂层地形成各个所述凹部，并使其开口宽度小于所述布线的厚度，且具有1μm以上的深度。采用本发明后，由于通过树脂层的凹部形成布线，所以能提高树脂层和布线的密接性。
(11)、在该半导体晶片中，
所述凹部的所述开口宽度，也可以在所述树脂层的厚度的1/4以下。
(12)、在该半导体晶片中，
所述凹部，也可以在所述树脂层的整个所述表面上形成。
(13)、在该半导体晶片中，
所述布线，具有设置外部端子的脊；
所述凹部，也可以至少在所述树脂层的所述脊下的区域形成。
(14)、在该半导体晶片中，
对包括所述树脂层的所述凹部的内壁在内的表面，可以进行粗糙面处理。
(15)、在该半导体晶片中，
将所述树脂层作为第1树脂层，还可以具有：
形成在所述第1树脂层上、至少覆盖所述布线的一部分的第2树脂层。
(16)、在该半导体晶片中，
可以在所述第2树脂层的表面，形成凹凸。
(17)、在该半导体晶片中，
还可以具有形成在所述第2树脂层上的第3树脂层。
(18)、在该半导体晶片中，
可以在所述第3树脂层的表面，形成凹凸。
(19)、在该半导体晶片中，
所述第3树脂层，可以用遮光性比所述第1及第2树脂层高的材料形成。
(20)、本发明涉及的半导体装置，包括：形成集成电路的半导体芯片；
在所述半导体芯片上形成、表面形成多个凹部的树脂层；
在所述树脂层上，通过至少一个所述凹部而形成的布线。
不贯通所述树脂层地形成各个所述凹部，并使其开口宽度小于所述布线的厚度，且具有1μm以上的深度。采用本发明后，由于通过树脂层的凹部形成布线，所以能提高树脂层和布线的密接性。
(21)、在该半导体装置中，
所述凹部的所述开口宽度，可以在所述树脂层的厚度的1/4以下。
(22)、在该半导体装置中，
所述凹部，可以在所述树脂层的整个所述表面上形成。
(23)、在该半导体装置中，
所述布线，具有设置外部端子的脊；
所述凹部，也可以至少在所述树脂层的所述脊下的区域形成。
(24)、在该半导体装置中，
对包括所述树脂层的所述凹部的内壁在内的表面，可以进行粗糙面处理。
(25)、在该半导体装置中，
将所述树脂层作为第1树脂层，还可以具有：
形成在所述第1树脂层上、至少覆盖所述布线的一部分的第2树脂层。
(26)、在该半导体装置中，
可以在所述第2树脂层的表面，形成凹凸。
(27)、在该半导体装置中，
还可以具有形成在所述第2树脂层的第3树脂层。
(28)、在该半导体装置中，
可以在所述第3树脂层的表面，形成凹凸。
(29)、在该半导体装置中，
所述第3树脂层，可以用遮光性比所述第1及第2树脂层高的材料形成。
(30)、本发明涉及的电路基板，安装着上述半导体装置。
(31)、本发明涉及的电子机器，具有上述半导体装置。
附图说明
图1是本发明的实施方式涉及的半导体装置的制造方法的说明图。
图2是本发明的实施方式涉及的半导体装置的制造方法的说明图。
图3(A)～图3(C)是凹部的开口形状的说明图。
图4(A)～图4(C)是本发明的实施方式涉及的半导体装置的制造方法的说明图。
图5(A)～图5(C)是本发明的实施方式涉及的半导体装置的制造方法的说明图。
图6是本发明的实施方式涉及的半导体装置的制造方法的说明图。
图7是本发明的实施方式涉及的半导体装置的说明图。
图8是安装了本发明的实施方式涉及的半导体装置的电路基板的图形。
图9是具有本实施方式涉及的半导体装置的电子机器的图形。
图10是具有本实施方式涉及的半导体装置的电子机器的图形。
具体实施方式
下面，参阅附图，讲述本发明的实施方式。本发明并不限于以下的实施方式。本发明可以适用于半导体装置的一种形态——CSP(ChipScale/Scale Package)。
正如图1所示，在本实施方式中，使用半导体基板(例如半导体晶片)10。在半导体基板10上，形成有集成电路12。将半导体基板切断成为多个半导体芯片90(参阅图7)时，在半导体基板10上，形成多个集成电路12，每个半导体芯片90，都具有一个集成电路12。
也可以在半导体基板10的表面，形成至少由一层构成的钝化膜14。钝化膜14，是电绝缘膜。钝化膜14，既可以仅用非树脂材料(例如SiO2或SiN)形成，也可以再在其上，形成由树脂(例如聚酰亚胺树脂)构成的膜。钝化膜14，不含导电性粒子。
在半导体基板10上，形成有电极16。电极16，也可以是与集成电路12电连接的布线的一部分(端部)。钝化膜14，至少避开电极16的中央部位形成。钝化膜14，可以骑在电极16的端部上。
在本实施方式中，在半导体基板上形成树脂层20。既可以在上涂敷树脂前驱体(前体)后形成，也可以通过旋涂方式，在半导体基板10上扩散树脂前驱体后形成。在本实施方式中，树脂层20，包括固化(聚合)之前及之后的所有状态。树脂层20，既可以做成多层，也可以做成1层。树脂层20，是电绝缘层。树脂层20，在固化(聚合)之后，还可以具有缓和应力的功能。树脂层20，可以用聚酰亚胺树脂、硅酮变性聚酰亚胺树脂、环氧树脂、硅酮变性环氧树脂、苯并环丁烯(BCB；benzocyclobutene)、聚苯并恶锉(PBO；polybenzoxazole)等树脂(或其前驱体)形成。树脂层20，不含导电性粒子。树脂层20，可以用具有遮光性的材料形成。
树脂层20，可以用对能量线(光线(紫外线、可见光线)、X射线、电子射线)具有感应性质的能量线感应性树脂前驱体形成。作为能量线感应性树脂前驱体(例如感光性树脂前驱体)，有：被能量照射的部分的溶解性减小，成为不溶解的负片型；和被能量照射的部分的溶解性增加的正片型。
树脂层20，可以布图。所谓布图，是在树脂层20上除掉其一部分区域后，形成贯通空间。在布图时，可以采用蚀刻术(例如光刻蚀法)。这时，使用掩模30。
掩模30可以具有透过/遮蔽部32，以便去掉树脂层20在将半导体基板10切断成多个半导体芯片90(参阅图7)时的切断区域(例如切割线)的那一部分。透过/遮蔽部32，可以一直配置到电极16的上方。透过/遮蔽部32，还可以一直配置到成为半导体芯片的区域的周边部位的上方。
如果掩模30是正片型(即如果形成树脂层20时，使用的能量线感应性树脂前驱体是正片型)，透过/遮蔽部32就是能量(例如光线)的透过部。如果像图1所示，掩模30是负片型(即如果形成树脂层20时，使用的能量线感应性树脂前驱体是负正片型)，透过/遮蔽部32就是能量(例如光线)的遮蔽部。这时，能量线迂回到达透过/遮蔽部32的正下方的区域。其结果，如图2所示。树脂层20，在通过布线形成的端部，可以具有倾斜面21。树脂层20的布图，既可以使倾斜面21不到达集成电路12的上方，也可以使倾斜面21到达集成电路12的上方。
掩模30，可以包括透过遮蔽图案34，以便对树脂层20进行超过析像力的细微图案的能量照射(例如光照射)。所谓“超过析像力的细微图案”，是指已细小到无法在树脂层20上形成贯通空间的细微图案。不过，虽然有细微图案，但通过透过遮蔽图案34，仍能够进行能量线照射(例如光线照射)。透过遮蔽图案34，是为了在树脂层20上形成凹部22而添加的，其形状与凹部22(其开口)的形状一一对应(包括反转形状)。
如果在形成树脂层20时，使用的能量线感应性树脂前驱体是负片型，那么透过遮蔽图案34就包括遮蔽部36。由于能量线被遮蔽部36遮住，所以树脂层20与遮蔽部36相对的区域，溶解性不减少。遮蔽部36，为超过析像力的细微形状。遮蔽部36的宽度，可以在树脂层20的厚度的1/4以下。遮蔽部36的宽度，既可以在树脂层20上形成的布线的厚度以下，也可以比它小。
如图2所示，在树脂层20的表面，形成多个凹部22。形成凹部22，可以采用使用掩模30的蚀刻术(例如光刻蚀法)。更详细地说，通过向树脂层20上照射能量线后，透过遮蔽图案34就成为超过析像力的细微形状，所以在树脂层20上，不会形成贯通空间，而形成凹部22。凹部22，具有底面。底面既可以是平坦的，也可以与形成凹部22的开口的面平行。凹部22可以在集成电路12的上方形成。
在用负片型的能量线感应性树脂前驱体形成树脂层20时，因能量线迂回进入遮蔽部36的正下方，所以凹部22可以成为从底面朝外扩大的形状。这时，凹部22的内壁面，可以是锥面。凹部22的形成，既可以与树脂层20的布图同时进行，也可以另外进行。凹部22的开口的宽度，小于在树脂层20上形成的布线40(参阅图4(A))的厚度。另外，凹部22具有能够提高树脂层20和在其上形成的布线40的密接性的深度(例如1μm以上的深度)。
图3(A)～图3(C)，是说明凹部开口的平面形状的图形，示出半导体基板10上成为一个半导体芯片的区域。图3(A)所示的多个凹部24，相互连续，呈晶格状。图3(B)所示的多个凹部26，则呈点在配置。这时，各凹部26的开口状，既可以是四边形，也可以是圆形。图3(C)所示的多个凹部28，成为环状。这时，组成同心圆的一组凹部28，可以在树脂层20上形成布线40的脊(land)42(参阅图5(A))的位置上形成。除了这些之外，还可以就像形成多条沟那样地形成多个凹部。掩模30的透过遮蔽图案34，成为与凹部的开口形状对应的形状(包括反转形状)。
在蚀刻工序(光刻蚀法工序)中，在能量线的照射(例如曝光)之后，使树脂层20显影。通过显影形成凹部22。在用负片型能量线感应性树脂前驱体形成树脂层20时，可以对形成凹部22的树脂层20的整个面照射能量线(例如整个面曝光)。这样，能使树脂层20整体固化。还可以对形成有凹部22的树脂层20进行固化(cure)。
可以对包括树脂层20的凹部22的内壁在内的表面(例如整个表面)，进行粗糙面处理。粗糙面处理，既可以在上述蚀刻工序(光刻蚀法工序)之后进行，也可以反之，在其之前进行。粗糙面处理，可以通过灰化、溅射蚀刻、喷砂等中的某一个，或它们的组合进行。粗糙面处理后形成的凹凸，比凹部22形成的凹凸更细微。粗糙面处理，可以(只)对树脂层20的集成电路12的上方的区域进行。粗糙面处理，也可以对凹部22的内壁(例如只对底面)进行。在布图之后，树脂层20的端部出现倾斜面21时，也可以对该倾斜面21进行粗糙面处理。
正如图4(A)所示，在树脂层20上形成布线40。布线40，既可以形成一层，也可以形成多层。例如：用溅射堆积TiW层及Cu层，再在其上通过电镀形成Cu层。其形成法，可以采用众所周知的技术。采用通过电极16之上(与电极16进行电连接)的方式来形成布线40。布线40，还可以通过倾斜面21。布线40形成到形成有凹部22的区域。使所形成的布线40通过凹部22。更详细地说，将布线40的一部分，在凹部22的内壁上形成。布线40的表面，即使在凹部22的内侧，也可以高出树脂层20的表面(形成开口的面)。在布线40的表面，也可以在凹部22的上方之处有洼槽。布线40还可以具有脊(宽度比线粗的部分)42。脊42是为了在其上设置外部端子60(参阅图5(A))而形成的。在凹部22上也可以(只)形成脊42。
如图4(B)所示，在树脂层(第1树脂层)20上，还可以形成第2树脂层50。也可以用树脂层20的内容替代第2树脂层50。第2树脂层50，可以是阻焊(solder resist)层。第2树脂层50，还可以覆盖布线40全部或部分(例如除了脊40的中央部位之外的部分)。第2树脂层50，还可以覆盖半导体基板10从树脂层20露出来的部分(例如刻线或电极的附近)。第2树脂层50，在树脂层20从布线40处露出的面上，进入凹部22。
可以如图4(C)所示，对第2树脂层50进行布图。其形成方法，可采用在树脂层20的布图中讲述过的方法。通过布图，在第2树脂层50上形成贯通空间。例如，可以使布线40的一部分(例如脊42的中央部位)，从第2树脂层50中露出来。或者可以使半导体基板10的切断区域，从第2树脂层50中露出来。布图后，也可以使第2树脂层50保留下来，以便至少覆盖布线40的一部分，例如，可以使第2树脂层50覆盖布线40和电极16的电连接部位。第2树脂层50也可以覆盖树脂层20的倾斜面21上的布线40。第2树脂层50还可以覆盖布线40除脊42的中央部位之外的其它部位。
在本实施方式中，包括在第2树脂层50上形成凹凸。在第2树脂层50上，可以形成多个凹部52。其形成方法，可采用在树脂层20上形成凹部22时所讲述的方法。凹部52，既可以在树脂层20的上方形成，也可以在半导体基板10从树脂层20露出的区域上形成。关于凹部52的详细情况，可参照凹部22讲述的内容。在第2树脂层50上，也可以进行粗糙面处理，以便形成凹凸。该粗糙面处理的内容，与对树脂层20进行的粗糙面处理的内容相同。
可以如图5(A)所示，形成外部端子60。外部端子60，可用软钎焊(soft solder)或硬钎焊(hard solder)中的某一种方法形成。作为软钎焊，可以使用不含铅的软钎料(以下称作“无铅软钎料”)。作为无铅软钎料，既可以使用锡—银(Sn-Ag)系、锡—铋(Sn-Bi)系、锡—锌(Sn-Zn)系或锡—铜(Sn-Cu)系的合金，也可以在这些合金中再至少添加银、铋、锌、铜中的某一个。形成外部端子60，可以采用众所周知的方法。
还可以如图5(B)所示，在第2树脂层50之上，形成第3树脂层70。第3树脂层70可以采用树脂层20的内容。形成的第3树脂层70，可以覆盖第2树脂层50。形成的第3树脂层70，可以进入第2树脂层50的凹部52。形成的第3树脂层70，可以使半导体基板10的切断区域露出。形成的第3树脂层70，可以覆盖外部端子60的一部分(例如其根部)。第3树脂层70，可以在覆盖整个半导体基板10后，进行布图。使第3树脂层70覆盖外部端子60后，可以从外部端子60的上端部去掉第3树脂层70。布图时，可以采用在树脂层20的布图中讲述的内容。或者通过使用激光或灰化，去掉第3树脂层70的一部分。使用激光或灰化，也可以适用于第1及第2树脂层20、50的布图。
还可以如图5(C)所示，在第3树脂层70上形成凹凸。例如，在第3树脂层70上，形成多个凹部72。其形成方法，可以采用在树脂层20上形成凹部22时所讲述过的内容。凹部72，可以在第1及第2树脂层20、50的上方形成。关于凹部72的详细情况，可以采用凹部22的内容。可以在第3树脂层70上进行粗糙面处理，形成凹凸。该粗糙面处理，可以采用对树脂层20进行的粗糙面处理的内容。还可以使用形成覆盖外部端子60的第3树脂层70、再从外部端子60的上端部去掉第3树脂层70的工序(例如灰化等)，在除此之外的部分中，对第3树脂层70的表面进行粗糙面处理。
本实施方式涉及的半导体晶片，包括：形成多个集成电路12的半导体基板10；在半导体基板10上形成的、表面有多个凹部的树脂层20；在树脂层20上形成的、通过凹部22的布线40。详细内容，如前所述。
可以如图6所示，可以切断(例如划线(scribing)或切割(dicing))半导体基板10。若不在半导体基板10的切断区域设置第1、2及3树脂层20、50、70，就不需要切断树脂，所以能防止刻刀(或刀片)80的堵塞。
图7是本实施方式涉及的半导体装置的说明图。半导体装置包括：形成集成电路的半导体芯片90；在半导体芯片90上形成的、表面具有多个凹部22的树脂层20；在树脂层20上形成的、通过凹部22布线40。半导体芯片90，可以是从半导体基板10上切出来的。有关其它详细情况，均如前所述。
采用本实施方式后，由于在树脂层20上形成了凹部22，所以树脂层20与布线40(例如其脊42)的密接性，或树脂层20与第2树脂层50的密接性高。如果再对树脂层20的表面进行粗糙面处理，就能进一步提高它们的密接性。有关密接性的内容，也适用于第2及第3树脂层50、70。另外，由于在树脂层22上形成凹部22，所以光反射或折射后，使树脂层20的遮光性增大。例如，对波长为400～600nm的光，遮光性得到增大。有关遮光性的情况，也适合于第2及第3树脂层50、70。树脂层20等的遮光性增大后，就能减少集成电路12的误动作。
图8示出安装了在上述实施方式中讲述的半导体装置1的电路基板1000。作为具有有这种半导体装置的电子机器，图9示出便携式计算机2000，图10示出携带电话3000。
本发明并不限于上述实施方式。可以有各种各样的变形。例如，本发明包括与在实施方式中讲述的结构实质上相同的结构(例如：功能、方法及结果相同的结构，或目的及结果相同的结构)。另外，本发明还包括：置换实施方式中讲述的结构的非本质的部分后的结构。另外，本发明还包括与在实施方式中讲述的结构具有相同的作用效果，或能达到相同的目的结构。另外，本发明还包括向在实施方式中讲述的结构中，附加众所周知的技术的结构。

Claims (31)

1、一种半导体装置的制造方法，包括：在形成有多个集成电路的半导体基板上，形成树脂层的工序；
在所述树脂层的表面，形成多个凹部的工序；
在所述树脂层上，形成至少通过一个所述凹部的布线的工序；以及
将所述半导体基板，切断成多个半导体芯片的工序，
不贯通所述树脂层地形成各个所述凹部，并使其开口宽度小于所述布线的厚度，且具有1μm以上的深度。
2、如权利要求1所述的半导体装置的制造方法，
用感光性树脂前驱体，形成所述树脂层，
所述凹部的形成工序，采取使用掩模的光刻蚀法进行，
所述掩模，具有旨在对所述感光性树脂前驱体进行超过析像能力的微细图案的光照射的透过遮蔽图案。
3、如权利要求2所述的半导体装置的制造方法，
所述感光性树脂前驱体，感光部分是不溶解性的负片型，
所述透过遮蔽图案，包括宽度在所述布线厚度以下的遮蔽部。
4、如权利要求3所述的半导体装置的制造方法，
所述遮蔽部的宽度，在所述树脂层的厚度的1/4以下。
5、如权利要求1～4任一项所述的半导体装置的制造方法，还具有：
在所述凹部形成之后、所述布线形成之前，对包括所述树脂层的所述凹部的内壁在内的表面，进行粗糙面处理的工序。
6、如权利要求5所述的半导体装置的制造方法，还具有：
在所述布线形成之后、所述半导体基板的切断之前，在所述树脂层上，形成至少覆盖所述布线的一部分的第2树脂层的工序。
7、如权利要求6所述的半导体装置的制造方法，还包括：
在所述第2树脂层的表面，形成凹凸的工序。
8、如权利要求7所述的半导体装置的制造方法，还包括：
在所述第2树脂层的表面，形成第3树脂层的工序。
9、如权利要求8所述的半导体装置的制造方法，还包括：
在所述第3树脂层的表面，形成凹凸的工序。
10、一种半导体晶片，包括：形成有多个集成电路的半导体基板；
在所述半导体基板上形成的、表面形成有多个凹部的树脂层；以及
在所述树脂层上，至少通过一个所述凹部而形成的布线，
不贯通所述树脂层地形成各个所述凹部，并使其开口宽度小于所述布线的厚度，且具有1μm以上的深度。
11、如权利要求10所述的半导体晶片，
所述凹部的所述开口宽度，在所述树脂层的厚度的1/4以下。
12、如权利要求10或11所述的半导体晶片，
所述凹部，在所述树脂层的整个所述表面上形成。
13、如权利要求10或11所述的半导体晶片，
所述布线，具有设置外部端子的脊；
所述凹部，至少在所述树脂层的所述脊下的区域形成。
14、如权利要求10或11所述的半导体晶片，
包括所述树脂层的所述凹部的内壁在内的表面，进行了粗糙面处理。
15、如权利要求14所述的半导体晶片，
若将所述树脂层作为第1树脂层，则还具有：
形成在所述第1树脂层上的、至少覆盖所述布线的一部分的第2树脂层。
16、如权利要求15所述的半导体晶片，
在所述第2树脂层的表面，形成有凹凸。
17、如权利要求16所述的半导体晶片，
还具有形成在所述第2树脂层上的第3树脂层。
18、如权利要求17所述的半导体晶片，
在所述第3树脂层的表面，形成有凹凸。
19、如权利要求18所述的半导体晶片，
所述第3树脂层，用遮光性比所述第1及第2树脂层高的材料形成。
20、一种半导体装置，包括：形成有集成电路的半导体芯片；
形成在所述半导体芯片上、表面形成有多个凹部的树脂层；以及
在所述树脂层上，至少通过一个所述凹部而形成的布线，
不贯通所述树脂层地形成各个所述凹部，并使其开口宽度小于所述布线的厚度，且具有1μm以上的深度。
21、如权利要求20所述的半导体装置，
所述凹部的所述开口宽度，在所述树脂层的厚度的1/4以下。
22、如权利要求20或21所述的半导体装置，
所述凹部，在所述树脂层的整个所述表面上形成。
23、如权利要求20或21所述的半导体装置，
所述布线，具有设置外部端子的脊；
所述凹部，至少在所述树脂层的所述脊下的区域形成。
24、如权利要求20或21所述的半导体装置，
包括所述树脂层的所述凹部的内壁在内的表面，进行了粗糙面处理。
25、如权利要求24所述的半导体装置，
若将所述树脂层作为第1树脂层，则还具有：
形成在所述第1树脂层上、至少覆盖所述布线的一部分的第2树脂层。
26、如权利要求25所述的半导体装置，
在所述第2树脂层的表面，形成有凹凸。
27、如权利要求26所述的半导体装置，
还具有形成在所述第2树脂层的第3树脂层。
28、如权利要求27所述的半导体装置，
在所述第3树脂层的表面，形成有凹凸。
29、如权利要求28所述的半导体装置，
所述第3树脂层，用遮光性比所述第1及第2树脂层高的材料形成。
30、一种电路基板，安装着权利要求20或21所述的半导体装置。
31、一种电子机器，具有权利要求20或21所述的半导体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051332A (zh) * 2013-03-12 2014-09-17 台湾积体电路制造股份有限公司 封装器件及其制造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4124173B2 (ja) * 2003-07-01 2008-07-23 日本電気株式会社 応力緩和構造とその形成方法、応力緩和シートとその製造方法、及び半導体装置並びに電子機器
KR100611768B1 (ko) * 2004-10-11 2006-08-10 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
US8133808B2 (en) * 2006-09-18 2012-03-13 Tessera, Inc. Wafer level chip package and a method of fabricating thereof
KR100787894B1 (ko) 2007-01-24 2007-12-27 삼성전자주식회사 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법
CN102313959B (zh) * 2007-11-21 2014-11-12 Lg伊诺特有限公司 摄像模块
JP2009239106A (ja) * 2008-03-27 2009-10-15 Sony Corp 半導体装置及び同半導体装置の製造方法
US8426959B2 (en) * 2009-08-19 2013-04-23 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
KR101695772B1 (ko) * 2009-08-19 2017-01-16 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9355906B2 (en) 2013-03-12 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
US9728517B2 (en) * 2013-12-17 2017-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
TW201812887A (zh) * 2016-09-23 2018-04-01 頎邦科技股份有限公司 晶圓切割方法
US10522526B2 (en) 2017-07-28 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. LTHC as charging barrier in InFO package formation
US20230378107A1 (en) * 2022-05-19 2023-11-23 Nxp B.V. Redistribution layer having a sideview zig-zag profile

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267474A (ja) 1992-03-18 1993-10-15 Fujitsu Ltd 半導体装置
US5517758A (en) 1992-05-29 1996-05-21 Matsushita Electric Industrial Co., Ltd. Plating method and method for producing a multi-layered printed wiring board using the same
DE69535768D1 (de) 1994-12-01 2008-07-24 Ibiden Co Ltd Mehrschichtige leiterplatte und verfahren für deren herstellung
KR100200687B1 (ko) 1995-11-21 1999-06-15 윤종용 새로운 패드층을 구비하는 반도체장치
AU6418998A (en) 1997-03-21 1998-10-20 Seiko Epson Corporation Semiconductor device, film carrier tape, and method for manufacturing them
JP2000195896A (ja) * 1998-12-25 2000-07-14 Nec Corp 半導体装置
US6236114B1 (en) 1999-05-06 2001-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure
JP2000340696A (ja) 1999-05-31 2000-12-08 Matsushita Electric Works Ltd 半導体パッケージの製造方法
JP2003502866A (ja) 1999-06-17 2003-01-21 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 軟質ボンディング部を有する電子部品およびこのような部品を製造するための方法
JP2001015560A (ja) 1999-06-30 2001-01-19 Toppan Printing Co Ltd フィルムキャリアの製造方法
JP2001085560A (ja) 1999-09-13 2001-03-30 Sharp Corp 半導体装置およびその製造方法
JP2001144217A (ja) 1999-11-17 2001-05-25 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
CN1311547C (zh) 2000-03-23 2007-04-18 精工爱普生株式会社 半导体器件及其制造方法、电路基板和电子装置
JP4750926B2 (ja) 2000-06-06 2011-08-17 富士通セミコンダクター株式会社 半導体装置
JP3440070B2 (ja) * 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
US6713859B1 (en) * 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051332A (zh) * 2013-03-12 2014-09-17 台湾积体电路制造股份有限公司 封装器件及其制造方法
CN104051332B (zh) * 2013-03-12 2017-04-12 台湾积体电路制造股份有限公司 封装器件及其制造方法

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