JP2004247535A - 半導体装置及びその製造方法、半導体ウエハ、回路基板並びに電子機器 - Google Patents

半導体装置及びその製造方法、半導体ウエハ、回路基板並びに電子機器 Download PDF

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Abstract

【課題】半導体装置及びその製造方法、回路基板並びに電子機器に関して、信頼性を高めることにある。
【解決手段】複数の集積回路12が形成されてなる半導体基板10に、樹脂層20を形成する。樹脂層20の表面に、複数の凹部22を形成する。樹脂層20上に、いずれかの凹部22を通るように配線40を形成する。半導体基板10を、複数の半導体チップに切断する。それぞれの凹部22を、その開口幅が配線40の厚みよりも小さく、1μm以上の深さを有するように形成する。
【選択図】 図5

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、半導体ウエハ、回路基板並びに電子機器に関する。
【0002】
【従来の技術】
【0003】
【特許文献1】
特開2001−144217号公報
【0004】
【発明の背景】
近年、ウエハレベルで製造する、いわゆるウエハレベルCSP(Chip Scale/ Size Package)が注目されている。ウエハレベルCSPでは、半導体ウエハに樹脂層を形成し、樹脂層上に配線を形成し、その後、半導体ウエハを複数の半導体装置にダイシングする。ここで、樹脂層と配線の密着性は、信頼性を高める上で重要である。
【0005】
本発明の目的は、半導体装置及びその製造方法、回路基板並びに電子機器に関して、信頼性を高めることにある。
【0006】
【課題を解決するための手段】
(1)本発明に係る半導体装置の製造方法は、複数の集積回路が形成されてなる半導体基板に、樹脂層を形成すること、
前記樹脂層の表面に、複数の凹部を形成すること、
前記樹脂層上に、いずれかの前記凹部を通るように配線を形成すること、及び、
前記半導体基板を、複数の半導体チップに切断すること、
を含み、
それぞれの前記凹部を、その開口幅が前記配線の厚みよりも小さく、1μm以上の深さを有するように形成する。本発明によれば、配線を、樹脂層の凹部を通るように形成するので、樹脂層と配線の密着性が向上する。
(2)この半導体装置の製造方法において、
前記樹脂層を、感光性樹脂前駆体で形成し、
前記凹部の形成工程は、マスクを使用するフォトリソグラフィを適用して行い、
前記マスクは、前記感光性樹脂前駆体に、解像力を超える微細パターンの光照射を行うための透過遮蔽パターンを含んでもよい。
(3)この半導体装置の製造方法において、
前記感光性樹脂前駆体は、感光部分が不溶性となるネガ型であり、
前記透過遮蔽パターンは、前記配線の厚み以下の幅の遮蔽部を含んでもよい。
(4)この半導体装置の製造方法において、
前記遮蔽部の幅は、前記樹脂層の厚みの1/4以下であってもよい。
(5)この半導体装置の製造方法は、
前記凹部の形成後であって前記配線の形成前に、前記樹脂層の前記凹部の内面を含む表面に粗面処理を行うことをさらに含んでもよい。
(6)この半導体装置の製造方法は、
前記配線の形成後であって前記半導体基板の切断前に、前記配線の少なくとも一部を覆うように前記樹脂層上に第2の樹脂層を形成することをさらに含んでもよい。
(7)この半導体装置の製造方法は、
前記第2の樹脂層の表面に凹凸を形成することをさらに含んでもよい。
(8)この半導体装置の製造方法は、
前記第2の樹脂層上に第3の樹脂層を形成することをさらに含んでもよい。
(9)この半導体装置の製造方法は、
前記第3の樹脂層の表面に凹凸を形成することをさらに含んでもよい。
(10)本発明に係る半導体ウエハは、複数の集積回路が形成されてなる半導体基板と、
前記半導体基板に形成され、表面に複数の凹部が形成されてなる樹脂層と、
前記樹脂層上に、いずれかの前記凹部を通るように形成された配線と、
を含み、
それぞれの前記凹部は、その開口幅が前記配線の厚みよりも小さく、1μm以上の深さを有するように形成されてなる。本発明によれば、配線が樹脂層の凹部を通るように形成されているので、樹脂層と配線の密着性が向上する。
(11)この半導体ウエハにおいて、
前記凹部の前記開口幅は、前記樹脂層の厚みの1/4以下であってもよい。
(12)この半導体ウエハにおいて、
前記凹部は、前記樹脂層の前記表面全体に形成されていてもよい。
(13)この半導体ウエハにおいて、
前記配線は、外部端子を設けるためのランドを有し、
前記凹部は、前記樹脂層の前記ランド下の領域に少なくとも形成されていてもよい。
(14)この半導体ウエハにおいて、
前記樹脂層の前記凹部の内面を含む表面は、粗面処理されていてもよい。
(15)この半導体ウエハは、
前記樹脂層を第1の樹脂層として、
前記配線の少なくとも一部を覆うように前記第1の樹脂層上に形成された第2の樹脂層をさらに含んでもよい。
(16)この半導体ウエハにおいて、
前記第2の樹脂層の表面には凹凸が形成されていてもよい。
(17)この半導体ウエハは、
前記第2の樹脂層上に形成された第3の樹脂層をさらに含んでもよい。
(18)この半導体ウエハにおいて、
前記第3の樹脂層の表面には凹凸が形成されていてもよい。
(19)この半導体ウエハにおいて、
前記第3の樹脂層は、前記第1及び第2の樹脂層よりも遮光性が高い材料で形成されていてもよい。
(20)本発明に係る半導体装置は、集積回路が形成されてなる半導体チップと、
前記半導体チップに形成され、表面に複数の凹部が形成されてなる樹脂層と、
前記樹脂層上に、いずれかの前記凹部を通るように形成された配線と、
を含み、
それぞれの前記凹部は、その開口幅が前記配線の厚みよりも小さく、1μm以上の深さを有するように形成されてなる。本発明によれば、配線が樹脂層の凹部を通るように形成されているので、樹脂層と配線の密着性が向上する。
(21)この半導体装置において、
前記凹部の前記開口幅は、前記樹脂層の厚みの1/4以下であってもよい。
(22)この半導体装置において、
前記凹部は、前記樹脂層の前記表面全体に形成されていてもよい。
(23)この半導体装置において、
前記配線は、外部端子を設けるためのランドを有し、
前記凹部は、前記樹脂層の前記ランド下の領域に少なくとも形成されていてもよい。
(24)この半導体装置において、
前記樹脂層の前記凹部の内面を含む表面は、粗面処理されていてもよい。
(25)この半導体装置は、
前記樹脂層を第1の樹脂層として、
前記配線の少なくとも一部を覆うように前記第1の樹脂層上に形成された第2の樹脂層をさらに含んでもよい。
(26)この半導体装置において、
前記第2の樹脂層の表面には凹凸が形成されていてもよい。
(27)この半導体装置は、
前記第2の樹脂層上に形成された第3の樹脂層をさらに含んでもよい。
(28)この半導体装置において、
前記第3の樹脂層の表面には凹凸が形成されていてもよい。
(29)この半導体装置において、
前記第3の樹脂層は、前記第1及び第2の樹脂層よりも遮光性が高い材料で形成されていてもよい。
(30)本発明に係る回路基板は、上記半導体装置が実装されてなる。
(31)本発明に係る電子機器は、上記半導体装置を有する。
【0007】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明するが、本発明は、以下の実施の形態に限定されるものではない。本発明は、半導体装置の一形態であるCSP(Chip Size/Scale Package)に適用することができる。
【0008】
図1に示すように、本実施の形態では半導体基板(例えば、半導体ウエハ)10を使用する。半導体基板10には、集積回路12が形成されている。半導体基板10を複数の半導体チップ90(図7参照)に切り出す場合、半導体基板10には、複数の集積回路12が形成され、個々の半導体チップ90が個々の集積回路12を有することになる。
【0009】
半導体基板10の表面には、少なくとも1層からなるパッシベーション膜14が形成されていてもよい。パッシベーション膜14は電気的絶縁膜である。パッシベーション膜14は、樹脂でない材料(例えばSiO又はSiN)のみで形成してもよいし、その上に樹脂(例えばポリイミド樹脂)からなる膜をさらに含んでもよい。パッシベーション膜14は、導電性粒子を含まない。
【0010】
半導体基板10には、電極16が形成されている。電極16は、集積回路12に電気的に接続された配線の一部(端部)であってもよい。パッシベーション膜14は、電極16の少なくとも中央部を避けて形成されている。電極16の端部にパッシベーション膜14が載っていてもよい。
【0011】
本実施の形態では、半導体基板10に樹脂層20を形成する。樹脂層20は、半導体基板10に樹脂前駆体を塗布して形成してもよいし、半導体基板10上で樹脂前駆体をスピンコートによって拡げて形成してもよい。本実施の形態では、樹脂層20は、硬化(重合)の前及び後のいずれの状態も含む。樹脂層20は、複数層であってもよいし、1層であってもよい。樹脂層20は、電気的絶縁層である。樹脂層20は、硬化(重合)後において、応力緩和機能を有してもよい。樹脂層20は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)等の樹脂(またはその前駆体)で形成してもよい。樹脂層20は、導電性粒子を含まない。樹脂層20は、遮光性を有する材料で形成してもよい。
【0012】
樹脂層20は、エネルギー線(光線(紫外線、可視光線)、X線、電子線)に感応する性質を有するエネルギー線感応性樹脂前駆体で形成してもよい。エネルギー線感応性樹脂前駆体(例えば感光性樹脂前駆体)として、エネルギーの照射された部分の溶解性が減少して不溶性となるネガ型と、エネルギーの照射された部分の溶解性が増加するポジ型がある。
【0013】
樹脂層20はパターニングしてもよい。パターニングとは、樹脂層20に、その一部の領域を除去して貫通スペースを形成することである。パターニングには、リソグラフィ(例えば、フォトリソグラフィ)を適用してもよい。その場合、マスク30を使用する。
【0014】
マスク30は、樹脂層20の、半導体基板10を複数の半導体チップ90(図7参照)に切断するときの切断領域(例えばスクライブライン)にある部分を除去するための透過/遮蔽部32を有してもよい。透過/遮蔽部32は、電極16の上方に至るように配置してもよい。透過/遮蔽部32は、半導体チップとなる領域の周縁部の上方に至るように配置してもよい。
【0015】
透過/遮蔽部32は、マスク30がポジ型であれば(すなわち、樹脂層20の形成に使用したエネルギー線感応性樹脂前駆体がポジ型であれば)、エネルギー(例えば光線)の透過部である。透過/遮蔽部32は、図1に示すように、マスク30がネガ型であれば(すなわち、樹脂層20の形成に使用したエネルギー線感応性樹脂前駆体がネガ型であれば)、エネルギー(例えば光線)の遮蔽部である。その場合、透過/遮蔽部32の直下領域にもエネルギー線が回り込む。その結果、図2に示すように、樹脂層20は、パターニングによって形成された端部に傾斜面21を有していてもよい。樹脂層20のパターニングは、傾斜面21が集積回路12の上方に至らないように行ってもよいし、傾斜面21が集積回路12の上方に至るように形成してもよい。
【0016】
マスク30は、樹脂層20に、解像力を超える微細パターンのエネルギー照射(例えば光照射)を行うための透過遮蔽パターン34を含んでもよい。「解像力を超える微細パターン」とは、樹脂層20に貫通スペースを形成することができないほど微細なパターンをいう。ただし、微細パターンではあるが、透過遮蔽パターン34を通して、エネルギー線照射(例えば光線照射)が可能になっている。透過遮蔽パターン34は、樹脂層20に凹部22を形成するためのものであり、凹部22(その開口)の形状に対応する形状(反転形状を含む。)になっている。
【0017】
透過遮蔽パターン34は、樹脂層20の形成に使用したエネルギー線感応性樹脂前駆体がネガ型であれば、遮蔽部36を含む。遮蔽部36によってエネルギー線が遮られるので、樹脂層20の遮蔽部36に対応する領域は、溶解性が減少しない。遮蔽部36は、解像力を超える微細な形状になっている。遮蔽部36の幅は、樹脂層20の厚みの1/4以下であってもよい。遮蔽部36の幅は、樹脂層20上に形成する配線の厚み以下であってもよいし、それより小さくてもよい。
【0018】
図2に示すように、樹脂層20の表面に複数の凹部22を形成する。凹部22の形成には、マスク30を使用したリソグラフィ(例えばフォトリソグラフィ)を適用してもよい。詳しくは、透過遮蔽パターン34を通して、樹脂層20にエネルギー線を照射すると、透過遮蔽パターン34は解像力を超える微細な形状になっているので、樹脂層20には貫通スペースが形成されず、凹部22が形成される。凹部22は、底面を有する。底面は、平坦であってもよく、凹部22の開口を形成する面と平行であってもよい。凹部22は、集積回路12の上方に形成してもよい。
【0019】
樹脂層20を、ネガ型のエネルギー線感応性樹脂前駆体で形成したときには、遮蔽部36の直下領域にもエネルギー線が回り込むため、凹部22は、底面から外方向に向かって拡がる形状になってもよい。その場合、凹部22の内壁面は、テーパ面であってもよい。凹部22の形成は、樹脂層20のパターニングと同時に行ってもよいし、別に行ってもよい。凹部22は、その開口幅が、樹脂層20上に形成する配線40(図4(A)参照)の厚みよりも小さくなるように形成する。また、凹部22は、樹脂層20とその上に形成する配線40との密着性を向上させる程度の深さ(例えば1μm以上の深さ)を有するように形成する。
【0020】
図3(A)〜図3(C)は、凹部の開口の平面形状を説明する図であり、半導体基板10において1つの半導体チップとなる領域を示している。図3(A)に示す複数の凹部24は、相互に連続して格子状をなしている。図3(B)に示す複数の凹部26は、点在するように配置されている。この場合、各凹部26の開口形状は、四辺形であってもよいし、円形であってもよい。図3(C)に示す各凹部28は、リング状をなしている。この場合、同心円をなす1グループの凹部28は、樹脂層20上に形成する配線40のランド42(図5(A)参照)を形成する位置に形成してもよい。これらの他、複数列の溝をなすように複数の凹部を形成してもよい。マスク30の透過遮蔽パターン34は、凹部の開口形状に対応した形状(反転形状を含む。)になっている。
【0021】
リソグラフィ工程(フォトリソグラフィ工程)では、エネルギー線の照射(例えば露光)後に、樹脂層20を現像する。現像によって凹部22が形成される。樹脂層20を、ネガ型のエネルギー線感応性樹脂前駆体で形成したときには、凹部22が形成された樹脂層20の全面にエネルギー線の照射(例えば全面露光)を行ってもよい。これにより樹脂層20の全体を硬化させることができる。凹部22が形成された樹脂層20をキュアしてもよい。
【0022】
樹脂層20の凹部22の内面を含む表面(例えば全表面)には粗面処理を行ってもよい。粗面処理は、上述したリソグラフィ工程(フォトリソグラフィ工程)の後に行ってもよいし、その逆でもよい。粗面処理は、アッシング、スパッタエッチング、サンドブラストのいずれか、あるいはその組み合わせによって行ってもよい。粗面処理によって形成される凹凸は、凹部22によって形成される凹凸よりも微細なものである。粗面処理は、樹脂層20の集積回路12の上方の領域(のみ)に対して行う。粗面処理は、凹部22の内面(例えば底面のみ)に行ってもよい。パターニング後に、樹脂層20の端部が傾斜面21を有する場合、この傾斜面21に粗面処理を行ってもよい。
【0023】
図4(A)に示すように、樹脂層20上に配線40を形成する。配線40は、1層で形成してもよいし、複数層で形成してもよい。例えば、スパッタリングでTiW層及びCu層を積層し、その上にメッキによってCu層を形成してもよい。その形成方法には、公知の技術を適用することができる。配線40は、電極16上を通るように(電極16と電気的に接続されるように)形成する。配線40は、傾斜面21を通ってもよい。配線40は、凹部22が形成された領域に至るように形成する。配線40は、凹部22を通るように形成する。詳しくは、配線40の一部を凹部22の内面上に形成する。配線40の表面は、凹部22の内側においても、樹脂層20の表面(開口が形成される面)を超えるように高くなってもよい。配線40の表面には、凹部22の上方に窪みがあってもよい。配線40は、ランド(ラインよりも幅の広い部分)42を有するように形成してもよい。ランド42は、その上に外部端子60(図5(A)参照)を設けるためのものである。ランド42(のみ)を、凹部22上に形成してもよい。
【0024】
図4(B)に示すように、樹脂層(第1の樹脂層)20上に第2の樹脂層50を形成してもよい。第2の樹脂層50には、樹脂層20の内容が該当してもよい。第2の樹脂層50はソルダレジストであってもよい。第2の樹脂層50は、配線40の全体あるいは一部(例えばランド42の中央部を除く部分)を覆うように形成してもよい。第2の樹脂層50は、半導体基板10の樹脂層20からの露出部(例えばスクライブライン又は電極16の付近)を覆うように形成してもよい。第2の樹脂層50は、樹脂層20の配線40からの露出面において、凹部22に入り込むように形成する。
【0025】
図4(C)に示すように、第2の樹脂層50をパターニングしてもよい。その形成には、樹脂層20のパターニングで説明した内容を適用することができる。パターニングによって第2の樹脂層50に貫通スペースを形成する。例えば、配線40の一部(例えばランド42の中央部)を第2の樹脂層50から露出させてもよい。あるいは、半導体基板10の切断領域を第2の樹脂層50から露出させてもよい。パターニング後も、第2の樹脂層50は、配線40の少なくとも一部を覆うように残す。例えば、第2の樹脂層50は、配線40及び電極16の電気的接続部を覆っていてもよい。第2の樹脂層50は、樹脂層20の傾斜面21上において配線40を覆っていてもよい。第2の樹脂層50は、配線40のランド42の中央部を除く部分全体を覆っていてもよい。
【0026】
本実施の形態は、第2の樹脂層50に凹凸を形成することを含む。第2の樹脂層50には、複数の凹部52を形成してもよい。その形成には、樹脂層20への凹部22の形成で説明した内容を適用することができる。凹部52は、樹脂層20の上方に形成してもよいし、半導体基板10の樹脂層20からの露出領域上に形成してもよい。凹部52の詳細については、凹部22の内容を適用してもよい。第2の樹脂層50には、粗面処理を行って凹凸を形成してもよい。この粗面処理には、樹脂層20に対して行う粗面処理の内容を適用してもよい。
【0027】
図5(A)に示すように、外部端子60を形成してもよい。外部端子60は、軟ろう(soft solder)又は硬ろう(hard solder)のいずれで形成してもよい。軟ろうとして、鉛を含まないハンダ(以下、鉛フリーハンダという。)を使用してもよい。鉛フリーハンダとして、スズー銀(Sn―Ag)系、スズ−ビスマス(Sn−Bi)系、スズ−亜鉛(Sn−Zn)系、あるいはスズ−銅(Sn−Cu)系の合金を使用してもよいし、これらの合金に、さらに銀、ビスマス、亜鉛、銅のうち少なくとも1つを添加してもよい。外部端子60の形成には、周知の方法を適用することができる。
【0028】
図5(B)に示すように、第2の樹脂層50上に第3の樹脂層70を形成してもよい。第3の樹脂層70には、樹脂層20の内容が該当してもよい。第3の樹脂層70は、第2の樹脂層50を覆うように形成してもよい。第3の樹脂層70は、第2の樹脂層50の凹部52に入り込むように形成してもよい。第3の樹脂層70は、半導体基板10の切断領域が露出するように形成してもよい。第3の樹脂層70は、第2の樹脂層50の切断領域側の側面を覆ってもよい。第3の樹脂層70は、外部端子60の一部(例えば根本部)を覆っていてもよい。第3の樹脂層70は、半導体基板10の全体を覆うように形成した後にパターニングしてもよい。第3の樹脂層70を、外部端子60が覆われるように設けた後、外部端子60の上端部から第3の樹脂層70を除去してもよい。パターニングには、樹脂層20のパターニングで説明した内容を適用することができる。あるいは、レーザの使用又はアッシングによって、第3の樹脂層70の一部を除去してもよい。レーザの使用又はアッシングは、第1又は第2の樹脂層20,50のパターニングに適用してもよい。
【0029】
図5(C)に示すように、第3の樹脂層70に凹凸を形成してもよい。例えば、第3の樹脂層70に複数の凹部72を形成してもよい。その形成には、樹脂層20への凹部22の形成で説明した内容を適用することができる。凹部72は、第1及び第2の樹脂層20,50の上方に形成してもよい。凹部72の詳細については、凹部22の内容を適用してもよい。第3の樹脂層70には、粗面処理を行って凹凸を形成してもよい。この粗面処理には、樹脂層20に対して行う粗面処理の内容を適用してもよい。外部端子60を覆うように第3の樹脂層70を形成し、外部端子60の上端部から第3の樹脂層70を除去する工程(例えばアッシング等)で、それ以外の部分において第3の樹脂層70の表面の粗面処理を行ってもよい。
【0030】
本実施の形態に係る半導体ウエハは、複数の集積回路12が形成されてなる半導体基板10と、半導体基板10に形成され、表面に複数の凹部が形成されてなる樹脂層20と、樹脂層20上に凹部22を通るように形成された配線40と、を含む。詳しくは、上述した通りである。
【0031】
図6に示すように、半導体基板10を切断(例えば、スクライビング又はダイシング)してもよい。半導体基板10の切断領域に第1,2及び3の樹脂層20,50,70を設けないようにすれば、樹脂を切断しないのでカッタ(又はブレード)80の目詰まりを防止することができる。
【0032】
図7は、本実施の形態に係る半導体装置を説明する図である。半導体装置は、集積回路12が形成されてなる半導体チップ90と、半導体チップ90に形成され、表面に複数の凹部22が形成されてなる樹脂層20と、樹脂層20上に凹部22を通るように形成された配線40と、を含む。半導体チップ90は、半導体基板10から切り出されたものであってもよい。その他の詳細については、上述した通りである。
【0033】
本実施の形態によれば、樹脂層20に凹部22が形成されているので、樹脂層20と配線40(例えばそのランド42)の密着性、あるいは樹脂層20と第2の樹脂層50の密着性が高い。樹脂層20の表面が粗面処理されていれば、密着性はさらに高くなる。密着性に関しては、第2及び第3の樹脂層50,70にも該当する。また、樹脂層20に凹部22が形成されているので、光が反射又は屈折して、樹脂層20の遮光性が高くなる。例えば、400〜600nmの波長の光に対して遮光性が高められる。樹脂層20の表面が粗面処理されていれば、遮光性はさらに高くなる。遮光性に関しては、第2及び第3の樹脂層50,70にも該当する。樹脂層20等の遮光性が高いことで、集積回路12の誤作動が少なくなる。
【0034】
図8には、上述した実施の形態で説明した半導体装置1が実装された回路基板1000が示されている。この半導体装置を有する電子機器として、図9にはノート型パーソナルコンピュータ2000が示され、図10には携帯電話3000が示されている。
【0035】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図1】図1は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図2】図2は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図3】図3(A)〜図3(C)は、凹部の開口形状を説明する図である。
【図4】図4(A)〜図4(C)は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図5】図5(A)〜図5(C)は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図6】図6は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図7】図7は、本発明の実施の形態に係る半導体装置を説明する図である。
【図8】図8は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図9】図9は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【図10】図10は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
10 半導体基板 12 集積回路 14 パッシベーション膜 16 電極20 樹脂層 21 傾斜面 22 凹部 24 凹部 26 凹部 30 マスク 32 遮蔽部 34 透過遮蔽パターン 36 遮蔽部 40 配線 42 ランド 50 第2の樹脂層 52 凹部 60 外部端子 70 第3の樹脂層 72 凹部 90 半導体チップ

Claims (31)

  1. 複数の集積回路が形成されてなる半導体基板に、樹脂層を形成すること、
    前記樹脂層の表面に、複数の凹部を形成すること、
    前記樹脂層上に、いずれかの前記凹部を通るように配線を形成すること、及び、
    前記半導体基板を、複数の半導体チップに切断すること、
    を含み、
    それぞれの前記凹部を、その開口幅が前記配線の厚みよりも小さく、1μm以上の深さを有するように形成する半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、
    前記樹脂層を、感光性樹脂前駆体で形成し、
    前記凹部の形成工程は、マスクを使用するフォトリソグラフィを適用して行い、
    前記マスクは、前記感光性樹脂前駆体に、解像力を超える微細パターンの光照射を行うための透過遮蔽パターンを含む半導体装置の製造方法。
  3. 請求項2記載の半導体装置の製造方法において、
    前記感光性樹脂前駆体は、感光部分が不溶性となるネガ型であり、
    前記透過遮蔽パターンは、前記配線の厚み以下の幅の遮蔽部を含む半導体装置の製造方法。
  4. 請求項3記載の半導体装置の製造方法において、
    前記遮蔽部の幅は、前記樹脂層の厚みの1/4以下である半導体装置の製造方法。
  5. 請求項1から請求項4のいずれかに記載の半導体装置の製造方法において、
    前記凹部の形成後であって前記配線の形成前に、前記樹脂層の前記凹部の内面を含む表面に粗面処理を行うことをさらに含む半導体装置の製造方法。
  6. 請求項5記載の半導体装置の製造方法において、
    前記配線の形成後であって前記半導体基板の切断前に、前記配線の少なくとも一部を覆うように前記樹脂層上に第2の樹脂層を形成することをさらに含む半導体装置の製造方法。
  7. 請求項6記載の半導体装置の製造方法において、
    前記第2の樹脂層の表面に凹凸を形成することをさらに含む半導体装置の製造方法。
  8. 請求項7記載の半導体装置の製造方法において、
    前記第2の樹脂層上に第3の樹脂層を形成することをさらに含む半導体装置の製造方法。
  9. 請求項8記載の半導体装置の製造方法において、
    前記第3の樹脂層の表面に凹凸を形成することをさらに含む半導体装置の製造方法。
  10. 複数の集積回路が形成されてなる半導体基板と、
    前記半導体基板に形成され、表面に複数の凹部が形成されてなる樹脂層と、
    前記樹脂層上に、いずれかの前記凹部を通るように形成された配線と、
    を含み、
    それぞれの前記凹部は、その開口幅が前記配線の厚みよりも小さく、1μm以上の深さを有するように形成されてなる半導体ウエハ。
  11. 請求項10記載の半導体ウエハにおいて、
    前記凹部の前記開口幅は、前記樹脂層の厚みの1/4以下である半導体ウエハ。
  12. 請求項10又は請求項11記載の半導体ウエハにおいて、
    前記凹部は、前記樹脂層の前記表面全体に形成されてなる半導体ウエハ。
  13. 請求項10から請求項12のいずれかに記載の半導体ウエハにおいて、
    前記配線は、外部端子を設けるためのランドを有し、
    前記凹部は、前記樹脂層の前記ランド下の領域に少なくとも形成されてなる半導体ウエハ。
  14. 請求項10から請求項13のいずれかに記載の半導体ウエハにおいて、
    前記樹脂層の前記凹部の内面を含む表面は、粗面処理されてなる半導体ウエハ。
  15. 請求項14記載の半導体ウエハにおいて、
    前記樹脂層を第1の樹脂層として、
    前記配線の少なくとも一部を覆うように前記第1の樹脂層上に形成された第2の樹脂層をさらに含む半導体ウエハ。
  16. 請求項15記載の半導体ウエハにおいて、
    前記第2の樹脂層の表面には凹凸が形成されてなる半導体ウエハ。
  17. 請求項16記載の半導体ウエハにおいて、
    前記第2の樹脂層上に形成された第3の樹脂層をさらに含む半導体ウエハ。
  18. 請求項17記載の半導体ウエハにおいて、
    前記第3の樹脂層の表面には凹凸が形成されてなる半導体ウエハ。
  19. 請求項18記載の半導体ウエハにおいて、
    前記第3の樹脂層は、前記第1及び第2の樹脂層よりも遮光性が高い材料で形成されてなる半導体ウエハ。
  20. 集積回路が形成されてなる半導体チップと、
    前記半導体チップに形成され、表面に複数の凹部が形成されてなる樹脂層と、
    前記樹脂層上に、いずれかの前記凹部を通るように形成された配線と、
    を含み、
    それぞれの前記凹部は、その開口幅が前記配線の厚みよりも小さく、1μm以上の深さを有するように形成されてなる半導体装置。
  21. 請求項20記載の半導体装置において、
    前記凹部の前記開口幅は、前記樹脂層の厚みの1/4以下である半導体装置。
  22. 請求項20又は請求項21記載の半導体装置において、
    前記凹部は、前記樹脂層の前記表面全体に形成されてなる半導体装置。
  23. 請求項20から請求項22のいずれかに記載の半導体装置において、
    前記配線は、外部端子を設けるためのランドを有し、
    前記凹部は、前記樹脂層の前記ランド下の領域に少なくとも形成されてなる半導体装置。
  24. 請求項20から請求項23のいずれかに記載の半導体装置において、
    前記樹脂層の前記凹部の内面を含む表面は、粗面処理されてなる半導体装置。
  25. 請求項24記載の半導体装置において、
    前記樹脂層を第1の樹脂層として、
    前記配線の少なくとも一部を覆うように前記第1の樹脂層上に形成された第2の樹脂層をさらに含む半導体装置。
  26. 請求項25記載の半導体装置において、
    前記第2の樹脂層の表面には凹凸が形成されてなる半導体装置。
  27. 請求項26記載の半導体装置において、
    前記第2の樹脂層上に形成された第3の樹脂層をさらに含む半導体装置。
  28. 請求項27記載の半導体装置において、
    前記第3の樹脂層の表面には凹凸が形成されてなる半導体装置。
  29. 請求項28記載の半導体装置において、
    前記第3の樹脂層は、前記第1及び第2の樹脂層よりも遮光性が高い材料で形成されてなる半導体装置。
  30. 請求項20から請求項29のいずれかに記載の半導体装置が実装された回路基板。
  31. 請求項20から請求項29のいずれかに記載の半導体装置を有する電子機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039260A (ja) * 2003-07-01 2005-02-10 Nec Corp 応力緩和構造とその形成方法、応力緩和シートとその製造方法、及び半導体装置並びに電子機器
US7825495B2 (en) 2007-01-24 2010-11-02 Samsung Electronics Co., Ltd. Semiconductor chip structure, method of manufacturing the semiconductor chip structure, semiconductor chip package, and method of manufacturing the semiconductor chip package

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100611768B1 (ko) * 2004-10-11 2006-08-10 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
US8133808B2 (en) * 2006-09-18 2012-03-13 Tessera, Inc. Wafer level chip package and a method of fabricating thereof
CN102313959B (zh) * 2007-11-21 2014-11-12 Lg伊诺特有限公司 摄像模块
JP2009239106A (ja) * 2008-03-27 2009-10-15 Sony Corp 半導体装置及び同半導体装置の製造方法
US8426959B2 (en) * 2009-08-19 2013-04-23 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
KR101695772B1 (ko) * 2009-08-19 2017-01-16 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9355906B2 (en) 2013-03-12 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
CN104051332B (zh) * 2013-03-12 2017-04-12 台湾积体电路制造股份有限公司 封装器件及其制造方法
US9728517B2 (en) * 2013-12-17 2017-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
TW201812887A (zh) * 2016-09-23 2018-04-01 頎邦科技股份有限公司 晶圓切割方法
US10522526B2 (en) 2017-07-28 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. LTHC as charging barrier in InFO package formation
US20230378107A1 (en) * 2022-05-19 2023-11-23 Nxp B.V. Redistribution layer having a sideview zig-zag profile

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267474A (ja) 1992-03-18 1993-10-15 Fujitsu Ltd 半導体装置
US5517758A (en) 1992-05-29 1996-05-21 Matsushita Electric Industrial Co., Ltd. Plating method and method for producing a multi-layered printed wiring board using the same
DE69535768D1 (de) 1994-12-01 2008-07-24 Ibiden Co Ltd Mehrschichtige leiterplatte und verfahren für deren herstellung
KR100200687B1 (ko) 1995-11-21 1999-06-15 윤종용 새로운 패드층을 구비하는 반도체장치
AU6418998A (en) 1997-03-21 1998-10-20 Seiko Epson Corporation Semiconductor device, film carrier tape, and method for manufacturing them
JP2000195896A (ja) * 1998-12-25 2000-07-14 Nec Corp 半導体装置
US6236114B1 (en) 1999-05-06 2001-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure
JP2000340696A (ja) 1999-05-31 2000-12-08 Matsushita Electric Works Ltd 半導体パッケージの製造方法
JP2003502866A (ja) 1999-06-17 2003-01-21 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 軟質ボンディング部を有する電子部品およびこのような部品を製造するための方法
JP2001015560A (ja) 1999-06-30 2001-01-19 Toppan Printing Co Ltd フィルムキャリアの製造方法
JP2001085560A (ja) 1999-09-13 2001-03-30 Sharp Corp 半導体装置およびその製造方法
JP2001144217A (ja) 1999-11-17 2001-05-25 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
CN1311547C (zh) 2000-03-23 2007-04-18 精工爱普生株式会社 半导体器件及其制造方法、电路基板和电子装置
JP4750926B2 (ja) 2000-06-06 2011-08-17 富士通セミコンダクター株式会社 半導体装置
JP3440070B2 (ja) * 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
US6713859B1 (en) * 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039260A (ja) * 2003-07-01 2005-02-10 Nec Corp 応力緩和構造とその形成方法、応力緩和シートとその製造方法、及び半導体装置並びに電子機器
US7825495B2 (en) 2007-01-24 2010-11-02 Samsung Electronics Co., Ltd. Semiconductor chip structure, method of manufacturing the semiconductor chip structure, semiconductor chip package, and method of manufacturing the semiconductor chip package

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