TWI493637B - 增進底膠附著力之凸塊製程 - Google Patents

增進底膠附著力之凸塊製程 Download PDF

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Description

增進底膠附著力之凸塊製程
本發明係有關於在半導體裝置之製造技術中在晶圓表面上形成凸塊之方法，特別係有關於一種增進底膠附著力之凸塊製程。
凸塊製程係實施於一晶圓，使在晶片或是晶圓級晶片尺寸封裝構造等半導體裝置之接合面上設置有各種突出之凸塊，便可進行半導體裝置電性導通之接合。一般而言，具有凸塊之半導體裝置與被接合基板之間會有一接合間隙，故需要填入底部填充膠體。然而，底部填充膠體對於習知凸塊化晶片等半導體裝置之保護層之附著力並不好，容易引起底膠接合界面之脫層現象。
第1A至1H圖係繪示一種習知凸塊製程。如第1A圖所示，一半導體基板310上係設有複數個接墊312並覆蓋有一保護層313。如第1B圖所示，形成一凸塊下金屬層350於該保護層313上，並且經由該保護層313之開孔314覆蓋至該些接墊312。如第1C圖所示，一電鍍用感光膜360係形成於該凸塊下金屬層350，並經曝光顯影而顯露該凸塊下金屬層350位在該些接墊312上之部位。如第1D圖所示，經由該電鍍用感光膜360之圖案化遮蓋，以電鍍形成複數個凸塊340於該些接墊312上，其中每一凸塊340係可包含一柱狀主體341與一銲料層342。如第1E圖所示，移除該電鍍用感光膜360，以顯 露該凸塊下金屬層350不位於該些凸塊340下方之其餘部位。如第1F圖所示，以蝕刻方式去除上述其餘部位，使得該凸塊下金屬層350轉變成複數個接合該些凸塊340之凸塊下金屬承座351。如第1G圖所示，在凸塊製程中增加額外粗化步驟以及降低表面漏電電流，以電漿蝕刻方式使該保護層313上的殘留金屬層350能更有效去除或形成氧化物以降低表面漏電電流的產生，同時表面315被粗化，該些凸塊340之頂面與側邊亦被粗化。 最後，如第1H圖所示，可進行一迴焊步驟，使該銲料層342焊接於對應柱狀主體341。上述電漿蝕刻亦可於迴焊後執行。然而，以電漿蝕刻的方式粗化該保護層表面315的程度很有限，以及某些底部填充膠體(underfill)與晶片保護層因材料本身特性相合性不佳的關係，使得底部填充膠體無法在該保護層313的粗化表面形成更強有力之接合，仍有機會導致由該保護層313脫層現象發生，導致產品可靠度與良率降低。
為了解決上述之問題，本發明之主要目的係在於一種增進底膠附著力之凸塊製程，改善習知凸塊化晶片等半導體裝置之保護層對底部填充膠之附著力不佳導致底膠脫層(delamination)現象發生，並且凸塊製程不需要增加額外粗化步驟。
本發明之次一目的係在於一種增進底膠附著力之凸塊製程，以省略製程步驟之方式形成一具有密集凹坑之 光阻型介電層，以增進底膠之附著力與凸塊(或凸塊下金屬承座)之結合力。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種增進底膠附著力之凸塊製程，包含以下步驟：提供一半導體基板，該半導體基板之一接合面上係設有複數個第一接墊並覆蓋有一第一保護層；形成一光阻型介電層於該第一保護層上並覆蓋該些第一接墊；利用一灰階光罩對該光阻型介電層進行灰階曝光與開孔曝光，該灰階光罩係具有一灰階區以及複數個在該灰階區內之非灰階點狀圖案，該灰階區係對準於該光阻型介電層位在該第一保護層上的部位，該些非灰階點狀圖案係對準於該些第一接墊；顯影該光阻型介電層，同時移除該光阻型介電層位在該些第一接墊上的部位，以使該光阻型介電層具有複數個顯露該些第一接墊之第一開孔，並局部移除該光阻型介電層位在該第一保護層上的部位，以使其表面形成有複數個曝光不足之密集凹坑；以及設置複數個凸塊於該些第一接墊上，其中該些第一開孔係小於對應之該些凸塊之表面覆蓋面積，以使該些密集凹坑更分佈至該些凸塊之下方。
本發明另揭示由上述凸塊製程製成之增進底膠附著力之凸塊結構。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之凸塊製程中，另可包含之步驟為：在設置該些凸塊之前，形成一凸塊下金屬層於該光阻型介電層上並結合至位在該些第一接墊上之該些密集凹坑，並且經由該些第一開孔覆蓋至該些第一接墊，以供該些凸塊之結合；以及，在設置該些凸塊之後，蝕刻移除該凸塊下金屬層不位在該些凸塊下方之外露部位。故保留在該些凸塊下方之該凸塊下金屬層(即該些凸塊下金屬承座)將與該光阻型介電層具有較佳的結合力。
在前述之凸塊製程中，在設置該些凸塊之步驟中，該凸塊下金屬層係可作為電鍍導通面，該些凸塊係以電鍍方式結合於該凸塊下金屬層位於該些第一接墊上的部位。
在前述之凸塊製程中，每一凸塊係可包含共用同一電鍍用感光膜電鍍形成之一柱狀主體與一銲料層。
在前述之凸塊製程中，該光阻型介電層係可包含正光阻，而該些非灰階點狀圖案係為透光孔。
在前述之凸塊製程中，該光阻型介電層係可包含負光阻，而該些非灰階點狀圖案係為遮光墊。
在前述之凸塊製程中，該第一保護層係可具有複數個對準於該些第一接墊之第二開孔，該些第二開孔係小於該些第一接墊且大於該些第一開孔，以使該第一保護層局部覆蓋至該些第一接墊之周邊並且不外露於該光阻型 介電層之該些第一開孔。
在前述之凸塊製程中，該半導體基板之該接合面上係可更設有複數個第二接墊並覆蓋有在該第一保護層下之第二保護層，該些第一接墊係可為複數個連接於一重配置線路層之重配置接墊，而該重配置線路層係形成於該第一保護層上並連接該些第一接墊至對應之該些第二接墊。藉由該凸塊製程可製成晶圓級晶片尺寸封裝構造(Wafer Level Chip Scale Package,WLCSP)。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種增進底膠附著力之凸塊製程舉例說明於第2A至2J圖製程中之元件截面示意圖。
首先，如第2A圖所示，提供一半導體基板110，該半導體基板110之一接合面111上係設有複數個第一接墊112並覆蓋有一第一保護層113。該半導體基板110係可為一製作有積體電路之晶圓，該晶圓可經過晶背研 磨。在本實施例中，該第一保護層113係可具有複數個對準於該些第一接墊112之開孔114，其係小於該些第一接墊112，以使該第一保護層113局部覆蓋至該些第一接墊112之周邊。其中，該第一保護層113之該些開孔114係可大致相同於複數個後續形成之凸塊140之表面覆蓋面積(如第2G至2J圖所示)。此外，該步驟係可包含晶圓清洗。
之後，如第2B圖所示，形成一光阻型介電層120於該第一保護層113上並覆蓋該些第一接墊112。該光阻型介電層120係可包含正光阻或負光阻，該光阻型介電層120之主要成份係可為感光性聚亞醯胺(polyimide,PI)、聚苯噁唑(polybenzoxazole,PBO)、或苯並環丁烯(benzocyclobutene,BCB)。通常該光阻型介電層120之厚度係大於該第一保護層113之厚度。
之後，如第2C圖所示，利用一灰階光罩130對該光阻型介電層120進行灰階曝光與開孔曝光，該灰階光罩130係具有一灰階區131以及複數個在該灰階區131內之非灰階點狀圖案132，該灰階區131係對準於該光阻型介電層120位在該第一保護層113上的部位，該些非灰階點狀圖案132係對準於該些第一接墊112。在本實施例中，該些非灰階點狀圖案132係小於該些第一接墊112並亦小於該第一保護層113之開孔114，以使該灰階區131局部重疊至該些第一接墊112，而該灰階區131係包含許多細小微孔，以降低其透光率。
之後，如第2D圖所示，顯影該光阻型介電層120，同時移除該光阻型介電層120位在該些第一接墊112上的部位，以使該光阻型介電層120具有複數個顯露該些第一接墊112之第一開孔121，並局部移除該光阻型介電層120位在該第一保護層113上的部位，以使其表面形成有複數個曝光不足之密集凹坑122。其中，由於位在該灰階區131內且較小尺寸之該些非灰階點狀圖案132，少數之密集凹坑122係可分散在該些第一接墊112上。在本實施例中，該第一保護層113對準於該些第一接墊112之開孔114係可大於該些第一開孔121，以使該第一保護層113不外露於該光阻型介電層120之該些第一開孔121。或於另一實際結構中，顯露第一接墊112之開孔114亦可小於該些第一開孔121(圖中未繪示)。
再如第2C圖所示，當該光阻型介電層120係包含正光阻，該些非灰階點狀圖案132係可為透光孔。故該光阻型介電層120被光照射的部份將可被顯影液清除，可同時形成該些第一開孔121與該些密集凹坑122。在本實施例之一變化例中，如第4圖所示，當該光阻型介電層120係包含負光阻，該些非灰階點狀圖案132係可為遮光墊。故該光阻型介電層120被光照射的部份將保留在該半導體基板110上。
第2E至2J圖係有關於具體設置複數個凸塊140於該些第一接墊112上及其前置步驟。其中，該光阻型介電層120之該些第一開孔121係可小於對應之該些凸塊 140之表面覆蓋面積，以使該些密集凹坑122更分佈至該些凸塊140之下方(如第3圖中之被覆蓋凹坑122A)。
如第2E圖所示，在設置該些凸塊140之前，可利用濺鍍(sputtering)方式形成一凸塊下金屬層150於該光阻型介電層120上並結合至位在該些第一接墊112上之該些密集凹坑122，並且經由該些第一開孔121覆蓋至該些第一接墊112，以供該些凸塊140之結合。
如第2F圖所示，一電鍍用感光膜160係形成於該凸塊下金屬層150上，並經曝光顯影，以顯露該凸塊下金屬層150位在該些第一接墊112上方之部位，進而界定該些凸塊140之表面覆蓋面積。
如第2G圖所示，在設置該些凸塊140之步驟中，該凸塊下金屬層150係可作為電鍍導通面，該些凸塊140係以電鍍方式結合於該凸塊下金屬層150位於該些第一接墊112上的部位，即形成於該電鍍用感光膜160之貫孔內。如第2H圖所示，移除該電鍍用感光膜160，以顯露該凸塊下金屬層150不位在該些凸塊下方之外露部位。其中，每一凸塊140係可包含共用同一電鍍用感光膜160電鍍形成之一柱狀主體141與一銲料層142。該柱狀主體141係可為銅柱(Cu post)，該銲料層142係可為錫銀(Sn-Ag)。
如第2I圖所示，在設置該些凸塊140之後，蝕刻移除該凸塊下金屬層150不位在該些凸塊下方之外露部位，使得該凸塊下金屬層150轉變為複數個位在該些凸 塊140下方之凸塊下金屬承座151。故保留在該些凸塊140下方之該凸塊下金屬層150即形成為如第2I圖中之凸塊下金屬承座151，由於第3圖中被覆蓋凹坑122A的存在將使得該些凸塊下金屬承座151與該光阻型介電層120具有較佳的結合力。
如第2J圖所示，可迴焊該銲料層142。
因此，本發明提供之一種增進底膠附著力之凸塊製程係能改善習知凸塊化晶片等半導體裝置之保護層對底部填充膠之附著力不佳導致底膠脫層(delamination)現象發生，並且凸塊製程不需要增加額外粗化步驟。並且，藉由上述凸塊製程可製成如第2J圖所示之一種增進底膠附著力之凸塊結構，並經晶圓單切製程，該半導體基板110將由一晶圓被切單為多個晶片，以構成具有柱狀凸塊之覆晶晶片結構。
依據本發明之第二具體實施例，另一種增進底膠附著力之凸塊製程舉例說明於第5A至5J圖製程中之元件截面示意圖。
第5A至5G圖係有關於具體提供另一半導體基板110。如第5G圖所示，該半導體基板110之一接合面111上係設有複數個第一接墊112並覆蓋有一第一保護層113。在本實施例中，該半導體基板110之該接合面111上係可更設有複數個第二接墊215並覆蓋有在該第一保護層113下之第二保護層216。該些第一接墊112係可為複數個連接於一重配置線路層270之重配置接墊，而 該重配置線路層270係形成於該第一保護層113上並連接該些第一接墊112至對應之該些第二接墊215。
如第5A圖所示，該半導體基板110之該接合面111上係可先更設有該些第二接墊215與該第二保護層216。如第5B圖所示，形成該第一保護層113於該第二保護層216上並且顯露該些第二接墊215。如第5C圖所示，例如鈦/銅(Ti/Cu)材質之一金屬層271係以濺鍍(sputtering)方式形成於該第一保護層113上並以達到導電性連接的型式覆蓋該些第二接墊215。如第5D圖所示，一光阻280係形成於該金屬層271上並使其圖案化，以使該金屬層271顯露出欲形成重配置線路層的鏤空圖案。如第5E圖所示，依該光阻280之鏤空圖案進行圖案化電鍍，以形成一例如銅/鎳/銀(Cu/Ni/Ag)等材質之浮凸線路結構272於該金屬層271上。如第5F圖所示，移除該光阻280，以顯露該金屬層271未覆蓋有該浮凸線路結構272之部位。如第5G圖所示，在該浮凸線路結構272之遮蓋保護下，可利用蝕刻方式移除該金屬層271未覆蓋有該浮凸線路結構272之部位，該金屬層271覆蓋有該浮凸線路結構272之保留部位加上該浮凸線路結構272將轉變為包含該些第一接墊112之該重配置線路層270。
如第5H圖所示，形成一光阻型介電層120於該第一保護層113上並覆蓋該些第一接墊112。之後，利用一灰階光罩130對該光阻型介電層120進行灰階曝光與開 孔曝光，該灰階光罩130係具有一灰階區131以及複數個在該灰階區131內之非灰階點狀圖案132，該灰階區131係對準於該光阻型介電層120位在該第一保護層113上的部位，該些非灰階點狀圖案132係對準於該些第一接墊112。
如第5I圖所示，顯影該光阻型介電層120，同時移除該光阻型介電層120位在該些第一接墊112上的部位，以使該光阻型介電層120具有複數個顯露該些第一接墊112之第一開孔121，並局部移除該光阻型介電層120位在該第一保護層113上的部位，以使其表面形成有複數個曝光不足之密集凹坑122。該些密集凹坑122之深度約為該光阻型介電層120之厚度之10~40%，或是介於0.5~2.0微米(um)。該些密集凹坑122可為任意形狀，其中以圓形為較佳，其直徑或長度係可介於0.3~3.0微米(um)。在不同實施例中，依灰階曝光的透光率不同，該些密集凹坑122之深度可達為該光阻型介電層120之厚度之50~100%，使得該半導體基板110在嚴重翹曲之前，能先將該光阻型介電層120區隔成複數個小區塊，以減輕該半導體基板110之翹曲程度。
如第5J圖所示，設置複數個凸塊140於該些第一接墊112上，其中該些第一開孔121係小於對應之該些凸塊140之表面覆蓋面積，以使該些密集凹坑122更分佈至該些凸塊140之下方。
因此，本發明提供之一種增進底膠附著力之凸塊製程 係能改善習知凸塊化晶片等半導體裝置之保護層對底部填充膠之附著力不佳導致底膠脫層(delamination)現象發生，並且凸塊製程不需要增加額外粗化步驟。藉由上述凸塊製程可製成如第5J圖所示之一種增進底膠附著力之凸塊結構，並經晶圓單切製程，該半導體基板110將由一晶圓被切單為多個晶片，以構成可單離之晶圓級晶片尺寸封裝構造(Wafer Level Chip Scale Package,WLCSP)。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
110‧‧‧半導體基板
111‧‧‧接合面
112‧‧‧第一接墊
113‧‧‧第一保護層
114‧‧‧第二開孔
120‧‧‧光阻型介電層
121‧‧‧第一開孔
122‧‧‧密集凹坑
122A‧‧‧被覆蓋凹坑
130‧‧‧灰階光罩
131‧‧‧灰階區
132‧‧‧非灰階點狀圖案
140‧‧‧凸塊
141‧‧‧柱狀主體
142‧‧‧銲料層
150‧‧‧凸塊下金屬層
151‧‧‧凸塊下金屬承座
160‧‧‧電鍍用感光膜
215‧‧‧第二接墊
216‧‧‧第二保護層
270‧‧‧重配置線路層
271‧‧‧金屬層
272‧‧‧浮凸線路結構
280‧‧‧光阻
310‧‧‧半導體基板
312‧‧‧接墊
313‧‧‧保護層
314‧‧‧開孔
315‧‧‧粗化表面
340‧‧‧凸塊
341‧‧‧柱狀主體
342‧‧‧銲料層
350‧‧‧凸塊下金屬層
351‧‧‧凸塊下金屬承座
360‧‧‧電鍍用感光膜
第1A至1H圖：一種習知凸塊製程中之元件截面示意圖。
第2A至2J圖：依據本發明之第一具體實施例，一種增進底膠附著力之凸塊製程中之元件截面示意圖。
第3圖：依據本發明之第一具體實施例，第2J圖之上視示意圖。
第4圖：依據本發明之第一具體實施例之一變化例，一種增進底膠附著力之凸塊製程在灰階曝光照射一感光性介電層之元件截面示意圖。
第5A至5J圖：依據本發明之第二具體實施例，另一種增進底膠附著力之凸塊製程中之元件截面示意圖。
110‧‧‧半導體基板
111‧‧‧接合面
112‧‧‧第一接墊
113‧‧‧第一保護層
114‧‧‧第二開孔
120‧‧‧光阻型介電層
130‧‧‧灰階光罩
131‧‧‧灰階區
132‧‧‧非灰階點狀圖案

Claims (10)

  1. 一種增進底膠附著力之凸塊製程，包含：提供一半導體基板，該半導體基板之一接合面上係設有複數個第一接墊並覆蓋有一第一保護層；形成一光阻型介電層於該第一保護層上並覆蓋該些第一接墊；利用一灰階光罩對該光阻型介電層進行灰階曝光與開孔曝光，該灰階光罩係具有一灰階區以及複數個在該灰階區內之非灰階點狀圖案，該灰階區係對準於該光阻型介電層位在該第一保護層上的部位，該些非灰階點狀圖案係對準於該些第一接墊；顯影該光阻型介電層，同時移除該光阻型介電層位在該些第一接墊上的部位，以使該光阻型介電層具有複數個顯露該些第一接墊之第一開孔，並局部移除該光阻型介電層位在該第一保護層上的部位，以使其表面形成有複數個曝光不足之密集凹坑，少數之該些密集凹坑係分散在該些第一接墊上，並且該些密集凹坑之深度係不小於該光阻型介電層之厚度之10%；以及設置複數個凸塊於該些第一接墊上，其中該些第一開孔係小於對應之該些凸塊之表面覆蓋面積，以使該些少數之密集凹坑更分佈至該些凸塊之下方而被覆蓋。
  2. 依據申請專利範圍第1項之增進底膠附著力之凸塊 製程，另包含之步驟為：在設置該些凸塊之前，形成一凸塊下金屬層於該光阻型介電層上並結合至位在該些第一接墊上之該些密集凹坑，並且經由該些第一開孔覆蓋至該些第一接墊，以供該些凸塊之結合；以及在設置該些凸塊之後，蝕刻移除該凸塊下金屬層不位在該些凸塊下方之外露部位。
  3. 依據申請專利範圍第2項之增進底膠附著力之凸塊製程，其中在設置該些凸塊之步驟中，該凸塊下金屬層為電鍍導通面，該些凸塊係以電鍍方式結合於該凸塊下金屬層位於該些第一接墊上的部位。
  4. 依據申請專利範圍第3項之增進底膠附著力之凸塊製程，其中每一凸塊係包含共用同一電鍍用感光膜電鍍形成之一柱狀主體與一銲料層。
  5. 依據申請專利範圍第1項之增進底膠附著力之凸塊製程，其中該光阻型介電層係包含正光阻，而該些非灰階點狀圖案係為透光孔。
  6. 依據申請專利範圍第1項之增進底膠附著力之凸塊製程，其中該光阻型介電層係包含負光阻，而該些非灰階點狀圖案係為遮光墊。
  7. 依據申請專利範圍第1項之增進底膠附著力之凸塊製程，其中該第一保護層係具有複數個對準於該些第一接墊之第二開孔，該些第二開孔係小於該些第一接墊且大於該些第一開孔，以使該第一保護層局 部覆蓋至該些第一接墊之周邊並且不外露於該光阻型介電層之該些第一開孔。
  8. 依據申請專利範圍第1項之增進底膠附著力之凸塊製程，其中該半導體基板之該接合面上係更設有複數個第二接墊並覆蓋有在該第一保護層下之第二保護層，該些第一接墊係為複數個連接於一重配置線路層之重配置接墊，而該重配置線路層係形成於該第一保護層上並連接該些第一接墊至對應之該些第二接墊。
  9. 一種增進底膠附著力之凸塊結構，包含：一半導體基板，其接合面上係設有複數個第一接墊並覆蓋有一第一保護層；一光阻型介電層，係形成於該第一保護層上，該光阻型介電層係具有複數個顯露該些第一接墊之第一開孔，該光阻型介電層位在該第一保護層上的部位表面係形成有複數個由灰階曝光形成曝光不足之密集凹坑，少數之該些密集凹坑係分散在該些第一接墊上，並且該些密集凹坑之深度係不小於該光阻型介電層之厚度之10%；以及複數個凸塊，係設置於該些第一接墊上，其中該些第一開孔係小於對應之該些凸塊之表面覆蓋面積，以使該些少數之密集凹坑更分佈至該些凸塊之下方而被覆蓋。
  10. 依據申請專利範圍第9項之增進底膠附著力之凸 塊結構，另包含有複數個凸塊下金屬承座，係形成於該光阻型介電層上並結合至位在該些第一接墊上之該些密集凹坑，並且經由該些第一開孔覆蓋至該些第一接墊，以供該些凸塊之結合。
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