KR101695772B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 그 제조 방법을 제공한다. 이 반도체 패키지에서는 기판의 표면이 영역별로 다른 표면 거칠기를 가져서 보호막 형성시 언더필 수지액이 원치않는 영역으로 침범하지 않는다. 이로써 언더필 수지액의 흐름을 방지하는 댐 등을 필요로 하지 않는다. 따라서 댐 등의 구조물이 차지하던 영역을 배제할 수 있어, 반도체 패키지의 수평적/수직적 크기를 줄일 수 있는 동시에, 재배선 등을 위한 영역을 확보할 수 있고, 동시에 반도체 패키지를 외부 습기나 오염으로부터 잘 보호할 수 있는 보호막을 효율적으로 형성할 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of forming the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 그러나, 이러한 방법은 전체 패키지의 두께가 두꺼워지거나, 접합 안정성이 떨어지는 등의 문제점을 가진다. 또한 반도체 패키지에 있어서, 외부로부터 습기나 오염등을 막기 위하여 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 크기를 줄임과 동시에 안정성을 향상시킬 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 크기를 줄임과 동시에 안정성을 향상시킬 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 제 1 영역과 제 2 영역을 포함하며, 상기 제 1 영역에 위치하는 제 1 표면부와 상기 제 2 영역에 위치하되 상기 제 1 표면부와 연결되는 제 2 표면부를 포함하는 제 1 기판을 포함하되, 상기 제 1 표면부의 표면 거칠기는 상기 제 2 표면부의 표면 거칠기와 다른 것을 특징으로 한다.
상기 반도체 패키지는, 상기 제 1 기판에 실장되는 제 1 반도체 칩; 및 상기 제 1 반도체 칩과 상기 제 1 기판 사이를 채우는 제 1 보호막을 더 포함할 수 있으며, 상기 제 1 영역은 상기 제 1 반도체 칩의 단부와 인접할 수 있다.
상기 제 1 표면부의 표면 거칠기는 상기 제 2 표면부의 표면 거칠기보다 바람직하게는 작다.
상기 제 1 기판은 상기 제 1 반도체 칩과 중첩되는 제 3 영역 및 상기 제 3 영역에 배치되며 상기 제 1 표면부와 연결되는 제 3 표면부를 더 포함할 수 있으며, 상기 제 3 표면부의 표면 거칠기는 상기 제 1 및 제 2 표면부들의 표면 거칠기들과 다를 수 있다. 상기 제 3 표면부의 표면 거칠기는 상기 제 1 표면부의 표면 거칠기보다 바람직하게는 작을 수 있다.
상기 제 2 영역은 상기 제 1 반도체 칩을 둘러싸는 적어도 하나의 폐곡선 형태 또는 상기 제 1 기판의 일 단부에 인접하도록 배치되는 바(bar) 형태를 가질 수 있다. 상기 제 1 영역은 'U'자 형태 또는 폐곡선 형태를 가질 수 있다.
일 예에 따르면, 상기 제 1 기판은, 제 1 면과 제 2 면을 포함하는 기판 몸체; 상기 기판 몸체의 제 1 면에 배치되는 제 1 접속 단자; 및 상기 기판 몸체의 제 1 면을 덮되 상기 제 1 접속단자를 노출시키는 제 1 절연막을 포함할 수 있으며, 상기 제 1 절연막은 상기 제 1 영역과 상기 제 2 영역에서 각각 상기 제 1 표면부와 상기 제 2 표면부를 포함할 수 있다.
상기 제 1 접속 단자는 상기 제 3 영역에 배치될 수 있으며, 상기 반도체 칩은 상기 제 1 접속 단자에 실장될 수 있다.
상기 제 1 기판은, 상기 기판 몸체의 상기 제 1 면에 배치되되 상기 제 1 접속 단자와 이격되는 제 2 접속 단자를 더 포함할 수 있으며, 상기 제 2 접속단자는 상기 제 2 영역에 배치되며 상기 제 1 절연막에 의해 노출될 수 있다.
다른 예에 따르면 상기 반도체 패키지는, 상기 제 1 기판 상에 배치되며 상기 제 2 접속 단자를 통해 상기 제 1 기판과 전기적으로 연결되는 제 2 기판; 및 상기 제 2 기판 상에 실장되는 제 2 반도체 칩을 더 포함할 수 있다.
또 다른 예에 따르면, 상기 제 1 기판은, 상기 기판 몸체의 상기 제 2 면에 배치되는 제 3 접속 단자; 및 상기 기판 몸체의 제 2 면을 덮되 상기 제 3 접속단자를 노출시키는 제 2 절연막을 더 포함할 수 있으며, 상기 제 2 절연막은 상기 제 1 영역과 상기 제 2 영역에서 각각 제 4 표면부와 제 5 표면부를 가지고, 상기 제 4 표면부의 표면 거칠기는 상기 제 5 표면부의 표면 거칠기와 다를 수 있다.
상기 반도체 패키지는, 상기 제 1 기판의 하부에서 상기 제 3 접속 단자에 실장되는 제 2 반도체 칩; 및 상기 제 2 반도체 칩과 상기 제 1 기판 사이를 채우는 제 2 보호막을 더 포함할 수 있으며, 상기 제 4 표면부의 표면 거칠기는 상기 제 5 표면부의 표면 거칠기보다 작을 수 있다.
바람직하게는 상기 제 3 표면부의 표면 거칠기는 바람직하게는 약 0일 수 있다. 상기 제 1 표면부의 표면 거칠기의 Ra(중심선 평균값, center line average 또는 Roughness average)는 바람직하게는 약 0.01~0.5㎛이며, 아주 바람직하게는 약 0.086㎛이다. 상기 제 1 표면부의 표면 거칠기의 Rz(10점 평균 거칠기, ten point height)는 바람직하게는 약 0.5㎛~3㎛이며, 아주 바람직하게는 약 1.492㎛이다. 상기 제 2 표면부의 표면 거칠기의 Rz값은 바람직하게는 약 10~100㎛이며 아주 바람직하게는 약 18㎛이다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 제 1 영역과 제 2 영역을 포함하며, 상기 제 1 영역에 위치하는 제 1 표면부와 상기 제 2 영역에 위치하되 상기 제 1 표면부와 연결되는 제 2 표면부를 포함하는 기판을 형성하는 단계; 및 상기 기판 상에 반도체 칩을 실장하고, 상기 반도체 칩과 상기 기판 사이를 채우는 보호막을 형성하는 단계를 포함할 수 있으며, 이때 상기 제 2 표면부는 상기 제 1 표면부와 다른 표면 거칠기를 가지도록 상기 기판을 형성한다.
일 예에 따르면, 상기 기판을 형성하는 단계는, 기판 몸체를 준비하는 단계; 기판 몸체의 전면 상에 감광성 절연막을 형성하는 단계; 상기 제 1 영역과 상기 제 2 영역에 각각 대응되며 광투과도가 다른 제 1 부분과 제 2 부분을 포함하는 그레이 포토 마스크를 이용하여 상기 감광성 절연막에 대해 노광 공정을 진행하는 단계; 및 노광된 부분을 제거하여 상기 감광성 절연막 상에 서로 다른 표면 거칠기를 가지는 상기 제 1 및 제 2 표면부를 형성하는 단계를 포함할 수 있다.
다른 예에 따르면, 상기 기판을 형성하는 단계는, 기판 몸체를 준비하는 단계; 기판 몸체의 전면 상에 절연막을 형성하는 단계; 및 상기 제 1 영역의 상기 절연막에 대해 제 1 블라스트 공정을 진행하는 단계를 포함할 수 있다. 상기 기판을 형성하는 단계는 상기 제 2 영역의 상기 절연막에 대해 제 2 블라스트 공정을 진행하는 단계를 더 포함할 수 있다.
상기 기판을 형성하는 단계는, 기판 몸체를 준비하는 단계; 상기 기판 몸체의 전면 상에 절연막을 형성하는 단계; 상기 제 2 영역의 상기 절연막에 대해 제 2 블라스트 공정을 진행하는 단계; 및 상기 제 1 영역 및 상기 제 1 영역의 상기 절연막에 대해 제 1 블라스트 공정을 진행하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 기판의 표면이 영역별로 다른 표면 거칠기를 가져서 보호막 형성시 언더필 수지액이 원치않는 영역으로 침범하지 않는다. 이로써 언더필 수지액의 흐름을 방지하는 댐 등을 필요로 하지 않는다. 따라서 댐 등의 구조물이 차지하던 영역을 배제할 수 있어, 반도체 패키지의 수평적/수직적 크기를 줄일 수 있는 동시에, 재배선 등을 위한 영역을 확보할 수 있고, 동시에 반도체 패키지를 외부 습기나 오염으로부터 잘 보호할 수 있는 보호막을 효율적으로 형성할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 2a는 도 1을 I-I' 선으로 자른 단면도이다.
도 2b는 도 1을 II-II' 선으로 자른 단면도이다.
도 2c는 본 발명의 일 예에 따라 도 2a 또는 도 2b의 'P' 부분을 확대한 확대도이다.
도 2d는 본 발명의 다른 예에 따라 도 2a 또는 도 2b의 'P' 부분을 확대한 확대도이다.
도 2e는 본 발명의 또 다른 예에 따라 도 2a 또는 도 2b의 'P' 부분을 확대한 확대도이다.
도 3a, 4a, 5a 및 6a는 각각 본 발명의 일 예에 따라 도 2a의 단면을 가지는 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 3b, 4b, 5b 및 6b는 각각 도 3a, 4a, 5a 및 6a의 'P' 부분을 확대한 확대도들이다.
도 4c는 도 4b의 'P1' 부분을 확대한 확대도이다.
도 7a, 8a 및 9a는 각각 본 발명의 일 예에 따라 도 2a의 단면을 가지는 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 7b, 8b 및 9b는 각각 도 7a, 8a 및 9a의 'P' 부분을 확대한 확대도들이다.
도 10은 본 발명의 실시예 2에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 11a는 본 발명의 실시예 3에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 11b는 도 11a를 I-I'선으로 자른 단면도이다.
도 12는 본 발명의 실시예 4에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 13a는 본 발명의 실시예 5에 따른 반도체 패키지의 레이아웃을 나타낸다.
도 13b는 도 13a를 I-I'선으로 자른 단면도이다.
도 14는 본 발명의 실시예 6에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 15a는 도 14를 I-I' 선으로 자른 단면도이다.
도 15b는 도 15a의 'P' 부분을 확대한 확대도이다.
도 16a는 도 15a의 단면을 가지는 반도체 패키지를 제조하는 과정을 나타내는 공정 단면도이다.
도 16b는 도 16a의 'P' 부분을 확대한 확대도이다.
도 17은 본 발명의 실시예 7에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 18은 본 발명의 실시예 8에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 19은 본 발명의 실시예 9에 따른 반도체 패키지의 단면도를 나타낸다.
도 20은 본 발명의 실시예 10에 따른 반도체 패키지의 단면도를 나타낸다.
도 21은 본 발명의 실시예 11에 따른 반도체 패키지의 단면도를 나타낸다.
도 22는 본 발명의 실시예에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 23은 본 발명의 일 실시예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 24는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<구조 실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다. 도 2a는 도 1을 I-I' 선으로 자른 단면도이다. 도 2b는 도 1을 II-II' 선으로 자른 단면도이다. 도 2c는 본 발명의 일 예에 따라 도 2a 또는 도 2b의 'P' 부분을 확대한 확대도이다.
도 1, 2a 및 2b를 참조하면, 본 발명의 실시예 1에 따른 반도체 패키지(400)는 기판(200)을 포함한다. 상기 기판(200)은 제 1 영역(A), 제 2 영역(B) 및 제 3 영역(C)을 포함할 수 있다. 상기 제 3 영역(C)은 칩 실장 영역(미도시)을 포함할 수 있다. 상기 각각의 영역들(A, B, C)에서 상기 기판(200)의 표면부들의 표면 거칠기들은 서로 다르다. 상기 기판(200)은 제 1 면(100a)과 제 2 면(100b)을 포함하는 기판 몸체(100)를 포함한다. 상기 기판 몸체(100)는 절연성 물질로 예를 들면 비스말레이미드 트리아진(Bismaleimide triazine) 수지(resin), 알루미나계 세라믹 또는 유리계 세라믹으로 형성될 수 있다. 상기 기판 몸체(100)는 단일 층의 절연막을 포함하거나 또는 복수층의 절연막들과 그 사이에 개재되는 도전 패턴들을 포함할 수 있다. 상기 제 1 면(100a)에는 제 1 접속 단자(105a)와 제 2 접속 단자(105b)가 배치된다. 상기 제 1 접속 단자(105a)는 상기 제 3 영역(C)에 배치될 수 있다. 상기 제 2 접속 단자(105b)는 상기 제 2 영역(B)에 배치될 수 있으며 상기 제 1 접속 단자(105a)와 이격된다. 상기 제 2 면(100b)에는 제 3 접속 단자들(115)이 배치될 수 있다. 본 실시예에서 상기 제 3 접속 단자들(115)의 배치는 상기 영역들(A, B, C)에 상관없이 임의로 배치될 수 있다.
상기 접속단자들(105a, 105b, 115)은 도전성 물질로 예를 들면 구리를 포함할 수 있다. 상기 제 1 면(100a)에는 제 1 절연막(110)이 배치되며 상기 제 1 및 제 2 접속 단자들(105a, 105b)을 노출시킨다. 상기 제 2 면(100b)에는 제 2 절연막(120)이 배치되며 상기 제 3 접속단자들(115)을 노출시킨다. 상기 제 1 및 제 2 접속 단자들(105a, 105b)은 상기 기판 몸체(100)를 관통하는 비아(107)를 통해 상기 제 3 접속 단자들(115)과 전기적으로 연결될 수 있다. 상기 반도체 칩(150)은 상기 제 1 접속 단자(105a)와 플립칩 본딩 방식으로 접하는 칩 외부 접속 단자(155)를 가질 수 있다. 상기 칩 외부 접속 단자(155)는 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 상기 반도체 칩(150)과 상기 기판(200) 사이는 보호막(160)으로 채워질 수 있다. 상기 보호막(160)은 언더필(underfill)용 에폭시 수지액을 경화시킴으로써 형성될 수 있다. 상기 보호막(160)은 실리카를 더 포함할 수 있다. 상기 보호막(160)은 상기 반도체 칩(150) 하부에서 제 3 영역(C)과 중첩되도록 배치된다. 상기 보호막(160)은 상기 제 1 영역(A)과 적어도 일부 중첩될 수 있다. 상기 보호막(160)은 상기 반도체 칩(150)의 측벽을 적어도 일부 덮을 수 있다. 본 실시예에서 상기 제 1 영역(A)은 평면도 상에 상기 제 2 영역(B)과 상기 제 3 영역(C) 사이에 형성되며, 상기 반도체 칩(150)의 가장자리의 일부를 따르는 'U'자 형태를 가질 수 있다. 도 1에서 상기 제 2 영역(B)은 실장되는 칩(150)과 제 1 거리(D1)만큼 이격될 수 있다. 상기 제 2 영역(B)의 내측 일 단부는 상기 제 2 접속 단자(105b)와 제 2 거리(D2)만큼 이격될 수 있다. 상기 제 2 거리(D2)는 바람직하게는 150㎛ 이상일 수 있다.
상기 제 1 절연막(110)은 상기 제 1 영역(A)에서 제 1 표면부(110a)를 가지고, 상기 제 2 영역(B)에서 제 2 표면부(110b)를 가지고, 제 3 영역(C)에서 제 3 표면부(110c)를 가진다. 도 2c를 참조하면, 상기 각각의 표면부들(110a, 110b, 110c)의 표면거칠기들은 서로 다르다. 바람직하게는 상기 제 3 표면부(110c)에는 표면거칠기가 형성되지 않을 수 있다. 상기 제 1 표면부(110a)의 표면 거칠기의 Ra(중심선 평균값, center line average 또는 Roughness average)는 바람직하게는 약 0.01~0.5㎛이며, 아주 바람직하게는 약 0.086㎛이다. 상기 제 1 표면부(110a)의 표면 거칠기의 Rz(10점 평균 거칠기, ten point height)는 바람직하게는 약 0.5㎛~3㎛이며, 아주 바람직하게는 약 1.492㎛이다. 상기 제 2 표면부(110b)의 표면 거칠기의 Rz값은 바람직하게는 약 10~100㎛이며 아주 바람직하게는 약 18㎛이다. 상기 기판(200) 상에는 반도체 칩(150)이 배치된다. 여기서 Ra는 상기 기판(200)의 표면에 평행한 방향으로의 표면 거칠기를 의미하며 Rz는 상기 기판(200)의 표면에 수직한 방향으로의 표면 거칠기를 의미한다.
상기 제 1 절연막(110)의 표면 거칠기들이 영역별(A, B, C)로 달라 상기 보호막(160) 형성용 에폭시 수지액에 대한 젖음성 및 흐름성이 영역별(A, B, C)로 다르게 된다. 즉, 에폭시 수지액은 상기 제 3 영역(C)에서 젖음성이 크기 때문에 흐름성이 제일 좋고 제 2 영역(B)에서 젖음성이 작고 흐름성이 제일 나쁘다. 이러한 차이로 인해, 상기 보호막(160) 형성용 에폭시 수지액을 공급할 때, 에폭시 수지액이 원치 않는 영역(예를 들면 제 2 영역(B))으로 흘러들어가는 것을 방지할 수 있다. 이로써 절연성인 에폭시 수지액이 상기 제 2 접속 단자(105b)의 표면을 덮어 전기적 접속 불량이 발생되는 것을 방지할 수 있다.
도 2d는 본 발명의 다른 예에 따라 도 2a 또는 도 2b의 'P' 부분을 확대한 확대도이다. 도 2e는 본 발명의 또 다른 예에 따라 도 2a 또는 도 2b의 'P' 부분을 확대한 확대도이다.
상기 제 1 절연막(110)의 표면부들(110a, 110b, 110c)의 단면 형태는 도 2c처럼 직각에 가까운 모서리를 가질 수도 있고 또는 도 2d에서처럼 부드러운 곡선 형태를 가질 수도 있고 또는 도 2e에서처럼 산 모양을 가질 수도 있다. 또는 상기 제 1 절연막(110)의 표면부들(110a, 110b, 110c)의 단면 형태는 규칙적이지 않고 다양한 크기와 형태가 뒤섞인 모양을 가질 수 있다.
도시하지는 않았지만, 상기 제 3 접속 단자들(115)에 솔더볼과 같은 범프가 부착될 수 있다.
다음은 본 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.
<방법 실시예 1>
도 3a, 4a, 5a 및 6a는 각각 본 발명의 일 예에 따라 도 2a의 단면을 가지는 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다. 도 3b, 4b, 5b 및 6b는 각각 도 3a, 4a, 5a 및 6a의 'P' 부분을 확대한 확대도들이다. 도 4c는 도 4a의 'P1' 부분을 확대한 확대도이다.
도 3a 및 3b를 참조하면, 제 1 내지 제 3 영역들(A, B, C) 및 제 1 및 제 2 면들(100a, 100b)을 가지는 기판 몸체(100)를 준비한다. 상기 기판 몸체(100)의 상기 제 1 및 제 2 면들(100a, 100b)에 금속판(미도시)으로 예를 들면 구리 박판을 부착시킨다. 상기 금속판은 열 압착 또는 소정의 접착제에 의해 상기 기판 몸체(100)에 부착될 수 있다. 상기 금속판들과 그 사이에 개재된 상기 기판 몸체(100)에 레이저나 드릴 등을 이용하여 관통홀을 형성한다. 그리고 도금 공정을 이용하여 상기 관통홀의 내벽과 상기 금속판 상부에 도금층을 형성한다. 상기 관통홀은 도전성 페이스트 물질로 채워질 수 있다. 상기 기판 몸체(100)의 제 1 면(100a)에 제 1 마스크 패턴(미도시)을 형성하고 이를 식각 마스크로 이용하여 도전층과 금속판을 식각하여 제 1 및 제 2 접속 단자들(105a, 105b)을 형성한다. 상기 제 1 접속 단자(105a)는 제 1 영역(A)에 형성되고 상기 제 2 접속 단자(105b)는 제 2 영역(B)에 형성된다. 상기 기판 몸체(100)의 제 2 면(100b)에 제 2 마스크 패턴(미도시)을 형성하고 이를 식각 마스크로 이용하여 도금층과 금속판을 식각하여 제 3 접속 단자들(115)을 형성한다. 그리고 상기 마스크 패턴들은 제거한다. 상기 기판 몸체(100)의 제 2 면(100b)을 덮되 상기 제 3 접속 단자들(115)을 노출시키는 제 2 절연막(120)을 형성한다. 상기 제 2 절연막(120)은 예를 들면 PSR(Photo Solder Resist), BT(Bismaleimide Triazine) 수지, 또는 FR4(Flame Resistant 4) 수지로 형성될 수 있다. 상기 기판 몸체(100)의 제 1 면(100a)의 전면에 제 1 절연막(110)을 형성한다. 상기 제 1 절연막(110)은 예를 들면 포지티브형 감광성 물질로 형성될 수 있다. 상기 제 1 절연막(110)은 포지티브형 감광성 물질을 스핀코팅하고 소프트 베이킹 공정을 수행함으로써 형성될 수 있다. 본 단계에서 도 3b에 도시된 바와 같이, 상기 제 1 절연막(110)의 상부면은 영역에 상관없이 평탄하다. 이때 상기 제 3 영역에서 상기 제 1 절연막(110)은 평탄한 제 3 표면부(110c)를 가진다.
도 4a, 4b 및 4c를 참조하면, 상기 제 1 절연막(110)이 형성된 상기 기판 몸체(100) 상에 그레이 포토마스크(180)를 배치시킨다. 상기 그레이 포토 마스크(180)는 상기 제 1 내지 제 3 영역들(A, B, C)에 각각 대응되되 서로 다른 광투과도를 포함하는 제 1 내지 제 3 부분들(180a, 180b, 180c)을 포함한다. 상기 제 3 부분(180c)은 광이 전혀 투과되지 않는 '0%'에 가까운 광투과도를 가진다. 상기 제 1 부분(180a)은 제 1 광투과도를 가지는 제 1 서브 투과 파트(180sa)와 '0%'에 가까운 광투과도를 가지는 제 1 서브 차단 파트(180s1)를 포함할 수 있다. 상기 제 1 서브 투과 파트(180sa)와 상기 제 1 서브 차단 파트(180s1)은 교대로 반복적으로 배치될 수 있다. 상기 제 1 서브 투과 파트(180sa)는 제 1 폭(W1)을 가진다. 상기 제 1 서브 차단 파트(180s1)는 제 2 폭(W2)을 가진다. 상기 제 2 부분(180b)은 제 2 광투과도를 가지는 제 2 서브 투과 파트(180sb)와 '0%'에 가까운 광투과도를 가지는 제 2 서브 차단 파트(180s2)를 포함할 수 있다. 상기 제 2 서브 투과 파트(180sb)와 상기 제 2 서브 차단 파트(180s2)은 교대로 반복적으로 배치될 수 있다. 상기 제 2 서브 투과 파트(180sb)는 제 3 폭(W3)을 가진다. 상기 제 2 서브 차단 파트(180s2)는 제 4 폭(W4)을 가진다. 상기 제 1 및 제 2 폭들(W1, W2)은 상기 제 3 및 제 4 폭들(W3, W4)보다 좁을 수 있다. 상기 제 1 광투과도는 상기 제 2 광투과도 보다 작을 수 있다. 상기 그레이 포토 마스크(180)는 광을 거의 모두 투과시키는 '100%'에 가까운 광투과도를 가지는 제 4 부분(180d)을 가질 수 있다. 상기 제 4 부분(180d)은 상기 제 1 및 제 2 접속단자들(105a, 105b)과 중첩되도록 배치된다. 상기 제 1 내지 제 4 부분들(180a~180d)은 투명 기판(180e)에 부착되어 있다. 상기 그레이 포토 마스크(180)를 이용하여 광(181)을 조사하여 상기 제 1 절연막(110)에 대해 노광공정을 진행한다. 상기 노광 공정으로 인해 상기 제 1 절연막(110)에는 광에 노출된 부분들(110d)이 형성된다. 광투과도가 높을수록 상기 제 1 절연막(110)에 도달하는 광(181) 양이 많아지게 되고, 이로써 상기 제 1 절연막(110) 속으로 침투되는 광의 침투 깊이가 깊어지게 된다. 이로써 광에 노출된 부분들(110d)의 두께가 두꺼워진다. 상기 광에 노출된 부분들(110d)은 현상액에 녹기 쉬운 상태로 변하게 된다.
도 5a 및 5b를 참조하면, 상기 광에 노출된 부분들(110d)을 현상액으로 제거한다. 이로써 상기 제 1 및 제 2 접속 단자들(105a, 105b)을 노출시키는 개구부(110h)가 형성되는 동시에, 제 1 영역(A)과 제 2 영역(B)에서 상기 제 1 절연막(110)은 제 1 표면부(110a)와 제 2 표면부(110b)를 가지게 된다. 상기 표면부들(110a, 110b)의 표면 거칠기는 다르게 형성된다. 상기 제 2 표면부(110b)의 표면 거칠기가 상기 제 1 표면부(110a)의 표면 거칠기보다 크게 형성된다. 바람직하게는 상기 제 3 표면부(110c)의 표면 거칠기는 바람직하게는 약 0㎛일 수 있다. 상기 제 1 표면부(110a)의 표면 거칠기의 Ra(중심선 평균값, center line average 또는 Roughness average)는 바람직하게는 약 0.01~0.5㎛이며, 아주 바람직하게는 약 0.086㎛이다. 상기 제 1 표면부(110a)의 표면 거칠기의 Rz(10점 평균 거칠기, ten point height)는 바람직하게는 약 0.5㎛~3㎛이며, 아주 바람직하게는 약 1.492㎛이다. 상기 제 2 표면부(110b)의 표면 거칠기의 Rz값은 바람직하게는 약 10~100㎛이며 아주 바람직하게는 약 18㎛이다. 상기 제 1 표면부(110a)는 도 1에서처럼 평면적으로 후속에 실장될 반도체 칩 가장자리를 따라 'U'자 형태로 형성될 수 있다. 상기 제 2 표면부(110b)는 후속에 실장될 반도체 칩을 둘러싸는 폐곡선 형태로 형성될 수 있다. 그러나 상기 제 1 표면부(110a)와 상기 제 2 표면부(110b)는 일 단부에서 서로 제 1 거리(D1)만큼 이격되도록 형성될 수 있다. 이로써 본 실시예에 따른 기판(200)을 완성할 수 있다.
도 6a 및 6b를 참조하면, 상기 기판(200) 상에 반도체 칩(150)을 실장한다. 상기 반도체 칩(150)은 상기 기판(200)에 플립칩 본딩 방식으로 실장될 수 있다. 즉, 상기 반도체 칩(150) 하부에 돌출된 칩 외부 접속 단자(155)와 상기 제 1 접속 단자(105a)가 서로 융착될 수 있다. 또는 상기 칩 외부 접속 단자(155)와 상기 제 1 접속 단자(105a) 사이에 범프가 개재되어 서로 전기적으로 연결될 수 있다. 상기 반도체 칩(150)을 실장한 후에, 상기 반도체 칩(150)의 일 측면에 인접한 제 3 표면부(110c) 상에서 노즐(190)을 배치시킨다. 그리고 상기 노즐(190)을 통해 보호막 형성용 언더필 수지액(160a)을 공급한다. 상기 언더필 수지액(160a)은 모세관력에 의해 상기 반도체 칩(150)과 상기 기판(200) 사이로 흘러들어간다. 이때 상기 제 3 표면부(110c)는 표면 거칠기가 0㎛에 가까워 언더필 수지액(160a)의 흐름성이 매우 좋아, 상기 제 3 표면부(110c)와 상기 반도체 칩(150) 사이의 공간이 빠르게 채워진다. 또한 상기 제 1 표면부(110a)는 상기 언더필 수지액(160a)을 어느 정도 끌어당기지만 제 3 표면부(110c) 보다 젖음성이 작고 흐름성이 나빠 상기 언더필 수지액(160a)이 상기 제 1 표면부(110a) 상에 맺히고 더이상 흐르지 않을 수 있다. 만약 일부 상기 언더필 수지액(160a)이 상기 제 1 표면부(110a)를 넘어 흐른다고 하더라도, 상기 제 2 표면부(110b)는 상기 언더필 수지액(160a)의 흐름을 막을 수 있을 정도의 큰 표면 거칠기를 가지게 되어 상기 언더필 수지액(160a)은 상기 제 2 표면부(110b)로 흘러들어가지 않고 상기 제 1 표면부(110a) 상에서 멈춰지게 된다. 이로써 언더필 수지액의 흐름을 방지하는 댐 등을 필요로 하지 않아 댐 구조물이 차지하던 영역을 배제할 수 있다. 이로써 반도체 패키지의 수평적/수직적 크기를 줄일 수 있는 동시에, 재배선 등을 위한 영역을 확보할 수 있고, 동시에 반도체 패키지를 외부 습기나 오염으로부터 보호할 수 있다. 후속으로 경화 공정을 진행하여 상기 언더필 수지액(160a)을 경화시켜 도 2a 및 2b의 보호막(160)을 형성한다. 또한, 상기 제 1 표면부(110a)가 적절한 표면 거칠기를 가지며 이로써 표면적이 늘어나 상기 보호막(160)과 상기 제 1 표면부(110a) 사이의 접착력이 향상될 수 있다. 이로써 반도체 패키지의 신뢰성을 향상시킬 수 있다.
<방법 실시예 2>
도 7a, 8a 및 9a는 각각 본 발명의 일 예에 따라 도 2a의 단면을 가지는 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다. 도 7b, 8b 및 9b는 각각 도 7a, 8a 및 9a의 'P' 부분을 확대한 확대도들이다.
도 7a, 및 7b를 참조하면, 방법 실시예 1에서처럼 기판 몸체(100)의 제 2면(100b)에 제 2 절연막(120)을 형성한다. 그리고 상기 제 2 절연막(120)의 형성 방법과 유사하게 상기 기판 몸체(100)의 제 1 면(100a)에 제 1 및 제 2 접속 단자들(105a, 105b)을 노출시키는 개구부(110h)를 가지는 제 1 절연막(110)을 형성한다. 본 단계에서 상기 제 1 절연막(110)은 전체적으로 평탄한 표면을 가지도록 형성된다. 상기 제 1 절연막(110)은 제 3 영역(C)에서 제 3 표면부(110c)를 가지도록 형성된다.
도 8a 및 8b를 참조하면, 제 1 영역(A)을 노출시키되 제 2 영역(B)과 상기 제 3 영역(C)을 덮는 제 1 마스크 패턴(195)을 상기 제 1 절연막(110) 상에 형성한다. 그리고 상기 제 1 마스크 패턴(195)을 이용하여 제 1 블라스트 공정(196)을 진행한다. 상기 제 1 블라스트 공정(196)은, 예를 들면 상기 기판을 식각할 수 있는 식각액에, 미세한 크기의 모래와 같이 단단한 입자들이 섞인 혼합용액을 강한 압력으로 상기 기판에 뿌림으로써 진행될 수 있다. 또는 상기 제 1 블라스트 공정(196)은 식각액 없이 상기 미세하고 단단한 입자들 만을 강한 압력으로 상기 기판에 뿌림으로써 진행될 수도 있다. 이때 상기 식각액의 종류 및 상기 입자들의 크기등을 조절하여 표면 거칠기를 조절할 수 있다. 상기 제 1 블라스트 공정(196)에 의해 상기 제 1 영역(A)에서 상기 제 1 절연막(110)에는 제 1 표면부(110a)가 형성된다.
도 9a 및 9b를 참조하면, 상기 제 1 마스크 패턴(195)를 제거한다. 그리고 상기 제 2 영역(B)을 노출시키되 상기 제 1 영역(A)과 상기 제 3 영역(C)을 덮는 제 2 마스크 패턴(197)을 상기 제 1 절연막(110) 상에 형성한다. 상기 제 2 마스크 패턴(197)은 상기 제 1 접속 단자(105a)의 상부면도 덮는다. 상기 제 2 마스크 패턴(197)을 이용하여 제 2 블라스트 공정(198)을 진행한다. 상기 제 2 블라스트 공정(198)은 상기 제 1 블라스트 공정(196)과 유사하게 진행될 수 있으나 입자 사이즈가 제 1 블라스트 공정(196)에서보다 큰 입자를 이용하거나 보다 높은 압력으로 진행될 수 있다. 이로써 상기 제 2 영역(B)에서 상기 제 1 절연막(110)에는 제 2 표면부(110b)가 형성된다. 상기 제 2 표면부(110b)의 표면 거칠기는 상기 제 1 표면부(110a) 보다 크게 형성될 수 있다. 상기 제 2 마스크 패턴(197)을 제거한다. 그리고 방법 실시예 1과 같은 방법으로 언더필 수지액(160a)을 공급하고 경화하여 반도체 패키지를 형성할 수 있다. 상기 마스크 패턴들(195, 197)은 쉐도우 마스크(shadow mask) 또는 포토레지스트 패턴일 수 있다.
상기 제 1 블라스트 공정(196)과 상기 제 2 블라스트 공정(198)의 진행 순서는 뒤바뀔 수 있다. 예를 들면 상기 제 1 블라스트 공정(196)과 상기 제 2 블라스트 공정(198)을 중첩하여 진행할 수도 있다. 구체적으로 상기 제 2 마스크 패턴(197)을 이용하여 제 2 영역(B)을 노출하여 제 2 블라스트 공정(198)을 먼저 수행하고 상기 제 1 영역(A)과 상기 제 2 영역(B)을 노출하여 상기 제 1 블라스트 공정(196)을 진행할 수 있다. 이 경우 도 9c와 같이 제 2 영역(B)에 서로다른 표면 거칠기가 중첩하여 형성될 수 있다.
상기 제 2 블라스트 공정(198) 중 상기 마스크 패턴들(195, 197)이 제 1 및 제 2 접속 단자들(105a, 105b)을 노출시키는 개구부를 갖도록 하여 상기 제 1 및 제 2 접속 단자들(105a, 105b)이 표면 거칠기를 가지도록 형성할 수 있다.
<실시예 2>
도 10은 본 발명의 실시예 2에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 10을 참조하면, 본 실시예 2에 따른 반도체 패키지(401)에 포함되는 기판(201)에서, 제 1 영역(A)은 복수개로 나뉘어 존재할 수 있다. 즉, 상기 제 1 영역(A)은 제 1 서브 영역(A1)과 제 2 서브 영역(A2)을 포함할 수 있다. 상기 제 1 서브 영역(A1)과 상기 제 2 서브 영역(A2)은 상기 제 1 접속 단자(105a)와 중첩되지 않을 수 있다. 상기 제 1 서브 영역(A1)과 상기 제 2 서브 영역(A2)은 모두 'U'자 형태를 가질 수 있으며, 상기 제 1 서브 영역(A1)이 상기 제 2 서브 영역(A2)을 감싸는 형태를 가질 수 있다. 그 외의 구성 및 형성 방법은 실시예 1의 것과 동일/유사할 수 있다.
<실시예 3>
도 11a는 본 발명의 실시예 3에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다. 도 11b는 도 11a를 I-I'선으로 자른 단면도이다.
도 11a 및 11b를 참조하면, 본 실시예 3에 따른 반도체 패키지(402)에 포함되는 기판(202)에서, 제 1 영역(A)은 반도체 칩(150)을 감싸는 'U'자 형태를 가질 수 있다. 상기 제 1 영역(A)은 상기 기판(202)의 가장자리를 따라서 상기 제 2 접속 단자(105b)와 중첩되는 영역에 형성될 수 있으며, 상기 반도체 칩(150)과 상기 제 2 접속 단자(105b) 사이의 영역에 형성될 수 있다. 제 2 영역(B)은 상기 제 1 영역(A)의 일 단에서 바(bar) 형태로 배치될 수 있다. 상기 제 2 영역(B)은 상기 기판(202)의 가장자리를 따라서 상기 제 2 접속 단자(105b)와 중첩되는 영역에 형성될 수 있으며, 상기 반도체 칩(150)과 상기 제 2 접속 단자(105b) 사이의 영역에 형성될 수 있다. 상기 반도체 패키지(402)을 제조할 때, 언더필 수지액(160a)은 상기 반도체 칩(150)과 상기 제 2 영역(B) 사이에서 공급되고, 상기 언더필 수지액(160a)은 상기 반도체 칩(150)과 기판(202) 사이로 흘러들어가되 상기 제 2 영역(B)은 상기 언더필 수지액(160a)이 흐르지 않을 정도의 거칠기가 형성되어 상기 제 2 영역(B) 쪽으로 흘러 들어가지 않는다. 또한 상기 제 1 영역(A) 역시 상기 언더필 수지액(160a)이 흐르지 않을 정도의 거칠기가 형성되어 상기 제 1 영역(A)과 상기 제 3 영역(C) 사이의 경계에서 상기 언더필 수지액(160a)의 흐름이 멈추게 된다. 상기 제 1 영역(A)과 상기 제 2 영역(B)은 상기 반도체 패키지의 가장자리를 따라 상기 제 1 및 제 2 접속 단자들(105a, 105b)과 중첩되어 형성되거나 상기 제 1 및 제 2 접속 단자들(105a, 105b)과 상기 반도체 칩 실장 영역(150) 사이에 형성될 수 있다. 그 외의 구성/형성 방법은 실시예 1과 동일할 수 있다.
<실시예 4>
도 12는 본 발명의 실시예 4에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 12를 참조하면, 본 실시예 4에 따른 반도체 패키지(403)에 포함되는 기판(203)에서, 제 1 영역(A)은 존재하지 않고, 제 2 영역(B)만이 반도체 칩(150)과 이격되어 상기 기판(203)의 가장자리를 따라 상기 반도체 칩(150)을 둘러싸는 폐곡선 형태를 가질 수 있다. 그외의 구성/형성 방법은 실시예 1과 동일할 수 있다.
본 실시예에서는 제 1 영역(A) 없이 제 2 영역(B)의 폐곡선 형태를 설명하였으나, 제 2 영역(B)없이 제 1 영역(A)이 도 12에서처럼 폐곡선 형태를 가질 수 있다.
<실시예 5>
도 13a는 본 발명의 실시예 5에 따른 반도체 패키지의 레이아웃을 나타낸다. 도 13b는 도 13a를 I-I'선으로 자른 단면도이다.
도 13a 및 13b를 참조하면, 본 실시예 5에 따른 반도체 패키지(404)에 포함되는 기판(204)은, 도 12에서 개시된 바와 같이, 제 1 영역(A) 없이 폐곡선 형태의 제 2 영역(B)을 가질 수 있다. 이에 더불어, 노즐이 배치되어 에폭시 수지액이 주입되는 지점에 인접한 제 3 영역(C)과 제 2 영역(B) 사이에는 댐(500)이 바(bar) 형태로 배치될 수 있다. 상기 댐(500)은 위의 실시예 1 내지 4의 구조에서도 배치될 수 있다. 댐(500)은 에폭시 수지액이 주입되는 지점에 인접한 어느 한곳에만 배치되므로, 반도체 칩(150)의 양측 또는 둘레를 따라 존재하는 댐을 가지는 패키지 구조에 비하여 댐이 차지하는 면적을 줄일 수 있다.
<실시예 6>
도 14는 본 발명의 실시예 6에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다. 도 15a는 도 14를 I-I' 선으로 자른 단면도이다. 도 15b는 도 15a의 'P' 부분을 확대한 확대도이다.
도 14, 15a 및 15b를 참조하면, 본 실시예 4에 따른 반도체 패키지(405)에 포함되는 기판(205)에서 제 1 영역(A)은 반도체 칩(150)의 가장자리에 인접한 폐곡선 형태를 가지며, 제 2 영역(B)은 상기 제 1 영역(A)을 둘러싸는 폐곡선 형태를 가진다. 제 3 영역(C)은 제 1 영역(A)의 안쪽에 배치된다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
상기 반도체 패키지(405)의 제조 방법을 설명하기로 한다.
도 16a는 도 15a의 단면을 가지는 반도체 패키지를 제조하는 과정을 나타내는 공정 단면도이다. 도 16b는 도 16a의 'P' 부분을 확대한 확대도이다.
도 16a 및 16b를 참조하면, 방법 실시예 1 또는 방법 실시예 2에서처럼 기판(205)을 형성한다. 그리고 반도체 칩(150)을 실장하기 전에, 상기 기판(203)의 중심부에 노즐(190)을 위치시키고 언더필 수지액(160a)을 공급한다. 상기 언더필 수지액(160a)은 제 3 표면부(110c)로부터 제 1 표면부(110a) 까지 빠르게 흘러 상기 제 3 표면부(110c)를 덮고 제 1 표면부(110a)에서 멈출수 있다. 만약 언더필 수지액(160a)이 제 1 표면부(110a)를 넘어 흐르더라도 제 2 표면부(110b)로 흘러들어가지는 않는다. 후속으로 도 15a 및 15b를 참조하여, 반도체 칩(150)을 상기 기판(205) 상에 플립칩 본딩 방식으로 실장한다. 이때 상기 반도체 칩(150)을 누르는 압력에 의해 칩 외부 접속 단자(155)와 제 1 접속 단자(105a) 사이에 존재하던 언더필 수지액(160a)은 외부로 빠져나가 상기 칩 외부 접속 단자(155)와 제 1 접속 단자(105a)의 접촉 불량이 발생되지 않는다. 그외의 형성 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 7>
도 17은 본 발명의 실시예 7에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 17을 참조하면, 본 실시예 7에 따른 반도체 패키지(406)에 포함되는 기판(206)에서, 제 1 영역(A)은 반도체 칩(150) 실장영역의 외부에 형성되고, 제 2 영역(B)이 상기 제 1 영역(A)을 둘러싸는 형태로 형성될 수 있으며, 상기 제 1 영역(A)은 복수개로 나뉘어 존재할 수 있다. 즉, 상기 제 1 영역(A)은 제 1 서브 영역(A1)과 제 2 서브 영역(A2)을 포함할 수 있다. 상기 제 1 서브 영역(A1)과 상기 제 2 서브 영역(A2)은 상기 제 1 접속 단자(105a)와 중첩되지 않을 수 있다. 상기 제 1 서브 영역(A1)과 상기 제 2 서브 영역(A2)은 모두 반도체 칩(150)을 둘러싸는 폐곡선 형태를 가질 수 있으며, 상기 제 1 서브 영역(A1)이 상기 제 2 서브 영역(A2)을 둘러싸는 폐곡선 형태를 가질 수 있다. 그외의 구성 및 형성 방법은 실시예 4의 것과 동일/유사할 수 있다.
<실시예 8>
도 18은 본 발명의 실시예 8에 따른 반도체 패키지의 레이아웃(lay out)을 나타낸다.
도 18을 참조하면, 본 실시예에 따른 반도체 패키지(407)에 포함되는 기판(207)에서는 제 3 영역(C)이 존재하지 않을 수 있다. 즉, 반도체 칩(150)은 오로지 제 1 영역(A)과 중첩될 수 있다. 상기 반도체 패키지(407)는 방법 실시예 1에 설명한 바와 같이 그레이 포토 마스크를 이용하여 형성될 수 있다. 또는 상기 반도체 패키지(407)는 방법 실시예 2에 설명한 바와 같이 블라스트 공정을 이용하여 형성될 수 있다. 상기 반도체 패키지(407)를 블라스트 공정을 이용하여 형성할 때에는, 도 8a 및 8b에 개시된 제 1 마스크 패턴(195)의 형성 없이 상기 기판(207)의 전면에 대하여 제 1 블라스트 공정을 진행한 후에, 도 18의 제 1 영역(A)을 덮는 제 2 마스크 패턴(도 9a 및 9b의 197 참조)을 형성하고 제 2 블라스트 공정을 진행함으로써, 형성될 수 있다. 이 경우, 제 1 마스크 패턴(도 8a의 195)의 형성을 위한 포토리소그라피 공정을 1회 줄일 수 있다. 그외의 구성 및 형성 방법은 실시예 4의 것과 동일/유사할 수 있다.
<실시예 9>
도 19은 본 발명의 실시예 9에 따른 반도체 패키지의 단면도를 나타낸다.
도 19를 참조하면, 본 실시예 9에 따른 반도체 패키지(408)는 제 1 기판(208)을 포함한다. 상기 제 1 기판(208)은 도 2b의 기판(200)에 대응될 수 있다. 즉, 상기 제 1 기판(208)은 제 1 내지 제 3 영역들(A, B, C)을 포함한다. 상기 제 1 기판(208)은 제 1 면(100a)과 제 2 면(100b)을 포함하는 기판 몸체(100), 제 1 절연막(110) 및 제 2 절연막(120)을 포함한다. 상기 제 1 절연막(110)은 상기 제 1 영역(A)에서 제 1 표면부(110a)를 가지며, 상기 제 2 영역(B)에서 상기 제 1 표면부(110a)와 연결된 제 2 표면부(110b)를 가진다. 또한 상기 제 1 절연막(110)은 상기 제 3 영역(C)에서 제 3 표면부(110c)를 가진다. 상기 제 1 영역(A)에는 제 1 접속단자(105a)가 배치되고 상기 제 2 영역(B)에는 제 2 접속 단자(105b)가 배치된다. 상기 제 2면(100b)에는 제 3 접속 단자들(115)이 배치된다. 상기 제 3 접속 단자들(115)에는 외부 솔더볼(312)이 부착될 수 있다. 상기 제 1 기판(206) 상에는 제 1 반도체칩(150)이 실장될 수 있다. 상기 제 1 반도체 칩(150)은 상기 제 1 접속 단자(105a)과 플립칩 본딩 방식으로 접하여 실장될 수 있다. 상기 제 1 반도체칩(150)과 상기 제 1 기판(208) 사이는 보호막(160)으로 채워진다. 상기 제 1 기판(208) 상에 상기 제 1 반도체칩(150)과 이격되도록 제 2 기판(304)이 배치될 수 있다. 상기 제 2 기판(304)의 하부에는 제 2 기판 외부 접속 단자(320)가 배치되고, 상기 제 2 기판 외부 접속 단자(320)와 상기 제 2 접속단자(105b) 사이에 내부 솔더볼(310)이 배치되어 상기 제 1 기판(208)과 상기 제 2 기판(304)을 전기적으로 연결한다. 상기 제 2 기판(304) 상에는 복수의 제 2 반도체칩들(306)이, 예를 들면, 플립칩 본딩 방식 또는 와이어 본딩 방식으로 실장될 수 있다. 상기 제 2 반도체칩들(306)과 상기 제 2 기판(304)의 상부면은 몰딩막(308)으로 덮인다.
상기 제 1 내지 제 3 표면부들(110a, 110b, 110c)은 실시예 1 내지 6에 개시된 구조 또는 이의 조합된 구조를 가질 수 있다. 이로써 상기 보호막(160)이 상기 반도체 칩(150) 하부에만 형성될 수 있다.
<실시예 10>
도 20은 본 발명의 실시예 10에 따른 반도체 패키지의 단면도를 나타낸다.
도 20을 참조하면, 본 실시예 10에 따른 패키지(409)는 기판(209)을 포함한다. 상기 기판(209)은 도 2b의 기판(200)에 대응될 수 있다. 즉, 상기 기판(209)은 제 1 내지 제 3 영역들(A, B, C)을 포함한다. 상기 기판(209)은 제 1 면(100a)과 제 2 면(100b)을 포함하는 기판 몸체(100), 제 1 절연막(110) 및 제 2 절연막(120)을 포함한다. 상기 제 1 절연막(110)은 상기 제 1 영역(A)에서 제 1 표면부(110a)를 가지며, 상기 제 2 영역(B)에서 제 2 표면부(110b)를 가진다. 또한 상기 제 1 절연막(110)은 상기 제 3 영역(C)에서 제 3 표면부(110c)를 가진다. 상기 제 1 영역(A)에는 제 1 접속단자(105a)가 배치되고 상기 제 2 영역(B)에는 제 2 접속 단자(105b)가 배치된다. 상기 제 2면(100b)에는 제 3 접속 단자들(115)이 배치된다. 상기 제 1 면(100a)은 아래를 향하고 상기 제 2 면(100b)은 위를 향한다. 즉, 도 2b의 기판(200)이 뒤집힌 형태와 유사하다. 상기 제 1 접속 단자(105a)에는 제 1 반도체칩(250)이 실장된다. 상기 제 1 반도체칩(250)은 내부를 관통하는 관통비아(Through via, 252)를 포함할 수 있다. 상기 제 1 반도체칩(250)은 상기 제 1 면(100a)와 마주보는 면에 상기 관통비아(252)와 전기적으로 연결되는 재배선 패드들(258)이 배치된다. 상기 재배선 패드(258)와 상기 제 1 접속 단자(105a)는 범프(244)에 의해 전기적으로 연결된다. 상기 제 1 반도체칩(250)과 상기 기판(209) 사이의 공간은 보호막(260)으로 채워진다. 상기 제 2 접속 단자(105b)에는 제 1 솔더볼(312)이 부착된다. 상기 제 1 반도체칩(250)의 하부면엔 상기 관통 비아(252)와 전기적으로 연결되는 칩 볼랜드들(254)이 배치된다. 상기 칩 볼랜드들(254)에는 제 2 솔더볼(256)이 부착된다. 상기 제 1 솔더볼(312)과 상기 제 2 솔더볼(256)의 크기는 도 18에서 도시된 바와 같이 다를 수 있다. 상기 기판(209) 상에는 제 2 반도체칩들(306)이 적층되어 플립칩 본딩 방식 또는 와이어 본딩 방식으로 실장될 수 있다. 상기 기판(209) 및 상기 제 2 반도체칩들(306)은 몰딩막(308)으로 덮일 수 있다.
본 구조에서 상기 제 1 내지 제 3 표면부들(110a, 110b, 110c)은 실시예 1 내지 6에 개시된 구조 또는 이의 조합된 구조를 가질 수 있다. 이로써 상기 보호막(260)이 상기 제 1 반도체 칩(250)과 상기 기판(209) 사이에만 형성되고 제 2 접속 단자(105B)를 덥지 않을 수 있다.
<실시예 11>
도 21은 본 발명의 실시예 11에 따른 반도체 패키지의 단면도를 나타낸다.
본 실시예 11에 따른 반도체 패키지(410)는 실시예 9의 반도체 패키지(408)의 구조와 실시예 10의 반도체 패키지(409)의 구조가 조합된 형태를 가질 수 있다.
즉, 구체적으로, 도 21을 참조하면, 본 실시예 11에 따른 반도체 패키지(410)는 제 1 기판(210)을 포함한다. 상기 제 1 기판(210)은 도 2b의 기판(200)에 대응될 수 있다. 즉, 상기 제 1 기판(210)은 제 1 내지 제 3 영역들(A, B, C)을 포함한다. 상기 제 1 기판(210)은 제 1 면(100a)과 제 2 면(100b)을 포함하는 기판 몸체(100), 제 1 절연막(110) 및 제 2 절연막(120)을 포함한다. 상기 제 1 절연막(110)은 상기 제 1 영역(A)에서 제 1 표면부(110a)를 가지며, 상기 제 2 영역(B)에서 상기 제 1 표면부(110a)와 연결된 제 2 표면부(110b)를 가진다. 또한 상기 제 1 절연막(110)은 상기 제 3 영역(C)에서 제 3 표면부(110c)를 가진다. 상기 제 1 영역(A)에서 상기 제 1 면(100a)에는 제 1 접속단자(105a)가 배치되고 상기 제 2 영역(B)에서 상기 제 1 면(100a)에는 제 2 접속 단자(105b)가 배치된다. 상기 제 2 절연막(120)은 상기 제 1 영역(A)에서 제 4 표면부(120a)를 가지며, 상기 제 2 영역(B)에서 상기 제 4 표면부(120a)와 연결된 제 5 표면부(120b)를 가진다. 또한 상기 제 2 절연막(120)은 상기 제 3 영역(C)에서 제 6 표면부(120c)를 가진다. 상기 제 1 영역(A)에서 상기 제 2 면(100b)에는 제 3 접속단자(115a)가 배치되고 상기 제 2 영역(B)에서 상기 제 2 면(100b)에는 제 4 접속 단자(115b)가 배치된다. 상기 제 4 표면부(120a)의 표면 거칠기는 제 1 표면부(110a)와 같을 수 있다. 상기 제 5 표면부(120b)의 표면 거칠기는 제 2 표면부(110b)와 같을 수 있다. 상기 제 6 표면부(120c)의 표면 거칠기는 제 3 표면부(110c)와 같을 수 있다. 상기 제 1 접속 단자(105a)에는 플립칩 본딩 방식으로 접하는 제 1 반도체칩(150)이 실장될 수 있다. 상기 제 1 반도체칩(150)과 상기 제 1 기판(210) 사이의 공간은 제 1 보호막(160)으로 채워진다. 상기 제 3 접속 단자(115a)에는 제 2 반도체칩(250)이 실장될 수 있다. 상기 제 2 반도체칩(250)과 상기 기판(208) 사이의 공간은 제 2 보호막(260)으로 채워질 수 있다. 상기 제 2 반도체칩(250)은 내부를 관통하는 관통비아(252)를 포함할 수 있다. 상기 제 2 반도체칩(250)에서 상기 제 2 면(100b)과 마주보는 면에 상기 관통 비아(252)와 전기적으로 연결되는 재배선 패드(258)가 배치된다. 상기 재배선 패드(258)와 상기 제 3 접속단자(115a)는 범프(244)에 의해 전기적으로 연결된다. 상기 제 2 반도체칩(250)의 하부면에는 상기 관통 비아(252)와 전기적으로 연결되는 칩 볼랜드들(254)이 배치된다. 상기 제 4 접속단자(115b)에는 제 1 솔더볼(312)이 부착되고 상기 칩 볼랜드들(254)에는 제 2 솔더볼(256)이 부착된다. 상기 제 1 솔더볼(312)과 상기 제 2 솔더볼(256)은 도 19에 도시된 바와 같이 다른 크기를 가질 수 있다. 상기 제 1 기판(210) 상에는 상기 제 2 접속단자(105b)와 전기적으로 연결되는 제 2 기판(304)이 배치된다. 상기 제 2 기판(304) 상에는 복수개의 제 3 반도체칩들(306)이 적층되어 실장될 수 있다. 상기 제 3 반도체칩들(306)과 상기 제 2 기판(304)의 상면은 몰딩막(308)으로 덮일 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 22는 본 발명의 실시예에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다. 도 22를 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 반도체 패키지는 사이즈 축소 및 성능 향상 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 전자 장치(1000)의 경박 단소화에 유리하다. 전자 장치는 도 22에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 23은 본 발명의 일 실시예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다. 도 23을 참조하면, 상술한 반도체 패키지(400-410)는 전자 시스템(1100)에 적용될 수 있다. 상기 전자 시스템(1100)은 바디(1110: Body)와, 마이크로 프로세서 유닛(1120: Micro Processor Unit)과, 파워 유닛(1130: Power Unit)과, 기능 유닛(1140: Function Unit)과, 그리고 디스플레이 컨트롤러 유닛(1150: Display Controller Unit)을 포함할 수 있다. 상기 바디(1110)는 내부에 인쇄 회로 기판으로 형성된 세트 보드(Set Board)를 포함할 수 있으며, 마이크로 프로세서 유닛(1120), 파워 유닛(1130), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등이 상기 바디(1110)에 실장될 수 있다.
파워 유닛(1130)은 외부 배터리(미도시) 등으로부터 일정 전압을 공급 받아 이를 요구되는 전압 레벨로 분기하여 마이크로 프로세서 유닛(1120), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등으로 공급한다.
마이크로 프로세서 유닛(1120)은 파워 유닛(1130)으로부터 전압을 공급받아 기능 유닛(1140)과 디스플레이 유닛(1160)을 제어할 수 있다. 기능 유닛(1140)은 다양한 전자 장치(1000)의 기능을 수행할 수 있다. 예를 들어, 전자 장치(1000)가 휴대폰인 경우 기능 유닛(1140)은 다이얼링, 외부 장치(1170: External Apparatus)와의 통신으로 디스플레이 유닛(1160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 형성된 경우 카메라 이미지 프로세서(Camera Image Processor)일 수 있다. 예를 들어, 전자 장치(1000)가 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(1140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(1140)은 유선 혹은 무선의 통신 유닛(1180; Communication Unit)을 통해 외부 장치(1170)와 신호를 주고 받을 수 있다. 예를 들어, 전자 장치(1000)가 기능 확장을 위해 유에스비(USB, Universal Serial Bus) 등을 필요로 하는 경우 경우 기능 유닛(1140)은 인터페이스(interface) 컨트롤러일 수 있다. 본 발명의 실시예에 따른 반도체 패키지(400-410)는 마이크로 프로세서 유닛(1120)과 기능 유닛(1140) 중 적어도 어느 하나에 쓰일 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 24는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 24를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (18)

  1. 제1 영역에서는 제1 표면 거칠기를 가지며 제2 영역에서는 제2 표면 거칠기를 갖는 절연막을 포함하는 기판;
    상기 기판의 상기 제1 영역 상의 반도체 칩; 그리고
    상기 절연막의 상기 제1 영역과 상기 반도체 칩 사이에 제공된 보호막을 포함하고,
    상기 절연막의 상기 제1 영역의 상면은 상기 제2 영역의 상면과 공면을 이루고,
    상기 제2 표면 거칠기는 상기 제1 표면 거칠기보다 큰 반도체 패키지.
  2. 제1항에 있어서,
    상기 절연막은:
    상기 기판의 상기 제2 영역 상에서 상기 반도체 칩에 인접하여 배치된 제1 부분; 및
    상기 기판의 상기 제2 영역 상에서 상기 제1 부분보다 상기 반도체 칩으로부터 멀리 떨어져 배치된 제2 부분을 포함하고,
    상기 제2 부분은 상기 제1 부분보다 큰 표면 거칠기를 가지며,
    상기 보호막은 상기 절연막의 상기 제2 부분 상에 제공되지 않는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 영역은 제1 표면 거칠기를 갖는 제1 부분과 제2 표면 거칠기를 갖는 제2 부분을 포함하고,
    상기 제1 영역의 제1 및 제2 표면 거칠기들은 상기 제2 영역의 제2 표면 거칠기와 상이한 반도체 패키지.
  4. 반도체 칩과 연결되는 접속 단자를 갖는 기판;
    상기 기판 상에 제공된 절연막; 그리고
    상기 절연막과 상기 반도체 칩 사이에 제공된 언더필 수지를 포함하고,
    상기 절연막은 평평한 제1 영역과 복수개의 제1 그루브들이 형성된 제2 영역을 포함하고,
    상기 제1 영역의 상면은 상기 제2 영역의 상면과 공면을 이루고,
    상기 반도체 칩은 상기 절연막의 상기 제1 영역 상에 배치되는 반도체 패키지.
  5. 제4항에 있어서,
    상기 절연막은 상기 제2 영역을 둘러싸며, 복수개의 제2 그루브들이 형성된 제3 영역을 더 포함하되,
    상기 제3 영역은 상기 제2 영역의 표면 거칠기와 상이한 표면 거칠기를 갖는 반도체 패키지.
  6. 제4항에 있어서,
    상기 절연막은 복수개의 제2 그루브들이 형성되고, 상기 제2 영역보다 큰 표면 거칠기를 갖는 제3 영역을 더 포함하되,
    상기 제2 영역은 평면적으로 상기 제1 영역의 적어도 일부를 둘러싸는 U자 형태를 갖고,
    상기 제3 영역은 바(bar)형태를 갖되, 상기 제2 영역의 일단에 배치되는 반도체 패키지.
  7. 복수개의 접속 단자들을 갖는 칩 실장 구역과 상기 칩 실장 구역의 적어도 일부를 둘러싸는 주변 구역을 갖는 기판을 형성하고;
    상기 기판의 상기 칩 실장 구역에 상당하는 제1 영역과 상기 기판의 상기 주변 구역에 상당하는 제2 영역을 갖는 절연막을 상기 기판 상에 형성하고; 그리고
    상기 절연막의 표면을 처리하는 것을 포함하고,
    상기 절연막의 표면처리에 의해 상기 절연막의 상기 제2 영역은 상기 절연막의 상기 제1 영역보다 큰 표면 거칠기를 가지는 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 절연막을 형성하는 것은:
    상기 제2 영역의 적어도 일부를 둘러싸는 제3 영역을 형성하는 것을 더 포함하고,
    상기 제3 영역의 표면 거칠기는 상기 제2 영역의 표면 거칠기보다 큰 반도체 패키지의 제조 방법.
  9. 제8항에 있어서,
    상기 절연막의 상기 제3 영역 상에 마스크를 형성하는 것을 더 포함하되,
    상기 절연막을 표면처리하는 동안 상기 절연막의 상기 제3 영역은 상기 마스크에 의해 덮여있는 반도체 패키지의 제조 방법.
  10. 제7항에 있어서,
    상기 접속 단자들 상에 반도체 칩을 실장하고; 그리고
    상기 절연막의 표면과 상기 반도체 칩 사이의 공간을 언더필 수지액으로 채우는 것을 더 포함하고,
    상기 제2 영역의 표면 거칠기는 상기 언더필 수지액이 상기 제2 영역의 외곽을 넘어 흐르는 것을 저지하는 반도체 패키지의 제조 방법.
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