CN1301542C - 半导体晶片、半导体装置及其制造方法、电路基板及电子机器 - Google Patents

半导体晶片、半导体装置及其制造方法、电路基板及电子机器 Download PDF

Info

Publication number
CN1301542C
CN1301542C CNB2004100284442A CN200410028444A CN1301542C CN 1301542 C CN1301542 C CN 1301542C CN B2004100284442 A CNB2004100284442 A CN B2004100284442A CN 200410028444 A CN200410028444 A CN 200410028444A CN 1301542 C CN1301542 C CN 1301542C
Authority
CN
China
Prior art keywords
resin bed
wiring layer
recess
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100284442A
Other languages
English (en)
Other versions
CN1532907A (zh
Inventor
花冈辉直
黑泽康则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1532907A publication Critical patent/CN1532907A/zh
Application granted granted Critical
Publication of CN1301542C publication Critical patent/CN1301542C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体装置，包括：含有电连接于集成电路(12)上的焊点(16)的半导体芯片(40)；与焊点(16)电连接的布线层(20)；设置成接合在布线层(20)的凹部(26)上的外部端子(28)；和形成有与凹部(26)交叠的贯穿孔(24)并设置在布线层(20)上的树脂层(22)。根据本发明的半导体装置，可以提高布线与外部端子的接合强度或电连接性能。

Description

半导体晶片、半导体装置及其制造方法、电路基板及电子机器
技术领域
本发明涉及一种半导体晶片、半导体装置及其制造方法、电路基板及电子机器。
背景技术
作为半导体装置，已知满足安装操作性或高密度化等要求的表面安装型封装。例如，在CSP(Chip Scale/Size Package)中，通过树脂层在半导体芯片上形成布线层，在其上设置外部端子(例如焊球)。这样，在布线上设置外部端子的情况下，要求提高两者的接合强度或电连接性能。
专利文献1：国际公开第WO98/32170号申请
发明内容
本发明的目的在于提高布线与外部端子的接合强度或电连接性能。
(1)本发明的半导体装置，包含：半导体芯片，形成有集成电路，含有电连接于所述集成电路上的焊点；
具有凹部且与所述焊点电连接的布线层；
设置成接合在所述布线层的所述凹部上的外部端子；和
树脂层，形成有贯穿孔并且以使所述贯穿孔与所述凹部交迭地设置在所述布线层上。
根据本发明，因为在布线层中形成凹部，所以提高布线层与外部端子的接合强度。另外，通过形成凹部，布线层与外部端子的接触面积变大，所以提高布线层与外部端子的电连接性能。
(2)在该半导体装置中，所述凹部可以形成为随着深度的增加其宽度比其开口宽度大。
(3)在该半导体装置中，所述凹部可以形成为在随着深度增加的深度方向的第1位置处的第1宽度比其开口宽度大，在随着深度增加的深度方向的第2位置处的第2宽度比所述第1宽度小。
(4)在该半导体装置中，所述树脂层的所述贯穿孔的内表面可以接触所述外部端子。
(5)在该半导体装置中，可以还具有形成于所述半导体芯片上的应力缓冲层，所述布线层形成于所述应力缓冲层上。
(6)在在该半导体装置中，所述树脂层可以由焊料抗蚀剂形成。
(7)本发明的电路基板，安装上述半导体装置。
(8)本发明的电子机器，具有上述半导体装置。
(9)本发明的半导体晶片，包含：半导体基板，形成有多个集成电路，含有电连接于各所述集成电路上的焊点；
具有凹部且与所述焊点电连接的布线层；
设置成接合在所述布线层的所述凹部上的外部端子；和
树脂层，形成有贯穿孔，设置在所述布线层上，以使所述贯穿孔与所述凹部交迭。
根据本发明，因为在布线层中形成凹部，所以提高布线层与外部端子的接合强度。另外，通过形成凹部，布线层与外部端子的接触面积变大，所以提高布线层与外部端子的电连接性能。
(10)在该半导体晶片中，所述凹部可以形成为随着深度增加其宽度比开口宽度大。
(11)在该半导体晶片中，所述凹部可以形成为随着深度增加的深度方向上的第1位置处的第1宽度比开口宽度大，进而随着深度增加的在深度方向上的第2位置处的第2宽度比所述第1宽度小。
(12)在该半导体晶片中，所述树脂层的所述贯穿孔的内表面可以接触所述外部端子。
(13)在该半导体晶片中，可以进而具有形成于所述半导体基板上的应力缓冲层，所述布线层形成于所述应力缓冲层上。
(14)在该半导体晶片中，所述树脂层可以由焊料抗蚀剂形成。
(15)本发明的半导体装置的制造方法，包含以下工序：在形成集成电路、含有电连接于所述集成电路上的焊点的半导体基板上形成与所述焊点电连接的布线层；
形成覆盖所述布线层的树脂层；
在所述树脂层及所述布线层上分别交迭地形成贯穿孔及凹部；和
接合在所述布线层的所述凹部上地设置外部端子。
根据本发明，因为在布线层中形成凹部，在凹部中设置外部端子，所以提高布线层与外部端子的接合强度。另外，通过形成凹部，布线层与外部端子的接触面积变大，所以提高布线层与外部端子的电连接性能。
(16)在该半导体装置的制造方法中，在所述树脂层中形成所述这贯穿孔后，在所述布线层中形成所述凹部。
附图说明
图1是说明本发明实施方式1的半导体装置制造方法的图。
图2是说明本发明实施方式1的半导体装置制造方法的图。
图3是说明本发明实施方式1的半导体装置制造方法的图。
图4是说明本发明实施方式1的半导体装置制造方法的图。
图5是图6的V-V线截面的局部放大图。
图6是说明本发明实施方式1的半导体装置的图。
图7是说明本发明实施方式2的半导体装置制造方法的图。
图8是说明本发明实施方式2的半导体装置的图。
图9是表示安装本实施方式的半导体装置的电路基板的图。
图10是表示具有本实施方式的半导体装置的电子机器的图。
图11是表示具有本实施方式的半导体装置的电子机器的图。
图12是说明本发明实施方式1的半导体装置制造方法的图。
图13是说明本发明实施方式1的半导体装置制造方法的图。
图14是说明本发明实施方式1的变形例的半导体装置制造方法的图。
图15是说明本发明实施方式1的变形例的半导体装置制造方法的图。
图中：1-半导体装置，10-半导体基板，12-集成电路，14-钝化膜，16-焊点，18-应力缓冲层，20-布线层，22-树脂层，24-贯穿孔，26-凹部，28-外部端子，30-第2树脂层，36-凹部，38-外部端子，40-半导体芯片。
具体实施方式
下面，参照附图来说明本发明的实施方式。
(实施方式1)
图1-图4及图12-图15是说明本发明实施方式1的半导体装置制造方法的图。在本实施方式中，如图1所示，使用半导体基板10。在半导体基板10上形成集成电路12。在将半导体基板10切成多个半导体芯片的情况下，在半导体基板10中形成多个集成电路12，各半导体芯片具有各集成电路12。
可以在半导体基板10的表面中形成钝化膜14。例如，也可由SiO2或SiN等无机材料来形成钝化膜14。或以多层形成钝化膜14。此时，也可由有机材料形成至少1层(例如表面层)。在半导体基板10(其表面)中形成焊点16。焊点16电连接于集成电路(例如半导体集成电路)12。钝化膜14避开焊点16的至少中央部来形成。
也可在半导体基板10上形成应力缓冲层18。应力缓冲层18也可在半导体基板10上涂布树脂前体(例如热固化性树脂前体)来形成，也可在半导体基板10上通过旋涂扩展树脂前体而形成。应力缓冲层18可由多层形成，也可由1层形成。应力缓冲层18是电绝缘层。应力缓冲层18也可由聚酰亚胺树脂、硅酮改质聚酰亚胺树脂、环氧树脂、硅酮改质环氧树脂、苯并环丁烯(BCB：benzocyclobutene)、聚苯并唑(PBO：polybenzoxazole)等形成。应力缓冲层18不含导电性粒子。应力缓冲层18也可由具有遮光性的材料形成。
应力缓冲层18也可由具有感应放射线(光线(紫外线、可视光线)、X射线、电子线)的性质的放射线感应性树脂前体形成。作为放射线感应性树脂前体(例如感光性树脂前体)，有照射放射线的部分的溶解性减少而变为不溶性的负型与照射放射线的部分的溶解性增加的正型。
应力缓冲层18也可避开焊点16形成。应力缓冲层18也可避开半导体基板10的切断用区域来形成。应力缓冲层18也可连续或一体地形成于半导体基板10上后再进行图形形成。也可在半导体基板10的多个区域(形成多个集成电路12的区域)的各个中形成应力缓冲层18。此时，在相邻的应力缓冲层18之间有间隙。
在应力缓冲层18上形成布线层20。布线层20可由1层形成，也可由多层形成。例如，也可由溅射法层叠TiW层及Cu层，在其上通过电镀形成Cu层。该形成方法中可适用公知技术。布线层20通过焊点16上(与焊点16电连接)地形成。布线层20从焊点16上开始形成于应力缓冲层18上。
布线层20也可具有脊(land)(比线宽的部分)地形成。脊用于在其上设置外部端子28。
在应力缓冲层18上形成树脂层22。树脂层22也可由焊料抗蚀剂形成。树脂层22覆盖布线层22的整体或部分(例如去除设置外部端子28的区域的部分)地形成。树脂层22也可覆盖(例如完全覆盖)应力缓冲层18地形成。树脂层22也可露出半导体基板10的切断用区域(避开切断用区域)地形成。树脂层22不包含导电性粒子。树脂层22也可由具有遮光性的材料形成。
树脂层22也可在连续或一体地形成于半导体基板10上后进行图形形成。也可在半导体基板10的多个区域的各个中(形成多个集成电路12的区域)形成树脂层22。相邻的树脂层22之间有间隙。
如图2所示，在树脂层22中形成贯穿孔24。也可在树脂层22中形成凹部23(参照图13)后，从凹部23形成贯穿孔24。作为凹部23的形成方法，可以由具有对放射线感应(光线(紫外线、可视光线)、X射线、电子线)的性质的放射线感应性树脂前体形成，向其照射放射线，进行图形形成(例如显影)。作为放射线感应性树脂前体(例如感光性树脂前体)，有照射放射线的部分的溶解性减少而变为不溶性的负型和照射放射线的部分的溶解性增加的正型。
进一步详细说明凹部23的形成方法。在图12及图13所示实例中，在曝光工序中，通过减少放射线的照射量(例如缩短照射时间、降低光的强度)，形成凹部23。如图12所示，在树脂层22的上方配置掩模50，经掩模50向树脂层22照射放射线60。在本实施方式中，作为一例，使用正型的放射线感应性树脂前体。掩模50具有相对放射线60的遮蔽部分52和相对放射线60的透过部分54。掩模50包含玻璃基材，经玻璃基材向树脂层22照射放射线60。
在本工序中，放射线60的照射量比通常的情况(例如在树脂层22中形成具有直线延伸的壁面的开口的情况)少。因此，放射线60未到达树脂层22的下部(接触布线20的部分)。放射线60不仅垂直而且还倾斜入射到树脂层22。对应于掩模50的图形形成形状(对应于透过部分54的图形形成形状)来向树脂层22照射垂直入射的放射线60。倾斜入射的放射线60从掩模50的遮蔽部分52与透过部分54的边界绕回地照射到树脂层22。因此，在掩模50的遮蔽部分52与透过部分54的正下方附近，从透过部分52的中央部向遮蔽部分54的方向前进，放射线60向树脂层22的照射缓慢减少，照射放射线60的深度缓慢变浅。由此，可将树脂层22中通过放射线60的照射溶解性增加的部分形成凹部形状。之后，在显影工序中，溶解及去除树脂层22的溶解性增加的部分，如图13所示，形成凹部23。
作为凹部23的形成方法的变形例，在图14及图15所示实例中，在显影工序中，通过减少基于显影的溶解量(例如缩短显影时间、降低显影液的浓度)，形成凹部23。首先如图14所示进行曝光工序。在本工序中，可适用上述形态(参照图12)中说明的内容，但在本变形例中，照射足够量(例如可在树脂层22中形成具有直线延伸的壁面的开口的程度)的放射线60。因此，放射线60到达树脂层22的下部(接触布线20的部分)。放射线60照射到交迭于树脂层22的透过部分52的部分上。如图14所示，放射线60也可通过向树脂层22的倾斜入射，以比透过部分54的幅度大的幅度照射。之后，在显影工序中，使树脂层22的溶解性增加的部分溶解，但在本变形例中，因为减少基于显影的溶解量来进行，所以如图15所示，可仅去除树脂层22的溶解性增加的部分的局部。显影液从树脂层22的表面(与布线20相反的面)浸入，从溶解性增加的部分的中央部向端部方向前进，浸入深度缓慢变浅。因此，可如图15所示，形成凹部23。
另外，即使在进行通常的曝光及显影工序的情况下，树脂层22的开口多不形成直线状的壁面，而是随着从开口的中央部的距离的增加残余树脂层22的厚度变大的曲线状壁面，这样可由该残余来形成凹部23。
在由热固化性树脂前体形成树脂层22的情况下，通过加热并使之固化，去除凹部23的底部，形成贯穿孔24。贯穿孔24的形成方法例如也可适用干蚀刻法。
另外，在布线层20中形成凹部26。贯穿孔24及凹部26交迭地形成。也可在凹部26的形成中适用蚀刻(例如干蚀刻)。凹部26的形成方法也可与贯穿孔24的形成相同。也可在树脂层22中形成贯穿孔24的同时(接着)，形成凹部26。或者在树脂层22中形成贯穿孔24后，在布线层20中形成凹部26。凹部26也可形成为随着深度增加其宽度比其开口宽度小。凹部26也可形成为其内表面不具有角。凹部26也可形成为其内表面为平缓的曲面。
如图3所示，形成外部端子28。在布线层20上形成外部端子28。具体而言，外部端子28接合于布线层20的凹部26地形成。外部端子28也可接触树脂层22的贯穿孔24的内表面。
外部端子28可由软焊料(soft solder)或硬焊料(hard solder)之一形成。作为软焊料，也可使用不含铅的焊料(下面称为无铅焊料)。作为无铅焊料，也可使用锡-银(Sn-Ag)类、锡-铋(Sn-Bi)类、锡-锌(Sn-Zn)类或锡-铜(Sn-Cu)类的合金，也可向这些合金中添加银、铋、锌、铜中的至少之一。在外部端子28的形成中可适用公知技术。
如图4所示，也可在树脂层22上形成第2树脂层30。应力缓冲层18的内容也可适用于第2树脂层30。第2树脂层30包围外部端子28地设置。第2树脂层30也可覆盖外部端子28的一部分(例如根部)。第2树脂层30也可覆盖树脂层22(例如完全覆盖)地形成。第2树脂层30也可在覆盖半导体基板10的整体形成后进行图形形成。也可在覆盖外部端子28地设置第2树脂层30后，从外部端子28的上端部中去除第2树脂层30。可在图形形成中适用应力缓冲层18的图形形成中说明的内容。或者，通过使用激光或灰化，也可去除第2树脂层30的一部分。
本发明实施方式的半导体晶片具有半导体基板10。在半导体基板10上形成多个集成电路12(参照图1)，在表面形成焊点16。焊点16电连接于各集成电路12。与焊点16电连接地形成布线层20。在布线层20上形成树脂层22。在布线层20上形成外部端子28。包围外部端子28地形成第2树脂层30。
在树脂层22中形成贯穿孔24。在布线层20中形成凹部26。贯穿孔24及凹部26交迭地形成。也可在贯穿孔24内形成凹部26的整个开口。外部端子28也可接触树脂层22的贯穿孔24的内表面。外部端子28也可设置成接合在凹部26上。因此，通过凹部26，布线层20与外部端子28的接合强度提高。
另外，通过形成凹部26，布线层20与外部端子28的接触面积变大，所以布线层20与外部端子28的电连接性能提高。其它细节如上所述。
如图4所示，通过例如刀具(或刀片)32等切断(例如划片或切割)半导体基板10。这样可得到半导体装置。
图5及图6是说明根据本实施方式的半导体装置，图5是图6的V-V线剖面图。半导体装置具有半导体芯片40。半导体芯片40可从半导体基板10中切出。半导体装置的其它细节对应于半导体晶片的内容。
(实施方式2)
图7是说明本发明实施方式2的半导体装置制造方法的图。在本实施方式中，形成于布线层20中的凹部36的形状与实施方式1的凹部26不同。凹部36形成为随着深度增加其宽度比其开口宽度大。凹部36形成为在随着深度增加的深度方向的第1位置处的第1宽度比其开口宽度大，进而在随着深度增加的第2位置处的第2宽度比第1宽度小。若等方性性地蚀刻布线层20，则得到该形状的凹部36。例如，也可在树脂层22中形成贯穿孔24后，通过湿蚀刻来形成凹部36。此外的内容相当于实施方式1中说明的内容。
图8是表示本发明实施方式2的半导体装置的图。半导体装置也可由图7所示的半导体晶片制造。在本实施方式中，接合在布线层20的凹部36上地设置外部端子38。因此，通过凹部36，布线层20与外部端子28的接合强度提高。另外，通过形成凹部36，布线层20与外部端子38的接触面积变大，所以布线层20与外部端子38的电连接性能提高。其它内容相当于实施方式1中说明的内容。
图9中示出安装上述实施方式中说明的半导体装置1的电路基板1000。作为具有该半导体装置的电子机器，图10中示出笔记本型个人计算机2000，图11中示出便携电话3000。
本发明不限于上述实施方式，可进行各种变形。
例如，本发明包含实质上与实施方式中说明的结构相同的结构(例如功能、方法及结果相同的结构或目的及结果相同的结构)。另外，本发明包含置换实施方式中说明的结构的非本质的部分的结构。另外，本发明包含可实现与实施方式中说明的结构相同的作用效果的结构或实现相同目的的结构。另外，本发明包含向实施方式中说明的结构中附加公知技术的结构。

Claims (22)

1、一种半导体装置，包含：
半导体芯片，形成有集成电路并且含有电连接于所述集成电路上的焊点；
具有凹部且与所述焊点电连接的布线层；
设置成接合在所述布线层的所述凹部上的外部端子；和
树脂层，形成有贯穿孔并且以使所述贯穿孔与所述凹部交迭地设置在所述布线层上；
所述凹部形成为随着深度增加其宽度比其开口宽度大。
2、根据权利要求1所述的半导体装置，其中，
所述树脂层的所述贯穿孔的内面接触所述外部端子。
3、根据权利要求1或2所述的半导体装置，其中，
还具有形成于所述半导体芯片上的应力缓冲层，
所述布线层形成于所述应力缓冲层上。
4、根据权利要求3所述的半导体装置，其中，
所述树脂层由焊料抗蚀剂形成。
5、根据权利要求1或2所述的半导体装置，其中，
所述树脂层由焊料抗蚀剂形成。
6、一种半导体装置，包含：
半导体芯片，形成有集成电路并且含有电连接于所述集成电路上的焊点；
具有凹部且与所述焊点电连接的布线层；
设置成接合在所述布线层的所述凹部上的外部端子；和
树脂层，形成有贯穿孔并且以使所述贯穿孔与所述凹部交迭地设置在所述布线层上；
所述凹部形成为在随着深度增加的第1位置处的第1宽度比其开口宽度大，进而在随着深度增加的第2位置处的第2宽度比所述第1宽度小。
7、根据权利要求6所述的半导体装置，其中，
所述树脂层的所述贯穿孔的内面接触所述外部端子。
8、根据权利要求6或7所述的半导体装置，其中，
还具有形成于所述半导体芯片上的应力缓冲层，
所述布线层形成于所述应力缓冲层上。
9、根据权利要求8所述的半导体装置，其中，
所述树脂层由焊料抗蚀剂形成。
10、根据权利要求6或7所述的半导体装置，其中，
所述树脂层由焊料抗蚀剂形成。
11、一种电路基板，安装权利要求1～10中任一项所述的半导体装置。
12、一种电子机器，具有权利要求1～10中任一项所述的半导体装置。
13、一种半导体晶片，包含：
半导体基板，形成有多个集成电路并且含有电连接于所述各集成电路上的焊点；
具有凹部且与所述焊点电连接的布线层；
设置成接合在所述布线层的所述凹部上的外部端子；和
树脂层，形成有贯穿孔并且以使所述贯穿孔与所述凹部交迭地设置在所述布线层上；
所述凹部形成为随着深度增加其宽度比开口宽度大。
14、根据权利要求13所述的半导体晶片，其中，
所述树脂层的所述贯穿孔的内面接触所述外部端子。
15、根据权利要求13或14所述的半导体晶片，其中，
还具有形成于所述半导体基板上的应力缓冲层，
所述布线层形成于所述应力缓冲层上。
16、根据权利要求15所述的半导体晶片，其中，
所述树脂层由焊料抗蚀剂形成。
17、根据权利要求13或14所述的半导体晶片，其中，
所述树脂层由焊料抗蚀剂形成。
18、一种半导体晶片，其中，
半导体基板，形成有多个集成电路并且含有电连接于所述各集成电路上的焊点；
具有凹部且与所述焊点电连接的布线层；
设置成接合在所述布线层的所述凹部上的外部端子；和
树脂层，形成有贯穿孔并且以使所述贯穿孔与所述凹部交迭地设置在所述布线层上；
所述凹部形成为在随着深度增加的第1位置处的第1宽度比其开口宽度大，进而在随着深度增加的第2位置处的第2宽度比所述第1宽度小。
19、根据权利要求18所述的半导体晶片，其中，
所述树脂层的所述贯穿孔的内面接触所述外部端子。
20、根据权利要求18或19所述的半导体晶片，其中，
还具有形成于所述半导体基板上的应力缓冲层，
所述布线层形成于所述应力缓冲层上。
21、根据权利要求20所述的半导体晶片，其中，
所述树脂层由焊料抗蚀剂形成。
22、根据权利要求18或19所述的半导体晶片，其中，
所述树脂层由焊料抗蚀剂形成。
CNB2004100284442A 2003-03-20 2004-03-11 半导体晶片、半导体装置及其制造方法、电路基板及电子机器 Expired - Fee Related CN1301542C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003078094 2003-03-20
JP2003078094 2003-03-20
JP2003385419A JP2004304151A (ja) 2003-03-20 2003-11-14 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2003385419 2003-11-14

Publications (2)

Publication Number Publication Date
CN1532907A CN1532907A (zh) 2004-09-29
CN1301542C true CN1301542C (zh) 2007-02-21

Family

ID=33421945

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100284442A Expired - Fee Related CN1301542C (zh) 2003-03-20 2004-03-11 半导体晶片、半导体装置及其制造方法、电路基板及电子机器

Country Status (3)

Country Link
US (1) US7183645B2 (zh)
JP (1) JP2004304151A (zh)
CN (1) CN1301542C (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3972211B2 (ja) * 2004-09-03 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2007158111A (ja) * 2005-12-06 2007-06-21 Toyoda Gosei Co Ltd 半導体デバイスの製造方法
US8058726B1 (en) * 2008-05-07 2011-11-15 Amkor Technology, Inc. Semiconductor device having redistribution layer
US8618658B1 (en) 2010-03-19 2013-12-31 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8362612B1 (en) 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8039275B1 (en) * 2010-06-02 2011-10-18 Stats Chippac Ltd. Integrated circuit packaging system with rounded interconnect and method of manufacture thereof
US8552557B1 (en) 2011-12-15 2013-10-08 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8664090B1 (en) 2012-04-16 2014-03-04 Amkor Technology, Inc. Electronic component package fabrication method
US9245862B1 (en) 2013-02-12 2016-01-26 Amkor Technology, Inc. Electronic component package fabrication method and structure
US9818710B2 (en) * 2014-03-28 2017-11-14 Intel Corporation Anchored interconnect
TWI550744B (zh) * 2014-12-04 2016-09-21 矽品精密工業股份有限公司 單層線路式封裝基板及其製法、單層線路式封裝結構及其製法
CN107104058A (zh) * 2017-06-21 2017-08-29 中芯长电半导体（江阴）有限公司 扇出型单裸片封装结构及其制备方法
TW201916180A (zh) * 2017-09-29 2019-04-16 矽品精密工業股份有限公司 基板結構及其製法
KR102438179B1 (ko) * 2017-11-02 2022-08-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지, 및 상기 반도체 장치의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JPH11340277A (ja) * 1998-05-22 1999-12-10 Nec Corp 半導体チップ搭載基板、半導体装置及び前記半導体チップ搭載基板への半導体チップ搭載方法
JP2001244372A (ja) * 2000-03-01 2001-09-07 Seiko Epson Corp 半導体装置およびその製造方法
US6518162B2 (en) * 2000-09-08 2003-02-11 Sharp Kabushiki Kaisha Method for manufacturing a semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW448524B (en) 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
JPH11297873A (ja) 1998-04-13 1999-10-29 Seiko Epson Corp 半導体装置およびその製造方法
TW536794B (en) * 1999-02-26 2003-06-11 Hitachi Ltd Wiring board and its manufacturing method, semiconductor apparatus and its manufacturing method, and circuit board
US6940160B1 (en) 1999-03-16 2005-09-06 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US6166444A (en) * 1999-06-21 2000-12-26 United Microelectronics Corp. Cascade-type chip module
KR100306842B1 (ko) * 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
WO2001071805A1 (en) * 2000-03-23 2001-09-27 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP2003209137A (ja) 2002-01-17 2003-07-25 Seiko Epson Corp 実装構造基板及びその製造方法並びに電子機器
US6767817B2 (en) * 2002-07-11 2004-07-27 Micron Technology, Inc. Asymmetric plating
JP2004304152A (ja) * 2003-03-20 2004-10-28 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JPH11340277A (ja) * 1998-05-22 1999-12-10 Nec Corp 半導体チップ搭載基板、半導体装置及び前記半導体チップ搭載基板への半導体チップ搭載方法
JP2001244372A (ja) * 2000-03-01 2001-09-07 Seiko Epson Corp 半導体装置およびその製造方法
US6518162B2 (en) * 2000-09-08 2003-02-11 Sharp Kabushiki Kaisha Method for manufacturing a semiconductor device

Also Published As

Publication number Publication date
US7183645B2 (en) 2007-02-27
JP2004304151A (ja) 2004-10-28
CN1532907A (zh) 2004-09-29
US20050012209A1 (en) 2005-01-20

Similar Documents

Publication Publication Date Title
CN2585416Y (zh) 半导体芯片与布线基板、半导体晶片、半导体装置、线路基板以及电子机器
CN1224305C (zh) 半导体器件用多层电路基板的制造方法
CN1301542C (zh) 半导体晶片、半导体装置及其制造方法、电路基板及电子机器
CN100343965C (zh) 具有上下导电层的导通部的半导体装置及其制造方法
CN1116790C (zh) 印刷电路板和电子元件组合件及其制造方法
CN1257550C (zh) 半导体装置及其制造方法
CN1574257A (zh) 半导体装置及其制造方法
CN1697127A (zh) 制造半导体器件的方法
CN1301543C (zh) 半导体晶片、半导体装置及其制造方法、电路基板及电子机器
CN1722370A (zh) 半导体装置的制造方法
CN1525544A (zh) 利用无引线电镀工艺制造的封装基片及其制造方法
CN1625926A (zh) 用于将元件置入于基座中的方法
CN1604312A (zh) 倒装芯片安装电路板、其制造方法和集成电路装置
CN1625927A (zh) 用于将元件置入于基座中并且形成接触的方法
CN1702853A (zh) 半导体装置及其制造方法
CN1534770A (zh) 半导体装置、电路基板以及电子设备
CN1921079A (zh) 配线基板的制造方法
CN1645990A (zh) 电路基板制造方法
CN1497717A (zh) 电路装置及其制造方法
CN1747630A (zh) 基板制造方法和电路板
CN1574324A (zh) 半导体装置及其制造方法
CN1647596A (zh) 电路基板及电路基板的制造方法
JP2005101268A (ja) 半導体装置の製造方法
CN1728341A (zh) 半导体装置的制造方法
CN1929122A (zh) 半导体封装及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070221

Termination date: 20130311