JP3072515B2 - コラムリード型半導体パッケージの製造方法 - Google Patents

コラムリード型半導体パッケージの製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、コラムリード型
(Column lead type)半導体パッケージの製造方法
係るもので、詳しくは、半導体チップの中央にパッドが
形成されたセンターパッド型半導体チップのパッケージ
ングに適用し得るコラムリード型半導体パッケージの製
造方法に関する。
【0002】
【従来の技術】一般に、コラムリード型半導体パッケー
ジは、絶縁体内に外部リードが埋設されているので、外
部リードのたわみ現象が発生せず、外部からの物理的衝
撃に強い耐性を有することなどにより、広用されてい
る。
【0003】図5は、従来のコラムリード型半導体パッ
ケージの構造を示した概略斜視図で、図6は、図5のII
- II'線断面図である。以下、従来のコラムリード型半
導体パッケージの構成について、図5及び図6を用いて
説明する。
【0004】従来のコラムリード型半導体パッケージ
は、モールディングコンパウンドを用いて形成された絶
縁体10と、該絶縁体10内に埋設されて、該絶縁体1
0の上下面及び外周面に露出した複数個のリードバー1
1と、前記絶縁体10の上面中央に溝部が切刻形成され
て該溝部の底部上面にポリイミド系接着剤により接着さ
れ、上面に複数個のボンディング用パッド(図示せず)
が形成された半導体チップ12と、該各パッドと前記各
リードバー11の上面所定部位とを夫々連結した導電ワ
イヤー13と、該各導電ワイヤー13と前記半導体チッ
プ12を包含して該溝部を被覆することにより形成され
たカバー14と、を備えて構成されている。
【0005】以下、このように構成された従来のコラム
リード型半導体パッケージの製造方法について、図7
(A) 〜(D) を用いて説明する。まず、図7(A) に示した
ように、絶縁体10の内部縁側に複数個のリードバー1
1が埋設された半導体パッケージ用基板を準備する。な
お、該各リードバー11は、前記絶縁体10の縁部外周
面に夫々露出されている。このような半導体パッケージ
用基板は、通常、リードバー11となる細棒状の導電性
金属棒を、支持部材により支持して、成形フレーム内の
縁側に挿入し、該成形フレーム内に液状のモールディン
グコンパウンドを充填した後、該モールディングコンパ
ウンドを硬化させて成形体を製造し、前記成形フレーム
を外して、該成形体を長手方向に対して直角をなす方向
に薄く切断して形成していた。
【0006】次いで、図7(B) に示したように、半導体
パッケージ用基板の上面中央部分を研磨して、溝部12
a を形成し、その後、図7(C) に示したように、前記溝
部12a の底面上にポリイミド系接着剤を介して半導体
チップ12を接着し、該半導体チップ12の上面両縁部
に形成されているパッド(図示せず)と前記リードバー
11の上面所定部位とを導電ワイヤー13により接続す
る。
【0007】次いで、図7(D) に示したように、前記半
導体チップ12と溝部12a とをモールディングコンパ
ウンドのカバー14により覆って、従来コラムリード型
半導体パッケージの製造工程を終了する。
【0008】なお、導電ワイヤー13によってリードバ
ー11と接続するパッドが表面中央部分に形成された半
導体チップ12を、センターパッド型半導体チップと称
する。
【0009】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のセンターパッド型半導体チップは、半導体チ
ップの設計自由度を向上し得る長所を有するにも関わら
ず、コラムリード型半導体パッケージにパッケージング
することが極めて困難であった。
【0010】つまり、センターパッド型半導体チップを
従来のコラムリード型半導体パッケージにパッケージン
グする場合、チップ中央部のパッドからリードまでをワ
イヤーで連結するためには、ワイヤーがチップの上方を
通るので、ワイヤーを長くする必要がある。
【0011】したがって、電気的な導電経路が長くなる
と信号遅延が発生し、さらに、ワイヤーがたわむなどの
問題が発生する。その結果、半導体パッケージ用基板の
上に半導体チップを載置する構造の場合には、センター
パッド型半導体チップを利用してコラムリード型半導体
パッケージを製造することができないという問題があ
る。
【0012】また、このような従来のコラムリード型半
導体パッケージを、センターパッド型半導体チップのパ
ッケージングに適用する場合、パッドが半導体チップの
表面中央部分に形成されているため、パッドとリードバ
ーとの間隔が遠くなって導電ワイヤリング工程が難しく
なるという問題があった。
【0013】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、半導体チップのうち設計自由
度の高いセンターパッド型半導体チップに適用し得るコ
ラムリード型半導体パッケージの製造方法を提供するこ
とを目的とする。
【0014】
【課題を解決するための手段】請求項1に係る発明は、
成形フレーム内に複数の金属バーを挿入した後、絶縁体
を注入して硬化させて前記成形フレームを外すことによ
り形成したコラムの中央に貫通孔を穿孔形成し、前記コ
ラムを前記金属バーの長手方向に対して直角の方向に切
断して、所定厚さの単位コラムを形成する工程と、前記
単位コラムの表面に研磨を施して、上下方向に貫通する
前記貫通孔が中央部に穿孔形成されると共に、下部に上
方に凹む溝部が形成された絶縁体と、該絶縁体の前記貫
通孔の両側内部に、それぞれ上下両側のみに露出して埋
設され、前記貫通孔と前記絶縁体外側壁とを結ぶ方向に
水平に延びる水平リードと該水平リードの絶縁体外側壁
に近い側から下方に屈曲延長された垂直リードとからな
る複数のリードバーと、を備えた半導体パッケージ用基
板を製造する工程と、前記溝部に露出する各水平リード
の下面に、複数のパッドが上面中央部に形成された半導
体チップの上面両縁部を接着し、前記パッドを前記貫通
孔に露出させる工程と、前記各パッドと各リードバーの
露出する上面とを前記貫通孔を介して複数の導電ワイヤ
ーにより接続する工程と、前記各導電ワイヤー及び各パ
ッドを包含した半導体チップの上面にモールディングを
施して上部カバーを形成する工程と、を順次行うことを
特徴とする。
【0015】請求項2に係る発明は、前記上部カバーを
形成する工程の後に、前記半導体チップの下方を被覆し
て下部カバーを形成する工程を有することを特徴とす
る。請求項3に係る発明は、成形フレーム内に複数の金
属バーを挿入した後、絶縁体を注入して硬化させて前記
成形フレームを外すことにより形成したコラムの中央に
貫通孔を穿孔形成し、前記コラムを前記金属バーの長手
方向に対して直角の方向に切断して、所定厚さの単位コ
ラムを形成する工程と、前記単位コラムの表面に研磨を
施して、上下方向に貫通する前記貫通孔が中央部に穿孔
形成されると共に、上部に下方に凹む溝部が形成された
絶縁体と、該絶縁体の前記貫通孔の両側内部に、それぞ
れ上下両側のみに露出して埋設され、前記貫通孔と前記
絶縁体外側壁とを結ぶ方向に水平に延びる水平リードと
該水平リードの絶縁体外側壁に近い側から上方に屈曲延
長された垂直リードとからなる複数のリードバーと、を
備えた半導体パッケージ用基板を製造する工程と、前記
半導体チップの上面に形成されている複数のパッドと前
記水平リードの上面所定部位とを導電性接着剤を介して
接着する工程と、該半導体チップを埋設する上部カバー
を形成する工程と、を順次行うことを特徴とする。
【0016】
【0017】
【0018】
【0019】
【発明の効果】請求項1に係る発明によれば、半導体パ
ッケージ用基板の中央、即ち、半導体チップのパッドが
位置するセンター部分に貫通孔を穿孔形成し、該貫通孔
を介して半導体チップのパッドを露出させ、更に、従来
とは異なって水平リードをチップの上方を横切ってチッ
プの中央部まで延長させることにより、パッドとリード
バーとの距離を近接させることができるので、信号遅延
の発生を防止し、さらに、ワイヤーのたわみなどを防止
できる。
【0020】また、請求項3に係る発明によれば、パッ
ドとリードを導電性接着剤で接着することにより、ワイ
ヤーを用いることなくパッドとリードとの距離を近接さ
せることができるので、信号遅延の発生を防止できる。
【0021】また、本発明に係るコラムリード型半導体
パッケージの製造方法は、設計自由度の高いセンターパ
ッド型半導体チップに適用し得るようになっているた
め、半導体パッケージの生産性を向上し得るという効果
がある。
【0022】また、パッドとリードバーとの間隔を十分
近づけて、導電ワイヤリング工程が容易となり、若しく
は、該工程を削除することができる。
【0023】
【発明の実施の形態】以下、本発明に係るコラムリード
型半導体パッケージの製造方法の第1の実施の形態につ
いて、図1〜図3に基づいて説明する。
【0024】まず、本発明に係るコラムリード型半導体
パッケージの製造方法の第1の実施の形態により製造さ
れるコラムリード型半導体パッケージは、図1及び図2
に示したように構成されている。即ち、半導体パッケー
ジ用基板100は、一部材の絶縁体30と複数のリード
バー31とからなり、下部に凹んで形成され、かつ、貫
通孔41が上方向に穿孔形成されている断面形状(V−
V'線断面の形状)を有する半導体パッケージ用基板1
00であって、該断面形状にあっては、前記絶縁体30
は、前記貫通孔41の側壁を形成する部分と該半導体パ
ッケージ用基板100の外側壁を形成する部分とからな
り、該貫通孔41の側壁を形成する部分から該半導体パ
ッケージ用基板100の外側壁を形成する部分まで水平
に延伸した水平リード31aと該水平リード31aから
該半導体パッケージ用基板100の外側壁を形成する部
分に沿って下方に延伸した垂直リード31bとからなる
リードバー31が上下面を露出させて形成されている。
【0025】半導体チップ33は、前記水平リード31
a の下面と、上面の両端部において絶縁性接着剤32を
介して接着し、該上面の中央部には複数のパッド33a
が形成されている。
【0026】前記各パッド33a と各水平リード31a
の上面所定部位とが夫々複数の導電ワイヤー35によっ
て接続されている。また、該各導電ワイヤー35と前記
各パッド33a とを包含して前記半導体チップ33の上
面を被覆する樹脂等からなる上部カバー36と、を備え
ている。
【0027】そして、前記複数のリードバー31は、相
互に所定間隔だけ離隔して、前記絶縁体30の中心線II
I−III'(貫通孔41)の両方側に、対向するように配
置されている。
【0028】また、前記垂直リード31b によって形成
される内側空間であって、半導体チップ33の下面及び
側面には、モールディングコンパウンドが充填されて下
部カバー34を形成している。
【0029】次に、このように構成された本発明に係る
コラムリード型半導体パッケージの製造方法について、
図3(A) 〜(G) を用いて説明する。なお、図3(A)は
全体斜視図、図3(B)〜(G)は(A)のVI−V
I'線工程縦断面図である。
【0030】まず、図3(A)に示したように、成形フ
レーム(図示せず)内に複数個のリードバー31となる
金属バー50を挿入し、該成形フレーム内に絶縁体30
としてポリイミド系エポキシ樹脂を充填して硬化させた
後、該成形フレームを外してコラム40を形成する。以
上、従来技術と同様の方法である。
【0031】次いで、前記コラム40の中央に、左右方
向に長い貫通孔41を穿孔形成した後、前記コラム40
を金属バー50の長手方向に対して直角の方向に切断し
て、所望の厚さの単位コラム42を形成する。
【0032】次いで、図3(B)と図3(C) に示したよう
に、前記単位コラム42の表面に半導体チップ33が装
着できるほどの大きさの溝部44を切刻形成して、半導
体パッケージ用基板100を準備する。なお、該溝部4
4は、通常、研磨を施して形成される。
【0033】そして、溝部44の底面には、リードバー
31の一部である水平リード31aが下面を露出して埋
設形成され、該水平リード31a と連続しており、絶縁
体30の外側壁に沿って、垂直リード31b が上面を露
出して夫々形成される。
【0034】次いで、図3(D) に示したように、水平リ
ード31a と貫通孔41の周囲を形成する絶縁体30の
上面に接着剤32を塗布する。次に、図3(E) に示した
ように、前記接着剤32の上面に、複数のパッド33a
上面中央に形成された半導体チップ33の両端部を接
着する。
【0035】このとき、前記各パッド33a は、貫通孔
41から下方に露出している。次いで、前記半導体チッ
プ33の上面を被覆するように溝部44をモールディン
グ樹脂で盛り上がることのないように完全に充填して下
部カバー34を形成する。
【0036】その後、図3(F) に示したように、半導体
パッケージ用基板100の上下をひっくり返した後、前
記複数のパッド33a と水平リード31a の所定部位と
を導電ワイヤー35により夫々接続する。
【0037】次いで、図3(G) に示したように、前記各
パッド33a 、各導電ワイヤー35を包含して、半導体
チップ33の上面が被覆されるように、モールディング
工程を施して樹脂等からなる上部カバー36を形成し、
本発明に係る第1の実施の形態のコラムリード型半導体
パッケージの製造方法を終了する。
【0038】以上より、半導体パッケージ用基板の中
央、即ち、半導体チップのパッドが位置するセンター部
分に貫通孔を穿孔形成し、該貫通孔を介して半導体チッ
プのパッドを露出させ、更に、従来とは異なって水平リ
ードバーをチップの上方を横切ってチップの中央部まで
延長させることにより、パッドとリードとの距離を近接
させることができるので、信号遅延の発生を防止し、さ
らに、ワイヤーのたわみなどを防止できる。
【0039】以下、本発明に係るコラムリード型半導体
パッケージの製造方法の第2の実施の形態について、図
4に基づいて説明する。図4(A) 〜(C) は、本発明に係
るコラムリード型半導体パッケージの製造方法の第2の
実施の形態を示した工程縦断面で、途中の製造工程まで
第1の実施の形態の図3(A) 〜(C) に対応する工程をそ
のまま適用することができる。
【0040】第1の実施の形態の図3(A) 〜(C) の工程
が終了した後は、図4(A) に示したように、第1の実施
の形態と同様の構成の半導体パッケージ用基板100を
製造する。貫通孔41は、そのまま残しておいてもよ
く、樹脂等で埋め立ててもよいが、貫通孔41を有した
絶縁体30を用いることで、第1の実施の形態と絶縁体
30を共通化できる。
【0041】次いで、図4(B) に示したように、前記半
導体チップ73の上面の両端部に形成されている複数の
パッド73aと、前記水平リード71aの上面と所定部
位とをソルダーペースト、導電ボール又は導電フィルム
のような導電性接着剤72を介して接着する。
【0042】次いで、図4(C) に示したように、前記半
導体チップ73を埋設するように、樹脂等によりモール
ディングを施して上部カバー76を形成し、本発明に係
る第2の実施の形態のコラムリード型半導体パッケージ
の製造を終了する。
【0043】以上より、パッドとリードを導電性接着剤
で接着することにより、ワイヤーを用いることなくパッ
ドとリードとの距離を近接させることができるので、信
号遅延の発生を防止できる。
【0044】また、本発明に係るコラムリード型半導体
パッケージの製造方法は、設計自由度の高いセンターパ
ッド型半導体チップに適用し得るようになっているた
め、半導体パッケージの生産性を向上し得るという効果
がある。
【0045】また、パッドとリードバーとの間隔を十分
近づけて、導電ワイヤリング工程が容易となり、若しく
は、該工程を削除することができる。
【図面の簡単な説明】
【図1】本発明に係るコラムリード型半導体パッケージ
の製造方法の第1の実施の形態により製造されたコラム
リード型半導体パッケージの構造を示した概略斜視図
【図2】図1のV-V'線断面図
【図3】本発明に係るコラムリード型半導体パッケージ
の製造方法の第1の実施の形態を示した工程縦断面図
で、詳しくは、(A)が全体斜視図、(B)〜(G)が
(A)のVI−VI'線工程縦断面図
【図4】本発明に係るコラムリード型半導体パッケージ
の製造方法の第2の実施の形態を示した工程縦断面図
【図5】従来のコラムリード型半導体パッケージの構造
を示した概略斜視図
【図6】図5のII- II'線断面図
【図7】従来のコラムリード型半導体パッケージの製造
方法を示した工程斜視図
【符号の説明】
30:絶縁体 31a、71a:水平リード 31b:垂直リード 31:リードバー 32:絶縁性接着剤 33、73:半導体チップ 33a、73a:パッド 34:下部カバー 35:導電ワイヤー 36、76:上部カバー 40:コラム 41:貫通孔 42:単位コラム 44:溝部 50:金属バー 72:導電性接着剤 100:半導体パッケージ用基板
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−209069(JP,A) 特開 平9−139441(JP,A) 特開 平9−186273(JP,A) 特開 昭59−61148(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 23/12

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】成形フレーム内に複数の金属バーを挿入し
    た後、絶縁体を注入して硬化させて前記成形フレームを
    外すことにより形成したコラムの中央に貫通孔を穿孔形
    成し、前記コラムを前記金属バーの長手方向に対して直
    角の方向に切断して、所定厚さの単位コラムを形成する
    工程と、 前記単位コラムの表面に研磨を施して、上下方向に貫通
    する前記貫通孔が中央部に穿孔形成されると共に、下部
    に上方に凹む溝部が形成された絶縁体と、該絶縁体の前
    記貫通孔の両側内部に、それぞれ上下両側のみに露出し
    て埋設され、前記貫通孔と前記絶縁体外側壁とを結ぶ方
    向に水平に延びる水平リードと該水平リードの絶縁体外
    側壁に近い側から下方に屈曲延長された垂直リードとか
    らなる複数のリードバーと、を備えた半導体パッケージ
    用基板を製造する工程と、 前記溝部に露出する各水平リードの下面に、複数のパッ
    ドが上面中央部に形成された半導体チップの上面両縁部
    を接着し、前記パッドを前記貫通孔に露出させる工程
    と、 前記各パッドと各リードバーの露出する上面とを前記貫
    通孔を介して複数の導電ワイヤーにより接続する工程
    と、 前記各導電ワイヤー及び各パッドを包含した半導体チッ
    プの上面にモールディングを施して上部カバーを形成す
    る工程と、 を順次行うことを特徴とするコラムリード型半導体パッ
    ケージの製造方法。
  2. 【請求項2】前記上部カバーを形成する工程の後に、前
    記半導体チップの下方を被覆して下部カバーを形成する
    工程を有することを特徴とする請求項1に記載のコラム
    リード型半導体パッケージの製造方法。
  3. 【請求項3】成形フレーム内に複数の金属バーを挿入し
    た後、絶縁体を注入して硬化させて前記成形フレームを
    外すことにより形成したコラムの中央に貫通孔を穿孔形
    成し、前記コラムを前記金属バーの長手方向に対して直
    角の方向に切断して、所定厚さの単位コラムを形成する
    工程と、 前記単位コラムの表面に研磨を施して、上下方向に貫通
    する前記貫通孔が中央部に穿孔形成されると共に、上部
    に下方に凹む溝部が形成された絶縁体と、該絶縁体の前
    記貫通孔の両側内部に、それぞれ上下両側のみに露出し
    て埋設され、前記貫通孔と前記絶縁体外側壁とを結ぶ方
    向に水平に延びる水平リードと該水平リードの絶縁体外
    側壁に近い側から上方に屈曲延長された垂直リードとか
    らなる複数のリードバーと、を備えた半導体パッケージ
    用基板を製造する工程と、 前記半導体チップの上面に形成されている複数のパッド
    と前記水平リードの上面所定部位とを導電性接着剤を介
    して接着する工程と、 該半導体チップを埋設する上部カバーを形成する工程
    と、 を順次行うことを特徴とするコラムリード型半導体パッ
    ケージの製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100299384B1 (ko) * 1998-12-16 2001-10-29 박종섭 볼 그리드 어레이 패키지
KR100437821B1 (ko) * 1999-12-31 2004-06-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
KR100600214B1 (ko) * 2000-12-26 2006-07-13 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6633005B2 (en) 2001-10-22 2003-10-14 Micro Mobio Corporation Multilayer RF amplifier module
CN100350578C (zh) * 2004-03-02 2007-11-21 沈育浓 半导体晶片封装体的封装方法
EP1655778A1 (en) * 2004-11-09 2006-05-10 Optimum Care International Tech. Inc. Chip package structure
KR20060004885A (ko) * 2005-12-24 2006-01-16 최현규 반도체 패키지, 그 제조방법 및 이미지 센서용 반도체패키지 모듈
WO2007075007A1 (en) * 2005-12-24 2007-07-05 Hyun-Kyu Choi Semiconductor package, method of fabricating the same and semiconductor package module for image sensor
US20080283952A1 (en) * 2005-12-24 2008-11-20 Choi Hyun-Kyu Semiconductor Package, Method of Fabricating the Same and Semiconductor Package Module For Image Sensor
US8786068B1 (en) * 2011-07-05 2014-07-22 International Rectifier Corporation Packaging of electronic circuitry
CN103426845B (zh) * 2013-07-30 2016-01-13 陕西华经微电子股份有限公司 双面独立多引脚带自锁电路端子

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646439A (en) * 1992-05-13 1997-07-08 Matsushita Electric Industrial Co., Ltd. Electronic chip component with passivation film and organic protective film
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
TW270213B (ja) * 1993-12-08 1996-02-11 Matsushita Electric Ind Co Ltd
US5673479A (en) * 1993-12-20 1997-10-07 Lsi Logic Corporation Method for mounting a microelectronic circuit peripherally-leaded package including integral support member with spacer
US5963796A (en) * 1996-07-29 1999-10-05 Lg Semicon Co., Ltd. Fabrication method for semiconductor package substrate and semiconductor package
US5736432A (en) * 1996-09-20 1998-04-07 National Semiconductor Corporation Lead frame with lead finger locking feature and method for making same
KR100242393B1 (ko) * 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법

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