JP2004015068A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 高密度実装が可能であり,また樹脂封止が容易な半導体装置の製造方法を提供する。
【解決手段】 先ず,基板30の表面に第1の半導体チップ11を搭載し,基板30の裏面に第2の半導体チップ18を搭載する。次に,基板30の表面と第1の半導体チップ11との間及び基板30の裏面と第2の半導体チップ18との間を樹脂33で封止する。このようにして半導体装置3を製造することにより,従来に比べて同じ実装面積で2倍の高密度実装ができ,しかも,全体の厚さが非常に薄い半導体装置3を得ることができる。
【選択図】 図3

 

Description

 この発明は,CSP(チップサイズパッケージ)やBGA(ボールグリッドアレイ)などと呼ばれる半導体装置の製造方法に関するものである。
 図9に基づいて,例えばBGAと呼ばれる半導体装置を説明すると,従来は,内部基板100の表面(図9では上面)に半導体チップ101を載せ,半導体チップ101と内部基板102をワイヤ103で電気的に接続する。その後,内部基板100の表面上で半導体チップ101を樹脂103で封止する。また,内部基板100の裏面(図9では下面)にはんだバンプ(はんだボール)104を付けた構造を有している。
 近年,このような半導体装置には,益々の高密度実装が要求されている。しかしながら,図9で説明したような従来の半導体装置では,マザーボードに実装する際,実装面積を十分に小さくさせるのが困難である。また,半導体装置は,マザーボードにはんだ付けした後の温度サイクル試験の信頼性に問題があるため,半導体装置とマザーボードとの間に樹脂を流し込むことにより樹脂で電気的な接続部分を押さえ込み,温度サイクル試験の信頼性を向上させている。しかし,このように半導体装置とマザーボードとの間に樹脂を流し込むためには,樹脂封止工程を増やすことが必要になる。
 本発明の目的は,高密度実装が可能であり,また樹脂封止が容易な半導体装置の製造方法を提供することにある。
 この目的を達成するために,本発明によれば,基板の表面に第1の半導体チップを搭載し,前記基板の裏面に第2の半導体チップを搭載する工程と,前記基板の表面と前記第1の半導体チップとの間及び前記基板の裏面と前記第2の半導体チップとの間を樹脂で封止する工程と,を含むことを特徴とする,半導体装置の製造方法が提供される。
 例えば,前記第1の半導体チップは,フリップチップ接続により前記基板の表面に搭載される。
 また例えば,前記第2の半導体チップは,フリップチップ接続により前記基板の裏面に搭載される。
 また例えば,前記樹脂で封止する工程は,前記基板の表面側あるいは裏面側のいずれか一方側から樹脂を供給して,前記基板に設けられた貫通孔に樹脂を通過させることにより,前記基板の表面と前記第1の半導体チップとの間及び前記基板の裏面と前記第2の半導体チップとの間をそれぞれ樹脂にて封止するものである。
 また例えば,前記基板の表面側あるいは裏面側のうち,前記樹脂の供給を行う側とは異なる側に配置された半導体チップの周囲近傍を横漏れ防止治具にて閉塞した状態で,前記樹脂を供給する。
 また例えば,前記樹脂を供給する工程において,前記基板の表面側あるいは裏面側のうち,前記樹脂の供給を行う側とは異なる側に配置された半導体チップの周囲近傍に温風を吹き付ける。
 また例えば,前記樹脂を供給する工程は,半導体装置をマザーボード上に電気的に接続した後に行う。
 基板表面に第1の半導体チップが搭載され,基板裏面に複数のバンプが形成された半導体装置において,前記基板裏面の中央に形成されたバンプの無い領域に第2の半導体チップが搭載されていることを特徴としている。この半導体装置にあっては,基板表面に第1の半導体チップが搭載され,基板裏面に第2の半導体チップが搭載されているので,従来の半導体装置に比べて,同じ実装面積で2倍の高密度実装が可能になる。
 この半導体装置において,前記基板の表裏面の間で封止樹脂を通過させる貫通孔が,前記基板に設けられていることが好ましい。そうすれば,基板の表裏面のいずれか一方側において樹脂を供給して,基板に設けられた貫通孔に該樹脂を通過させることにより,基板表面と第1の半導体チップの間及び基板裏面と第2の半導体チップの間を同時に樹脂で封止することができるようになる。
 また,前記基板表面に対する前記第1の半導体チップの電気的な接続及び/又は前記基板裏面に対する前記第2の半導体チップの電気的な接続が,フリップチップ接続であることが好ましい。そうすれば,半導体装置全体の厚さを薄くできるようになる。
 基板の表裏面に第1の半導体チップと第2の半導体チップを搭載する工程と,基板表面と第1の半導体チップの間と基板裏面と第2の半導体チップの間を樹脂で封止する工程とを含むことを特徴とする,半導体装置の製造方法である。この製造方法によって,半導体装置を製造することができる。
 この製造方法において,前記基板表面に対する前記第1の半導体チップの電気的な接続や前記基板裏面に対する前記第2の半導体チップの電気的な接続を,フリップチップ接続で行うことが好ましい。そうすれば,半導体装置全体の厚さを薄くできるようになる。
 また,前記基板の表裏面のいずれか一方側において樹脂を供給して,基板に設けられた貫通孔に該樹脂を通過させることにより,基板表面と第1の半導体チップの間及び基板裏面と第2の半導体チップの間を同時に樹脂で封止することが好ましい。そうすれば,製造時間短縮とコストダウンがはかれるようになる。この場合,前記樹脂の供給を行わない基板の表面又は裏面において第1の半導体チップの周囲近傍又は第2の半導体チップの周囲近傍を閉塞するための横漏れ防止治具を用いることにより,基板表面と第1の半導体チップの間からの樹脂の漏出又は基板裏面と第2の半導体チップの間からの樹脂の漏出を防ぐことが好ましい。また,前記横漏れ防止治具は,第1の半導体チップの周囲近傍又は第2の半導体チップの周囲近傍に温風を吹き付けることにより樹脂を硬化させるようにしても良い。
 また,前記基板裏面と第2の半導体チップの間を樹脂で封止する工程を,半導体装置をマザーボード上に電気的に接続した後に行うようにしても良い。そうすれば,半導体装置の樹脂封止と,半導体装置とマザーボードとの間の樹脂により押さえ込みが同時にでき,封止工程を短縮できる。
 本発明で製造される半導体装置によれば,従来の半導体装置に比べて,同じ実装面積で2倍の高密度実装が可能になる。そして,基板の表裏面のいずれか一方側において樹脂を供給して,基板に設けられた貫通孔に該樹脂を通過させることにより,基板表面と第1の半導体チップの間及び基板裏面と第2の半導体チップの間を同時に樹脂で封止することができるようになる。また,半導体装置全体の厚さを薄くできる。
 このような半導体装置は,本発明によって製造することができる。そして,半導体装置全体の厚さを薄くできるようになる。また,製造時間短縮とコストダウンがはかれるようになる。また,漏れ出た樹脂が不要な箇所に付着することが無く,また,必要以上に樹脂を使うことが無く,仕上がりも綺麗になる。また,半導体装置の樹脂封止と,半導体装置とマザーボードとの間の樹脂により押さえ込みが同時にでき,封止工程を短縮できる。
 以下,本発明の好ましい実施の形態を,BGA(ボールグリッドアレイ)と呼ばれる半導体装置を例にして説明する。図1において,(a)は,第1の半導体装置1の裏面図であり,(b)は,図1(a)におけるA−A断面図である。
 内部基板10の表面(図示の例では上面)に第1の半導体チップ11が搭載されている。図示の例では,第1の半導体チップ11の上面に配置された端子にワイヤ12をボンディングすることにより,内部基板10に対して第1の半導体チップ11が電気的に接続されている。また,内部基板10の表面において第1の半導体チップ11は例えばエポキシ樹脂などの樹脂13で封止されている。
 内部基板10の裏面(図示の例では下面)には,複数のバンプ15が形成されている。このバンプ15は,例えばはんだバンプや金バンプなどである。また,内部基板10の裏面中央には,バンプ15の無い領域16が形成されていて,この領域16には第2の半導体チップ17が搭載されている。図示の例では,第2の半導体チップ17の上面に配置された内部接続端子18を内部基板10の裏面に接触させて,内部基板10に対して第2の半導体チップ17を電気的に接続することにより,内部基板10の裏面に対して第2の半導体チップ17をフリップチップ接続している。また,内部基板10の裏面において第2の半導体チップ17の上面と内部基板10の裏面との間は例えばエポキシ樹脂などの樹脂19で封止されている。
 このように構成された半導体装置1にあっては,例えば先に図9で説明したような従来の半導体装置に比べて,同じ実装面積で2倍の高密度実装ができるようになる。また,この半導体装置1のように,第2の半導体チップ17を内部基板10の裏面にフリップチップ接続すれば,フリップチップ接続は厚さの増加が少なくて済むので,内部基板10の裏面に第2の半導体チップ17を搭載しても半導体装置1全体の厚さの増加はほとんどない。
 次に図2は,第2の半導体装置2の断面図である。この半導体装置2では,第1の半導体チップ11の下面に内部接続端子21が配置されており,その内部接続端子21を内部基板10の表面(図示の例では上面)に電気的に接続することにより,内部基板10の表面に対して第1の半導体チップ11をフリップチップ接続した構成になっている。また,内部基板10の表面において第1の半導体チップ11の下面と内部基板10の表面との間は例えばエポキシ樹脂などの樹脂22で封止されている。その他の構成は,先に図1で説明した第1の半導体装置1と同様であるので,図2に示す半導体装置2において,図1で説明した半導体装置1と同じ構成要素については,図1と同じ符号を付することにより,重複した説明は省略する。
 このように構成された第2の半導体装置2にあっては,先に図1で説明した半導体装置1と同様に,同じ実装面積で2倍の高密度実装ができることに加え,内部基板10の表面に搭載した第1の半導体チップ11もフリップチップ接続されているので,半導体装置2全体の厚さを更に薄くできる。このような半導体装置2は,特に全体厚さが制限されたような場合に有効である。
 次に図3は,第3の半導体装置3の断面図である。この半導体装置3では,内部基板30のほぼ中央に貫通孔31が設けられている。また,先に説明した第2の半導体装置2と同様に,この半導体装置3においても,第1の半導体チップ11の下面に配置された内部接続端子32を内部基板30の表面(図示の例では上面)にフリップチップ接続した構成になっている。この半導体装置3によれば,次に説明する半導体装置3の製造過程において,貫通孔31に例えばエポキシ樹脂などの樹脂33を通過させることにより,内部基板30の表面と第1の半導体チップ11の間及び内部基板30の裏面と第2の半導体チップ17の間を同時に樹脂33で封止することができる。なお,その他の構成は,先に図1で説明した第1の半導体装置1と同様であるので,図3に示す半導体装置3において,図1で説明した半導体装置1と同じ構成要素については,図1と同じ符号を付することにより,重複した説明は省略する。
 次に,この第3の半導体装置3を製造する場合を例にして,本発明の実施の形態にかかる製造方法について説明する。先ず,貫通孔31が形成された内部基板30の表面と裏面に第1の半導体チップ11と第2の半導体チップ18をそれぞれ搭載する。この場合,先に説明したように,第1の半導体チップ11の下面に配置された内部接続端子32を内部基板30の表面にフリップチップ接続(フェイスダウン)し,また,第2の半導体チップ17の上面に配置された内部接続端子18を内部基板30の裏面にフリップチップ接続(フェイスダウン)すると良い。これらフリップチップ接続は,例えばAu−Au熱圧着,導電性接着剤による接続,半田接続などによって行うことができる。
 次に,内部基板30の表面と第1の半導体チップ11の間と内部基板30の裏面と第2の半導体チップ17の間をそれぞれ樹脂33で封止する。この場合,内部基板30の表裏面のいずれか一方側において樹脂33を供給すれば良い。即ち,図4に示す例では,内部基板30の表面側において,第1の半導体チップ11の周囲近傍にディスペンサ40で上部から液状の例えばエポキシ樹脂などの樹脂33を供給する。すると,毛細管現象により,樹脂33は,先ず内部基板30の表面と第1の半導体チップ11の間に流れ込み,内部基板30に設けられた貫通孔31を通過した後,更に内部基板30の裏面と第2の半導体チップ17の間に流れ込むこととなる。このように,内部基板30の表面と第1の半導体チップ11の間及び内部基板30の裏面と第2の半導体チップ17の間に樹脂を流し込んだ後,150〜160゜C程度の温度で樹脂33を硬化させ,半導体装置3を製造する。
 なお,このように樹脂33による封止を行った後,内部基板30の裏面において第2の半導体チップ17の周りにバンプ15をはんだ接合などによって取り付けても良いが,第2の半導体チップ17をフリップチップ接続する前に,予めバンプ15を取り付けておいても良い。
 このようにして半導体装置3を製造することにより,従来に比べて同じ実装面積で2倍の高密度実装ができ,しかも,全体の厚さが非常に薄い半導体装置3を得ることができる。また,この半導体装置3を製造する場合,内部基板30に設けられた貫通孔31に樹脂33を通過させることにより,内部基板30の表面と第1の半導体チップ11の間及び内部基板30の裏面と第2の半導体チップ17の間を同時に樹脂33で封止できるので,製造時間を短縮できコストダウンがはかれるようになる。
 なお,このようにして半導体装置3を製造する場合,樹脂33の供給を行わない内部基板30の裏面側では,第2の半導体チップ17の周囲から樹脂33が漏れ出てしまう心配がある。そこで,樹脂33の供給を行わない内部基板30の裏面においては,図5に示すように,第2の半導体チップ17の周囲近傍を閉塞するための横漏れ防止治具41を用いると良い。このような横漏れ防止治具41によって第2の半導体チップ17の周囲近傍を閉塞した状態で,内部基板30の表面側において上方からディスペンサ40で樹脂33を供給して,樹脂33を硬化させれば,内部基板30の裏面と第2の半導体チップ17の間からの樹脂33の漏出を防ぐことができる。これにより,漏れ出た樹脂33が不要な箇所に付着することが無く,また,必要以上に樹脂33を使うことが無く,仕上がりも綺麗になる。なお横漏れ防止治具41は,樹脂33と容易に付着しない剥離性の良い材料で構成すると良い。
 また,図6に示すように,横漏れ防止治具42にエア吹き出し口43を設け,このエア吹き出し口43から吹き出した例えば150〜160゜C程度の温風を,内部基板30の裏面において第2の半導体チップ17の周囲近傍に供給する構成としても良い。そうすれば,ディスペンサ40から供給された樹脂33を第2の半導体チップ17の周囲近傍において仮硬化させることができ,図5で説明した場合と同様に,内部基板30の裏面と第2の半導体チップ17の間からの樹脂33の漏出を防ぐことができる。
 次に,第3の半導体装置3を例にして,本発明の他の実施の形態にかかる製造方法について説明する。先ず,先と同様に,貫通孔31が形成された内部基板30の表面と裏面に第1の半導体チップ11と第2の半導体チップ18をそれぞれ搭載する。この場合も,第1の半導体チップ11と第2の半導体チップ17をいずれも内部基板30に対してフリップチップ接続(フェイスダウン)すると良い。
 次に,内部基板30の裏面において第2の半導体チップ17の周りの所定位置にバンプ15をはんだ接合などによって取り付ける。なお,第2の半導体チップ17をフリップチップ接続する前に,予めバンプ15を内部基板30の裏面に取り付けておいても良い。
 次に,第1の半導体チップ11と第2の半導体チップ18を破壊させないようにして,図7に示すように,マザーボード50上に半導体装置3を載せ,局所エアブローや接着剤等で仮実装することにより,内部基板30の裏面のバンプ15をマザーボード50上に電気的に接続する。
 次に,内部基板30の表面と第1の半導体チップ11の間と内部基板30の裏面と第2の半導体チップ17の間をそれぞれ樹脂33で封止する。この場合も先と同様に,内部基板30の表面側において,第1の半導体チップ11の周囲近傍にディスペンサ40で上部から液状の例えばエポキシ樹脂などの樹脂33を供給する。すると毛細管現象により,樹脂33は内部基板30の表面と第1の半導体チップ11の間及び貫通孔31を通過した後,更に内部基板30の裏面と第2の半導体チップ17の間に流れ込むこととなる。
 そして,この実施の形態では,内部基板30の裏面と第2の半導体チップ17の間に樹脂33を充填した後も,更にディスペンサ40から液状の樹脂33を供給し続ける。すると,内部基板30の裏面側では,第2の半導体チップ17の周囲から樹脂33が流れ出て,図7に示すように,内部基板30の裏面とマザーボード50の上面の間や第2の半導体チップ17の下面とマザーボード50の上面の間にも樹脂33が流れ込んで充填されることとなる。こうして,半導体装置3における内部基板30の表裏面と第1の半導体チップ11及び第2の半導体チップ17の間と,半導体装置3とマザーボード50との間にそれぞれ樹脂33を充填した後,150〜160゜C程度の温度で樹脂33を硬化させる。
 これにより,半導体装置3の樹脂封止と,半導体装置3とマザーボード50との間の樹脂封止が同時にでき,封止工程を短縮できるようになる。図8は,こうしてマザーボード50上において製造された半導体装置3を示す断面図である。この実施の形態の製造方法によれば,半導体装置3の樹脂封止とマザーボード50との間の樹脂封止を同時に行うことにより,半導体装置3を製造すると同時にマザーボード50との間の樹脂33による押さえ込みができ,温度サイクル試験の信頼性を向上させることができる。また,通常3回の封止工程を1回でできるので製造時間を約1/3程度に短縮できる。なお,このように半導体装置3の樹脂封止と半導体装置3とマザーボード50との間の樹脂封止を同時に行う場合は,半導体装置3とマザーボード50との間から樹脂33が漏れ出ないように,先に図5,6で説明した場合と同様な横漏れ防止治具を使用しても良い。
 以上,本発明の好ましい実施の形態をBGAと呼ばれる半導体装置に基づいて説明したが,本発明は,BGA以外の他の形式の半導体装置にも適用できる。
(a)は,第1の半導体装置の裏面図であり,(b)は,図1(a)におけるA−A断面図である。 第2の半導体装置の断面図である。 第3の半導体装置の断面図である。 第3の半導体装置の製造方法の説明図である。 第2の半導体チップの周囲近傍を閉塞するための横漏れ防止治具を用いた製造方法の説明図である。 エア吹き出し口を設けた横漏れ防止治具を用いた製造方法の説明図である。 本発明の他の実施の形態にかかる製造方法の説明図である。 他の実施の形態にかかる製造方法によって製造した半導体装置の断面図である。 従来の半導体装置の断面図である。
符号の説明
 1,2,3 半導体装置
 10 内部基板
 11 第1の半導体チップ
 13,19 樹脂
 15 バンプ
 16 バンプの無い領域
 17 第2の半導体チップ

Claims (7)

  1. 基板の表面に第1の半導体チップを搭載し,前記基板の裏面に第2の半導体チップを搭載する工程と,
     前記基板の表面と前記第1の半導体チップとの間及び前記基板の裏面と前記第2の半導体チップとの間を樹脂で封止する工程と,を含むことを特徴とする,半導体装置の製造方法。
  2. 前記第1の半導体チップは,フリップチップ接続により前記基板の表面に搭載されることを特徴とする,請求項1に記載の半導体装置の製造方法。
  3. 前記第2の半導体チップは,フリップチップ接続により前記基板の裏面に搭載されることを特徴とする,請求項1又は2に記載の半導体装置の製造方法。
  4. 前記樹脂で封止する工程は,前記基板の表面側あるいは裏面側のいずれか一方側から樹脂を供給して,前記基板に設けられた貫通孔に樹脂を通過させることにより,前記基板の表面と前記第1の半導体チップとの間及び前記基板の裏面と前記第2の半導体チップとの間をそれぞれ樹脂にて封止するものであることを特徴とする,請求項1,2又は3に記載の半導体装置の製造方法。
  5. 前記基板の表面側あるいは裏面側のうち,前記樹脂の供給を行う側とは異なる側に配置された半導体チップの周囲近傍を横漏れ防止治具にて閉塞した状態で,前記樹脂を供給することを特徴とする,請求項4に記載の半導体装置の製造方法。
  6. 前記樹脂を供給する工程において,前記基板の表面側あるいは裏面側のうち,前記樹脂の供給を行う側とは異なる側に配置された半導体チップの周囲近傍に温風を吹き付けることを特徴とする,請求項4に記載の半導体装置の製造方法。
  7. 前記樹脂を供給する工程は,半導体装置をマザーボード上に電気的に接続した後に行うことを特徴とする,請求項1,2,3,4,5又は6のいずれかに記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253519A (ja) * 2005-03-14 2006-09-21 Toshiba Corp 半導体装置
JP2008270740A (ja) * 2007-04-18 2008-11-06 Korea Advanced Inst Of Sci Technol 布製半導体素子のパッケージ、その取り付け方法およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253519A (ja) * 2005-03-14 2006-09-21 Toshiba Corp 半導体装置
US7397132B2 (en) 2005-03-14 2008-07-08 Kabushiki Kaisha Toshiba Semiconductor device
JP4557757B2 (ja) * 2005-03-14 2010-10-06 株式会社東芝 半導体装置
JP2008270740A (ja) * 2007-04-18 2008-11-06 Korea Advanced Inst Of Sci Technol 布製半導体素子のパッケージ、その取り付け方法およびその製造方法

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