DE10142118A1 - Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung - Google Patents

Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung

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Abstract

Die Erfindung betrifft ein elektronisches Bauteil (2) mit einem Trägersubstrat (8) zur Aufnahme von zwei miteinander verbundenen Halbleiterchips (4, 6). Der zweite Halbleiterchip (6) liegt mit zwei gegenüberliegenden randseitigen Auflagebereichen (89) auf einer Oberseite (81) des Trägersubstrats auf. Der erste Halbleiterchip (4) ist beabstandet zu einem Rahmen (86) des Trägersubstrats in einer zentralen Aussparung (87) desselben angeordnet. Die Erfindung betrifft zudem ein Verfahren zur Herstellung des elektronischen Bauteils (2).

Description

  • Die Erfindung betrifft ein elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie ein Verfahren zu seiner Herstellung gemäß den unabhängigen Ansprüchen.
  • Bei vielen elektronischen Bauteilen werden ein erster Halbleiterchipbaustein, beispielsweise ein Logikbaustein, und ein zweiter Halbleiterbaustein, beispielsweise ein Speicherbaustein benötigt. Um auf einer Leiterplatte Platz zu sparen, ist es sinnvoll, beide Halbleiterchipbausteine in einem gemeinsamen Gehäuse mit möglichst geringem Raumbedarf unterzubringen. Nun hat typischerweise ein Logikbaustein eine quadratische Grundfläche und ein Speicherbaustein eine rechteckige Grundfläche, so dass bei übereinander angeordneten Halbleiterchipbausteinen, wie bei einem bekannten Chip-on-Chip Aufbau, sich die Bondkontaktflächen teilweise überdecken. Bisher wurde dieses Problem derart gelöst, dass die beiden Halbleiterchipbausteine in einem gemeinsamen Gehäuse nebeneinander angeordnet wurden, was einen erheblichen Platzbedarf verursacht. Bei einer alternativen Lösung werden die beiden Halbleiterchipbausteine in ein Leadframe-Gehäuse montiert, was eine umständliche und schwierige Montage nach sich zieht, weil die Bauteile mehrfach gewendet werden müssen und die Bonddrähte dabei teilweise offen liegen. Es wird auch noch ein weiteres Prinzip angewendet, bei dem die Halbleiterchipbausteine in verschiedene Gehäuse montiert werden, die dann übereinander angeordnet werden. Dies ist jedoch auch ein aufwendiges und kostenintensives Verfahren, was außerdem zu großer und hoher Einbauhöhe des derartigen elektronischen Bauteils führt.
  • Aus der japanischen Offenlegungsschrift JP 08250651-A ist eine Halbleiteranordnung bekannt, bei der in durch eine Zwischenwand getrennten Räumen zwei Halbleiterchipbausteine übereinander angeordnet sind. Beide Halbleiterchipbausteine sind mittels Bonddrähte über Leiterbahnen mit Außenkontakten verbunden. Diese bekannte Halbleiteranordnung beansprucht einen großen Raumbedarf und ist umständlich und aufwendig in der Herstellung.
  • Aufgabe der Erfindung ist es, ein elektronisches Bauteil zu schaffen, das einfach aufgebaut und wirtschaftlich herstellbar ist und das einen geringen Raumbedarf beansprucht, um die Nachteile des Standes der Technik zu überwinden.
  • Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß weißt das elektronische Bauteil wenigstens einen ersten Halbleiterchip und einen zweiten Halbleiterchip sowie ein Trägersubstrat zur Aufnahme der Halbleiterchips auf.
  • Es ist vorgesehen, dass der zweite Halbleiterchip mit zwei gegenüberliegenden randseitigen Auflagebereichen auf einer Oberseite des Trägersubstrats aufliegt und dass der erste Halbleiterchip mit dem zweiten Halbleiterchip verbunden ist und beabstandet zu einem Rahmen des Trägersubstrats in einer zentralen Aussparung desselben angeordnet ist.
  • Das erfindungsgemäße elektronische Bauteil hat den Vorteil, dass aufgrund der aneinander gefügten Halbleiterchips zwei Halbleiterchipbausteine mit unterschiedlichen äußeren Abmessungen in äußerst raumsparender Weise in einem gemeinsamen Gehäuse untergebracht werden können. Somit ist es möglich einen rechteckigen Halbleiterchip mit einem quadratischen Halbleiterchip zu stapeln und umgekehrt, wobei sich die Halbleiterchips nur teilweise überlappen und beide Halbleiterchips jeweils Bereiche aufweisen, die über die Überlappung hinausragen. Für derart unterschiedliche äußere Abmessungen liefert der Stand der Technik keine brauchbare Lösung.
  • Eine Ausführungsform der Erfindung sieht vor, dass der erste Halbleiterchip und der zweite Halbleiterchip jeweils mittels erster bzw. zweiter Bonddrähte elektrisch leitend verbunden sind. Diese Ausführungsform weist den Vorteil einer sehr kompakten Bauweise auf, die zudem einfach herstellbar ist.
  • Bei einer alternativen Ausführungsform der Erfindung sind zusätzliche elektrische Verbindungen zwischen erstem Halbleiterchip und zweitem Halbleiterchip mittels dritter Bonddrähte vorgesehen. Diese elektrischen Chip-to-Chip-Verbindungen zwischen erstem und zweitem Halbleiterchip ermöglichen äußerst kompakte elektronische Bauteile. Auf engstem Raum können hierbei eine Vielzahl von elektrischen Verbindungen zwischen den Chips untereinander sowie dem Trägersubstrat untergebracht werden.
  • Die Stapelung der beiden Halbleiterchips jeweils mit ihren passiven Rückseiten aufeinander ermöglicht eine Umverdrahtung untereinander bzw. zum Trägersubstrat.
  • Eine weitere Ausführungsform der Erfindung sieht vor, dass das Trägersubstrat mit einer den Halbleiterchips abgewandten Unterseite mit Außenkontakten bzw. Kontakthöckern zu Flipchipmontage versehen ist. Dies ermöglicht eine zügige und kostengünstige Weiterverarbeitung des elektronischen Bauteils, das auf einfache Weise auf eine Leiterplatte gesetzt und mit dieser verlötet werden kann.
  • Eine Weiterbildung der Erfindung sieht vor, dass das Trägersubstrat als Umverdrahtungsplatte ausgestaltet ist. Im Trägersubstrat kann gegebenenfalls auch eine dreidimensionale Umverdrahtungsstruktur enthalten sein, die zu sehr kompakten Abmessungen des erfindungsgemäßen elektronischen Bauteils führt.
  • Der Vorteil eines gemäß der Erfindung aufgebauten und hergestellten elektronischen Bauteils besteht darin, dass ein eine rechteckige Form aufweisender Speicherbaustein und ein eine quadratische Form aufweisender Logikbaustein auf kleinem Raum miteinander zuverlässig elektrisch verbunden werden können.
  • Ein das Trägersubstrat bedeckendes und die Halbleiterchips umschließendes Gehäuse kann äußerst flach und damit sehr kompakt ausgeführt sein.
  • Ein erfindungsgemäßes Verfahren zur Herstellung eines elektronischen Bauteils gemäß einer der zuvor beschriebenen Ausführungsformen weist folgende Verfahrensschritte auf: Es wird ein erster Halbleiterchip mit ersten Kontaktflächen auf einer ersten passiven Rückseite bereitgestellt. Es wird ein zweiter Halbleiterchip mit zweiten Kontaktflächen auf einer zweiten aktiven Chipoberfläche bereitgestellt. Es wird zudem ein Trägersubstrat bereitgestellt, das einen Rahmen sowie eine zentrale Aussparung umfasst. Auf der Oberseite des Rahmens sind Kontaktanschlussflächen vorgesehen, die mit Außenkontaktflächen an einer Unterseite des Trägersubstrats in elektrisch leitender Verbindung stehen.
  • Die beiden Halbleiterchips werden so aneinander gefügt, dass eine erste Stapelfläche auf der ersten passiven Rückseite des ersten Halbleiterchips auf einer zweiten Stapelfläche auf einer zweiten aktiven Chipoberfläche des zweiten Halbleiterchips aufliegt. Danach wird der zweite Halbleiterchip mit randseitigen Auflagebereichen auf der Oberseite des Trägersubstrats mittels einer Leitklebeschicht oder einer Lötschicht aufgebracht und befestigt. Anschließend werden erste Kontaktflächen des ersten Halbleiterchips mit Kontaktanschlussflächen des Trägersubstrats mittels erster Bonddrähte verbunden. Zweite Kontaktflächen des zweiten Halbleiterchips werden mit Kontaktanschlussflächen des Trägersubstrats mittels zweiter Bonddrähte verbunden. Abschließend erfolgt das Vergießen des elektronischen Bauteils mit einem Gehäuse aus Kunststoff.
  • Dieses Verfahren zur Herstellung des erfindungsgemäßen elektronischen Bauteils hat den Vorteil, dass es sehr kurze Herstellungszeiten aufweist und zu sehr kompakten Bauteilen führt.
  • Ein Durchführungsbeispiel des erfindungsgemäßen Verfahrens sieht vor, dass zusätzliche elektrische Verbindungen zwischen zweiten Kontaktflächen des zweiten Halbleiterchips und dritten Kontaktflächen des ersten Halbleiterchips mittels dritter Bonddrähte hergestellt werden. Diese Chip-to-Chip- Verbindungen zwischen erstem und zweiten Halbleiterchip ermöglichen eine weitere Verkleinerung des elektronischen Bauteils. Der Vorteil dieses Durchführungsbeispiels liegt in der weiteren Steigerung der Leistungsfähigkeit derartiger elektronischer Bauteile bei einem erheblich reduzierten Raumbedarf.
  • Durch das Umverdrahten des ersten Halbleiterchips (z. B. Logikbaustein) ist es möglich, beide Bauteile übereinander zu platzieren. Um eine geringe Einbauhöhe zu erreichen, befindet sich im Substrat ein Durchbruch, in dem sich der Logikbaustein befindet. Mit den Überhängen des zweiten Halbleiterchips (z. B. Speicherbaustein) wird der Chip-on-Chip Aufbau auf das Substrat geklebt. Das Wirebonden erfolgt an nur zwei Seiten der Bauteile. Auf den Logikbaustein kann zweireihig gebondet werden. Auf den Speicherbaustein kann einreihig (Chip zu Chip oder Chip zu Substrat) gebondet werden.
  • Beide Bauteile finden somit in einem gemeinsamen Gehäuse Platz, das zudem sehr kompakt ist und eine sehr geringe Einbauhöhe aufweist. Durch das Umverdrahten des im Substrat versenkt eingebauten Logikbausteins können die Chips übereinander platziert werden. Der Speicherbaustein stellt somit ein Substrat für den Logikbaustein dar und wird an seinen Überhängen mit dem eigentlichen Trägersubstrat verbunden.
  • Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert.
  • Fig. 1 zeigt eine schematische Draufsicht auf einen ersten Halbleiterchip.
  • Fig. 2 zeigt in schematischen Draufsichten einen zweiten Halbleiterchip.
  • Fig. 3 zeigt ein erfindungsgemäßes elektronisches Bauteil in schematischer Draufsicht.
  • Fig. 4 zeigt eine schematische Schnittansicht des elektronischen Bauteils gemäß Fig. 3.
  • Fig. 5 zeigt einen Detailschnitt des elektronischen Bauteils in einer gegenüber der Darstellung der Fig. 4 um 90° gedrehten Schnittebene.
  • Fig. 1 zeigt eine schematische Draufsicht auf einen ersten Halbleiterchip 4, der auf einer ersten passiven Rückseite 43 mit mehreren ersten Kontaktflächen 42 sowie ggf. mit einer Vielzahl von dritten Kontaktflächen 45 versehen ist. Die ersten Kontaktflächen 42 sowie die dritten Kontaktflächen 45 befinden sich jeweils in gegenüberliegenden Randabschnitten der ersten passiven Rückseite 43. Die Kontaktflächen 42, 45 werden getrennt durch eine ersten Stapelfläche 44, die von einer Seitenkante des ersten Halbleiterchips 4 ohne Kontaktflächen bis zur gegenüberliegenden Seitenkante reicht. Die Kontaktflächen 42, 45 sind somit von der ersten aktiven Chipoberfläche 41 zur ersten passiven Rückseite 43 geführt, bspw. mittels sogenannter Vias.
  • Fig. 2 zeigt in schematischen Draufsichten eine zweite aktive Chipoberfläche 61 (oberes Bild) und eine zweite passive Rückseite 63 (unteres Bild) eines zweiten Halbleiterchips 6. Auf seiner zweiten aktiven Chipoberfläche 61 ist der zweite Halbleiterchip jeweils mit einer Vielzahl von zweiten Kontaktflächen 62 versehen, die sich jeweils auf gegenüber liegenden Randabschnitten der zweiten aktiven Chipoberfläche 61 befinden. Die zweite passive Rückseite 63 des zweiten Halbleiterchips 6 ist unterteilt in randseitige Auflagebereiche 89 sowie eine mittige zweite Stapelfläche 64, welche die Auflagebereiche 89 trennt.
  • Der erste Halbleiterchip 4 weist im dargestellten Ausführungsbeispiel eine quadratische Kontur auf und kann beispielsweise ein Logikbaustein sein. Der zweite Halbleiterchip 6 weist im gezeigten Ausführungsbeispiel eine rechteckförmige Kontur auf und kann beispielsweise ein Speicherbaustein sein.
  • Fig. 3 zeigt in einer weiteren schematischen Draufsicht ein erfindungsgemäßes elektronisches Bauteil 2, das einen ersten Halbleiterchip 4, einen zweiten Halbleiterchip 6 sowie ein Trägersubstrat 8 umfasst. Das flache Trägersubstrat 8 weist einen Rahmen 86 sowie eine im wesentlichen mittig darin angeordnete zentrale Aussparung 87 auf. Die im Wesentlichen quadratische Aussparung 87 ist von ihrer Größe und ihren Abmessungen so ausgelegt, dass der erste Halbleiterchip 4 darin Platz findet, wobei ein umlaufender Spalt 88 zwischen dem Halbleiterchip 4 und dem Rahmen 86 verbleibt.
  • Bei dem elektronischen Bauteil 2 sind erster Halbleiterchip 4 und zweiter Halbleiterchip 6 mit ihren Stapelflächen 44 bzw. 64 aufeinandergefügt. Die beiden zusammengefügten Halbleiterchips 4, 6 sind derart mit dem Trägersubstrat 8 verbunden, dass der erste Halbleiterchip 4 in der Aussparung 87 mittig angeordnet ist. Zu diesem Zweck ist der zweite Halbleiterchip 6 mit seinen Auflagebereichen 89 auf dem Rahmen 86 des Trägersubstrats 8 befestigt, bspw. durch Verkleben oder Verlöten.
  • In der gezeigten Ansicht weist eine Oberseite 81 des Trägersubstrats 8, die erste passive Rückseite 43 des ersten Halbleiterchips 4 sowie die zweite aktive Chipoberfläche 61 des zweiten Halbleiterchips 6 zum Betrachter hin. Es wird somit deutlich, dass die erste passive Rückseite des ersten Halbleiterchips 4 mit der zweiten passiven Rückseite 63 des zweiten Halbleiterchip 6 verbunden ist.
  • In Fig. 3 sind weiterhin elektrische Verbindungen vom ersten Halbleiterchip 4 zum Trägersubstrat 8 sowie vom zweiten Halbleiterchip 6 zum Trägersubstrat 8 erkennbar. Die elektrischen Verbindungen sind mittels erster Bonddrähte 101 sowie mittels zweiter Bonddrähte 102 hergestellt. Dabei führen erste Bonddrähte 101 von ersten Kontaktflächen 42 des ersten Halbleiterchips 4 zu Kontaktanschlussflächen 83 auf dem Trägersubstrat 8. Weiterhin führen zweite Bonddrähte 102 von zweiten Kontaktflächen 62 des zweiten Halbleiterchips 6 zu Kontaktanschlussflächen 83 des Trägersubstrats 8.
  • Im gezeigten Ausführungsbeispiel sind weiterhin dritte Bonddrähte 103 dargestellt, die von zweiten Kontaktflächen 62 des zweiten Halbleiterchips 6 zu dritten Kontaktflächen 45 des ersten Halbleiterchips 4 führen. Die dritten Bonddrähte 103 stellen somit sogenannte Chip-to-Chip-Verbindungen zwischen erstem und zweitem Halbleiterchip 4, 6 dar. Diese dritten Bonddrähte 103 sind optional. Es sind auch Ausführungsformen der Erfindung denkbar, bei denen keine direkten elektrischen Verbindungen zwischen den beiden Halbleiterchips 4, 6 vorgesehen sind.
  • Fig. 4 zeigt eine schematischen Schnittansicht des elektronischen Bauteils 2 in eine Richtung, bei der die Bonddrähte senkrecht zur Zeichnungsebene orientiert sind und daher nicht sichtbar sind. Erkennbar sind die mit erster Stapelfläche 44 und zweiter Stapelfläche 64 aufeinanderliegenden ersten und zweiten Halbleiterchips 4, 6. Erkennbar ist der mit seinen Auflagebereichen 89 auf dem Rahmen 86 des Trägersubstrats 8 aufliegende zweite Halbleiterchip 6. Erkennbar ist zudem der in der Aussparung 87 befindliche ersten Halbleiterchip 4, der sich somit auf einer Ebenen mit dem Trägersubstrat 8 befindet.
  • Das Trägersubstrat 8, das ggf. eine Umverdrahtungsplatte aus Keramik, Epoxymaterial oder bspw. Polyimid sein kann, ist mit Außenkontaktflächen 84 an einer der Oberseite 81 gegenüberliegenden Unterseite 82 versehen, die jeweils mit Außenkontakten 85 (hier als Kontakthöcker 12 dargestellt) versehen sind. Die beiden Halbleiterchips 4, 6 sowie die Oberseite 81 des Trägersubstrats 8 sind von einem Gehäuse 14 bedeckt, das zudem den Spalt 88 zwischen Rahmen 86 und erstem Halbleiterchip 4 ausfüllt. Das Gehäuse 14 ist beispielsweise ein Kunststoffgehäuse, das mittels Transfermolding oder mittels Spritzgusstechnik hergestellt sein kann.
  • Fig. 5 zeigt schließlich einen Detailschnitt des elektronischen Bauteils 2 in einer gegenüber der Darstellung der Fig. 4 um 90° gedrehten Schnittebene. Deutlich erkennbar sind hierbei die elektrischen Verbindungen zwischen erstem Halbleiterchip 4 und Trägersubstrat 8 sowie zwischen zweitem Halbleiterchip 6 und Trägersubstrat 8. Erkennbar sind zudem die optionalen Chip-to-Chip-Verbindungen zwischen erstem und zweiten Halbleiterchip 4, 6. Dabei führen erste Bondverbindungen (erste Bonddrähte 101) von ersten Kontaktflächen 42 auf der ersten passiven Rückseite 43 des ersten Halbleiterchips 4 zu Kontaktanschlussflächen 83 auf der Oberseite 81 des Trägersubstrats 8.
  • Erkennbar ist weiterhin ein zweiter Bonddraht 102, der von einer zweiten Kontaktfläche 62 zu einer weiteren Kontaktanschlussfläche 83 führt. Gegebenenfalls können dritte Bonddrähte 103 vorgesehen sein, die von zweiten Kontaktflächen 62 zu dritten Kontaktflächen 45 auf der passiven Rückseite 43 des ersten Halbleiterchips 4 führen. Erkennbar ist in dieser Ansicht zudem das den Spalt 88 ausfüllende Gehäuse 14 aus Kunststoff.
  • Im folgenden wird ein erfindungsgemäßes Verfahren zur Herstellung des elektronischen Bauteils 2 anhand der Figs. 1 bis 5 erläutert. Zu diesem Zweck werden zunächst ein ersten Halbleiterchip 4 (vgl. Fig. 1) und ein zweiter Halbleiterchip 6 (vgl. Fig. 2) bereitgestellt. Die beiden Halbleiterchips 4, 6 werden aneinandergefügt, wobei eine erste Stapelfläche 44 auf der ersten passiven Rückseite 43 des ersten Halbleiterchips 4 auf einer zweiten Stapelfläche 64 auf einer zweiten aktiven Chipoberfläche 61 des zweiten Halbleiterchips 6 aufliegt.
  • Der zweite Halbleiterchip 6 wird dann mit seinen randseitigen Auflagebereichen 89 auf der Oberseite 81 des Trägersubstrats 8 aufgebracht und mittels einer Leitklebeschicht oder einer Lötschicht befestigt. Anschließend werden erste Kontaktflächen 42 des ersten Halbleiterchips 4 mit Kontaktanschlussflächen 83 des Trägersubstrats 8 mittels erster Bonddrähte 101 verbunden. Danach erfolgt das Verbinden von zweiten Kontaktflächen 62 des zweiten Halbleiterchips 6 mit Kontaktanschlussflächen 83 des Trägersubstrats 8 mittels zweiter Bonddrähte 102, wonach schließlich das Vergießen des elektronischen Bauteils 2 in einem Gehäuse 14 erfolgt. Die in den Fig. 3 bis 5 dargestellte Ausführungsform sieht zudem zusätzliche elektrische Verbindungen zwischen dem zweiten Halbleiterchip 6 und dem ersten Halbleiterchip 4 vor. Diese zusätzlichen elektrischen Verbindungen zwischen zweiten Kontaktflächen 62 und des zweiten Halbleiterchips 6 und dritten Kontaktflächen 43 des ersten Halbleiterchips 4 werden mittels dritter Bonddrähte 103 hergestellt, wodurch eine sogenannte Chip-to-Chip-Verbindung erfolgt.
  • Durch die erfindungsgemäße Anordnung und Ausbildung der Halbleiterchips wird ein elektronisches Bauteil außerordentlicher kompakter Bauweise geschaffen, das infolge der Kontaktierung zwischen dem ersten und dem zweiten Halbleiterchip sowie des Trägersubstrats kurze Signalwege aufweist, die eine optimale Schalt- und Steuerleistung des elektronischen Bauteils gewährleisten. Bezugszeichenliste 2 Elektronisches Bauteil
    4 erster Halbleiterchip
    41 erste aktive Chipoberfläche
    42 erste Kontaktfläche
    43 erste passive Rückseite
    44 erste Stapelfläche
    45 dritte Kontaktfläche
    6 zweiter Halbleiterchip
    61 zweite aktive Chipoberfläche
    62 zweite Kontaktfläche
    63 zweite passive Rückseite
    64 zweite Stapelfläche
    8 Trägersubstrat
    81 Oberseite
    82 Unterseite
    83 Kontaktanschlussfläche
    84 Außenkontaktfläche
    85 Außenkontakt (hier: = Kontakthöcker 12)
    86 Rahmen
    87 Aussparung
    88 Spalt
    89 Auflagebereich
    10 Bonddraht
    101 erster Bonddraht
    102 zweiter Bonddraht
    103 dritter Bonddraht
    12 Kontakthöcker
    14 Gehäuse

Claims (13)

1. Elektronisches Bauteil (2) mit wenigstens einem ersten Halbleiterchip (4) und mit wenigstens einem zweiten Halbleiterchip (6) sowie einem Trägersubstrat (8) zur Aufnahme der Halbleiterchips (4; 6), wobei der zweite Halbleiterchip (6) mit zwei gegenüber liegenden randseitigen Auflagebereichen (89) auf einer Oberseite (81) des Trägersubstrats (8) aufliegt und wobei der erste Halbleiterchip (4) mit dem zweiten Halbleiterchip (6) verbunden ist und beabstandet zu einem Rahmen (86) des Trägersubstrats (8) in einer zentralen Aussparung (87) desselben (8) angeordnet ist.
2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass erster Halbleiterchip (4) und zweiter Halbleiterchip (6) jeweils mittels erster bzw. zweiter Bonddrähte (101 bzw. 102) elektrisch leitend mit der Oberseite (81) des Trägersubstrats (8) verbunden sind.
3. Elektronisches Bauteil nach Anspruch 1 oder 2, gekennzeichnet durch zusätzliche elektrische Verbindungen zwischen erstem Halbleiterchip (4) und zweitem Halbleiterchip (6) mittels dritter Bonddrähte (103).
4. Elektronisches Bauteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass erster und zweiter Halbleiterchip (4; 6) jeweils mit ihren passiven Rückseiten (43; 63) aufeinander gestapelt sind.
5. Elektronisches Bauteil nach Anspruch 4, dadurch gekennzeichnet, dass der erste Halbleiterchip (4) eine erste Stapelfläche (44) auf seiner ersten passiven Rückseite (43) aufweist, die mit einer zweiten Stapelfläche (64) auf der zweiten passiven Rückseite (63) des zweiten Halbleiterchips (6) flächig verbunden ist.
6. Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Trägersubstrat (8) an einer den Halbleiterchips (4, 6) abgewandten Unterseite (82) mit Außenkontakten (85) bzw. Kontakthöckern (12) zur Flip-Chip-Montage versehen ist.
7. Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Trägersubstrat (8) eine Umverdrahtungsplatte ist.
8. Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der erste Halbleiterchip (4) eine quadratische Form aufweist und ein Logikbaustein ist.
9. Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Halbleiterchip (6) eine rechteckige Form aufweist und ein Speicherbaustein ist.
10. Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der erste (4) und der zweite Halbleiterchip (6) in einem Gehäuse (14) untergebracht sind.
11. Verfahren zur Herstellung eines elektronischen Bauteils (2) mit wenigstens einem ersten Halbleiterchip (4) und mit wenigstens einem zweiten Halbleiterchip (6) sowie einem Trägersubstrat (8) zur Aufnahme der Halbleiterchips (4; 6), wobei der zweite Halbleiterchip (6) mit zwei gegenüber liegenden randseitigen Auflagebereichen (89) auf einer Oberseite (81) des Trägersubstrats (8) aufliegt und wobei der erste Halbleiterchip (4) mit dem zweiten Halbleiterchip (6) verbunden ist und beabstandet zu einem Rahmen (86) des Trägersubstrats (8) in einer zentralen Aussparung (87) desselben angeordnet ist, wobei das Verfahren folgende Verfahrensschritte aufweist:
- Bereitstellen eines ersten Halbleiterchips (4) mit ersten Kontaktflächen (42) auf einer ersten passiven Rückseite (43),
- Bereitstellen eines zweiten Halbleiterchips (6) mit zweiten Kontaktflächen (62) auf einer zweiten aktiven Chipoberfläche (61),
- Bereitstellen eines, einen Rahmen (86) sowie eine zentrale Aussparung (87) umfassenden flachen Trägersubstrats (8) mit Kontaktanschlussflächen (83) auf einer Oberseite (81),
- Aneinanderfügen der beiden Halbleiterchips (4, 6), wobei eine erste Stapelfläche (44) auf der ersten passiven Rückseite (43) des ersten Halbleiterchips (4) auf einer zweiten Stapelfläche (64) auf einer zweiten aktiven Chipoberfläche (61) des zweiten Halbleiterchips (6) aufliegt,
- Befestigen des zweiten Halbleiterchips (6) mit randseitigen Auflagebereichen (89) auf der Oberseite (81) des Trägersubstrats (8) mittels einer Leitklebeschicht oder Lötschicht,
- Verbinden von ersten Kontaktflächen (42) des ersten Halbleiterchips (4) mit Kontaktanschlussflächen (83) des Trägersubstrats (8) mittels erster Bonddrähte (101),
- Verbinden von zweiten Kontaktflächen (62) des zweiten Halbleiterchips (6) mit Kontaktanschlussflächen (83) des Trägersubstrats (8) mittels zweiter Bonddrähte (102) und
- Vergießen des elektronischen Bauteils (2) in einem Gehäuse (14).
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass zusätzliche elektrische Verbindungen zwischen zweiten Kontaktflächen (62) des zweiten Halbleiterchips (6) und dritten Kontaktflächen (43) des ersten Halbleiterchips (4) mittels dritter Bonddrähte (103) hergestellt werden.
13. Verfahren nach einem der Ansprüche 11 oder 12 zur Herstellung eines elektronischen Bauteils (2) gemäß einem der Ansprüche 1 bis 10.
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