KR20040023608A - 반도체장치 및 그 제조방법 - Google Patents
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- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2924/15172—Fan-out arrangement of the internal vias
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
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- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
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- H01L2924/207—Diameter ranges
- H01L2924/20752—Diameter ranges larger or equal to 20 microns less than 30 microns
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- H01L2924/301—Electrical effects
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Abstract
Description
Claims (37)
- (a) 그 주면에 복수의 배선을 가지는 배선기판을 준비하는 공정과,(b) 그 주면에 복수의 반도체 소자 및 복수의 전극이 형성된 제1 반도체 칩 및 제2 반도체 칩을 준비하는 공정과,(c) 상기 제1 반도체 칩의 주면이 상기 배선기판의 주면과 대향하도록, 상기 제1 반도체 칩을 상기 배선기판의 주면에 복수의 제1 범프전극을 통해서 탑재하는 공정과,(d) 상기 제2 반도체 칩의 주면이 상기 배선기판의 주면과 대향하고, 또 상기 제1 및 제2 반도체 칩의 일측면이 서로 인접하도록, 상기 제1 반도체 칩을 상기 배선기판의 주면에 복수의 제2 범프전극을 통해서 탑재하는 공정과,(e) 상기 제1 및 제2 반도체 칩의 서로 인접하는 일측면 및 상기 배선기판의 주면으로 규정되는 영역을 제1 수지로 매립하는 공정과,(f) 상기 공정 (e)의 후에, 상기 제1 및 제2 반도체 칩을 제2 수지로 밀봉하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 공정 (c) 및 공정 (d)에 있어서, 상기 제1 및 제2 반도체 칩의 각각은 상기 배선기판의 주면과 상기 제1 및 제2 반도체 칩의 각각의 주면 사이에 배치된 테이프 형태의 수지에 의해 접착되고,상기 공정 (e)에서의 상기 제1 수지는, 상기 테이프 형태의 수지의 일부인 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 공정 (e)의 후에, 또 상기 공정 (f)에 선행해서, 상기 제1 및 제2 반도체 칩의 서로 인접하는 일측면 및 상기 배선기판의 주면으로 규정되는 영역을 덮도록, 또 상기 제1 및 제2 반도체 칩 위에 제3 반도체 칩을 적층하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 공정 (e)의 후에, 또 상기 공정 (f)에 선행해서, 또 상기 제1 및 제2 반도체 칩의 위에 제3 반도체 칩을 적층하는 공정을 포함하고,상기 제3 반도체 칩은, 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 이면이 상기 제1 및 제2 반도체 칩의 이면과 대향하도록 적층되며,상기 배선기판은, 또 상기 제1 및 제2 반도체 칩의 주위에 배치되며, 또 상기 제3 반도체 칩의 복수의 전극과 전기적으로 접속하기 위한 복수의 전극패드를 가지며,상기 배선기판의 복수의 전극패드와 상기 제3 반도체 칩의 복수의 전극을 본딩와이어로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- (a) 그 주면에 복수의 배선을 가지는 배선기판을 준비하는 공정과,(b) 그 주면에 복수의 반도체 소자 및 복수의 범프전극이 형성된 제1 반도체 칩과, 그 주면에 복수의 반도체 소자 및 복수의 전극이 형성된 제2 반도체 칩을 준비하는 공정과,(c) 상기 제1 반도체 칩의 주면이 상기 배선기판의 주면과 대향하도록, 상기 제1 반도체 칩을 상기 배선기판의 주면에 복수의 범프전극을 통해서 탑재하고, 또 상기 제1 반도체 칩의 주면과 상기 배선기판의 주면을 테이프 형태의 수지로 접착하는 공정과,(d) 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면이 대향하도록, 상기 제1 반도체 칩 위에 상기 제2 반도체 칩을 적층하는 공정과,(e) 상기 배선기판의 복수의 배선과 제3 반도체 칩의 복수의 전극을 복수의 본딩와이어로 접속하는 공정과,(f) 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 복수의 본딩와이어를 수지에 의해 밀봉하는 공정을 포함하고,상기 배선기판은, 또 상기 제1 반도체 칩의 주위에 배치된 복수의 전극패드를 가지며,상기 복수의 본딩와이어의 일단부는, 상기 배선기판의 대응하는 상기 복수의 전극패드에 접속되는 특징으로 하는 반도체장치의 제조방법.
- (a) 그 주면에 복수의 배선을 가지는 배선기판을 준비하는 공정과,(b) 그 주면에 복수의 반도체 소자 및 복수의 제1 범프전극이 형성된 제1 반도체 칩과, 그 주면에 복수의 반도체 소자 및 복수의 제2 범프전극이 형성된 제2 반도체 칩과, 그 주면에 복수의 반도체 소자 및 복수의 전극이 형성된 제3 반도체 칩을 준비하는 공정과,(c) 상기 제1 반도체 칩의 주면이 상기 배선기판의 주면과 대향하도록, 상기 제1 반도체 칩을 상기 배선기판의 주면에 복수의 제1 범프전극을 통해서 탑재하고, 또 상기 제1 반도체 칩의 주면과 상기 배선기판의 주면을 테이프 형태의 수지로 접착하는 공정과,(d) 상기 제2 반도체 칩의 주면이 상기 배선기판의 주면과 대향하고, 또 상기 제1 및 제2 반도체 칩의 일측면이 서로 인접하도록, 상기 제2 반도체 칩을 상기 배선기판의 주면에 상기 복수의 제2 범프전극을 통해서 탑재하며, 또 상기 제2 반도체 칩의 주면과 상기 배선기판의 주면을 테이프 형태의 수지로 접착하는 공정과,(e) 상기 공정 (d)의 후에, 상기 제1 및 제2 반도체 칩의 이면에 가열블록을 접촉시킨 상태에서 상기 가열블록을 상기 배선기판의 주면 방향으로 압압하는 공정과,(f) 상기 공정 (e)의 후에, 상기 제1 및 제2 반도체 칩의 이면과 상기 제3 반도체 칩의 이면이 대향하도록, 상기 제1 및 제2 반도체 칩 위에 상기 제3 반도체 칩을 적층하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- (a) 그 주면에 복수의 배선과 복수의 전극패드를 가지는 배선기판을 준비하는 공정과,(b) 그 주면에 복수의 반도체 소자 및 복수의 범프전극이 형성된 제1 반도체 칩과, 그 주면에 복수의 반도체 소자 및 복수의 전극이 형성된 제2 반도체 칩을 준비하는 공정과,(c) 상기 제1 반도체 칩의 주면이 상기 배선기판의 주면과 대향하도록, 상기 제1 반도체 칩을 상기 배선기판의 주면에 상기 복수의 범프전극을 통해서 탑재하는 공정과,(d) 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면이 대향하도록, 상기 제1 반도체 칩 위에 상기 제2 반도체 칩을 적층하는 공정과,(e) 상기 배선기판의 복수의 전극패드와 상기 제2 반도체 칩의 복수의 전극을 복수의 본딩와이어로 접속하는 공정과,(f) 상기 공정 (e)의 후에, 상기 제1 반도체 칩의 주면과 상기 배선기판의 주면의 사이에, 제1 수지를 주입하는 공정과,(g) 상기 공정(f)의 후에, 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 복수의 본딩와이어를 제2 수지에 의해 밀봉하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- (a) 그 주면에 복수의 배선과 복수의 전극패드를 가지는 사각 형상의 배선기판과,(b) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 주면이상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면 위에 복수의 제1 범프전극을 통해서 탑재된 사각 형상의 제1 반도체 칩과,(c) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 주면이 상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면 위에 복수의 제2 범프전극을 통해서 탑재된 사각 형상의 제2 반도체 칩으로서, 그 일측면이 상기 제1 반도체 칩의 일측면과 서로 인접하도록 배치된 제2 반도체 칩과,(d) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 이면이 상기 제1 및 제2 반도체 칩의 각각의 이면과 대향하도록, 상기 제1 및 제2 반도체 칩 위에 적층된 제3 반도체 칩과,(e) 상기 배선기판의 복수의 전극패드와 상기 제3 반도체 칩의 복수의 전극을 전기적으로 접속하는 복수의 본딩와이어와,(f) 상기 제1, 제2 및 제3 반도체 칩과 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지고,상기 배선기판의 복수의 전극패드는, 상기 제1 반도체 칩과 상기 배선기판의 제1 변의 사이 및 제2 반도체 칩과 상기 제1 변과 대향하는 상기 배선기판의 제2 변의 사이에 배치되며,상기 제1 및 제2 반도체 칩의 서로 인접하는 일측면 사이의 거리는, 상기 제1 반도체 칩과 상기 배선기판의 제1 변 사이의 거리 및 상기 제2 반도체 칩과 상기 배선기판의 제2 변 사이의 각각의 거리보다 짧은 것을 특징으로 하는 반도체장치.
- (a) 그 주면에 복수의 배선 및 전극패드를 가지는 배선기판과,(b) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 주면이 상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면 위에 복수의 범프전극을 통해서 탑재된 제1 반도체 칩과,(c) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 이면이 상기 제1 반도체 칩의 이면과 대향하도록, 상기 제1 반도체 칩 위에 적층된 제2 반도체 칩과,(d) 상기 배선기판의 복수의 전극패드와 상기 제2 반도체 칩의 복수의 전극을 전기적으로 접속하는 복수의 본딩와이어와,(e) 상기 제1 및 제2 반도체 칩과 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지고,상기 제1 반도체 칩의 복수의 전극 사이의 피치는, 상기 제2 반도체 칩의 복수의 전극 사이의 피치보다도 큰 것을 특징으로 하는 반도체장치.
- (a) 그 주면에 복수의 배선 및 전극패드를 가지는 배선기판과,(b) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 주면이 상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면 위에 복수의 범프전극을 통해서 탑재된 제1 반도체 칩과,(c) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 이면이상기 제1 반도체 칩의 이면과 대향하도록, 상기 제1 반도체 칩 위에 적층된 제2 반도체 칩과,(d) 상기 배선기판의 복수의 전극패드와 상기 제2 반도체 칩의 복수의 전극을 전기적으로 접속하는 복수의 본딩와이어와,(e) 상기 제1 및 제2 반도체 칩과 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지고,상기 복수의 범프전극 사이의 피치는, 상기 제2 반도체 칩의 복수의 전극 사이의 피치보다 큰 것을 특징으로 하는 반도체장치.
- (a) 주면이 복수의 배선기판 형성영역으로 구획되고, 상기 복수의 배선기판 형성영역의 각각에 복수의 배선과 복수의 전극패드가 형성된 멀티 배선기판, 주면에 복수의 제1 범프전극이 형성된 제1 반도체 칩, 주면에 복수의 제2 범프전극이 형성된 제2 반도체 칩 및 제3 반도체 칩을 각각 준비하는 공정과,(b) 상기 복수의 배선기판 형성영역의 각각의 제1 영역에, 그 주면이 상기 멀티 배선기판의 주면과 대향하도록, 상기 제1 반도체 칩을 배치하고, 상기 복수의 배선기판 형성영역의 각각의 제2 영역에, 그 주면이 상기 멀티 배선기판의 주면과 대향하도록, 상기 제2 반도체 칩을 배치하는 것에 의해, 상기 복수의 제1 범프전극을 통해서 상기 제1 반도체 칩과 상기 멀티 배선기판의 배선을 전기적으로 접속하며, 상기 복수의 제2 범프전극을 통해서 제2 반도체 칩과 상기 멀티 배선기판의 배선을 전기적으로 접속하는 공정과,(c) 상기 제1, 제2 반도체 칩과 상기 멀티 배선기판과의 사이 및 상기 제1 반도체 칩과 상기 제2 반도체 칩과의 간극에 제1 수지를 충전하는 공정과,(d) 상기 제1, 제2 반도체 칩 위에, 그 이면이 상기 제1, 제2 반도체 칩과 대향하도록, 상기 제3 반도체 칩을 적층한 후, 복수의 와이어를 통해서 상기 제3 반도체 칩과 상기 멀티 배선기판의 상기 전극패드를 전기적으로 접속하는 공정과,(e) 상기 멀티 배선기판의 주면에 실장된 상기 제1, 제2, 제3 반도체 칩을 제2 밀봉 수지로 밀봉하는 공정과,(f) 상기 멀티 배선기판을 상기 복수의 배선기판 형성영역의 경계부에 따라서 다이싱하는 것에 의해, 그 주면에 상기 제1, 제2, 제3 반도체 칩이 실장된 배선기판을 얻는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 11 항에 있어서,상기 멀티 배선기판의 주면에는, 상기 복수의 배선기판 형성영역의 각각의 경계부에 따라서 홈이 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 12 항에 있어서,상기 공정 (f)에서 상기 멀티 배선기판의 경계부를 다이싱 할 때, 상기 홈의 내측을 상기 홈의 폭보다도 좁은 폭으로 다이싱하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 제1 수지는, 제1 실리카 필러를 포함하고, 상기 제1 실리카 필러의 입자 지름은, 상기 제1 및 제2 반도체 칩의 인접하는 일측면 사이의 거리보다 작고,상기 제2 수지는, 제2 실리카 필러를 포함하고, 상기 제2 실리카 필러의 입자 지름은, 상기 제1 및 제2 반도체 칩의 인접하는 일측면 사이의 거리보다 큰 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 제1 수지는, 그 첨가물로서 필러를 포함하지 않는 수지이고,상기 제2 수지는, 실리카 필러를 포함하고, 상기 실리카 필러의 입자 지름은, 상기 제1 및 제2 반도체 칩의 인접하는 일측면 사이의 거리보다 큰 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 복수의 제1 및 제2 범프전극은, Au 범프인 것을 특징으로 하는 반도체장치의 제조방법.
- 제 9 항에 있어서,상기 제1 및 제2 반도체 칩의 각각의 복수의 전극은, 각각의 주면 위에 있어서 미리 설정된 간격으로 배열된 복수의 본딩패드이고, 상기 복수의 범프전극은,대응하는 상기 복수의 본딩패드 위에 배치되어 있는 것을 특징으로 하는 반도체장치.
- 제 17 항에 있어서,상기 복수의 범프전극은, Au 범프인 것을 특징으로 하는 반도체장치.
- 제 10 항에 있어서,상기 제1 및 제2 반도체 칩의 각각의 복수의 전극은, 각각의 주면 위에 있어서 미리 설정된 간격으로 배열된 복수의 본딩패드이고,상기 제1 반도체 칩의 상기 복수의 범프전극은, 상기 제1 반도체 칩의 주면에 형성된 복수의 배선층에 의해, 대응하는 상기 복수의 본딩패드에 전기적으로 접속되며,상기 복수의 범프전극 사이의 피치는, 상기 제1 반도체 칩의 복수의 본딩패드 사이의 간격보다 큰 것을 특징으로 하는 반도체장치.
- 제 19 항에 있어서,상기 복수의 범프전극은, 땜납 범프인 것을 특징으로 하는 반도체장치.
- 제 17 항에 있어서,상기 제1 반도체 칩의 전극 수는, 상기 제2 반도체 칩의 전극 수보다 적은것을 특징으로 하는 반도체장치.
- 제 19 항에 있어서,상기 제1 반도체 칩의 전극 수는, 상기 제2 반도체 칩의 전극 수보다 적은 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 배선기판의 주면에 대향하는 이면측에 복수의 제3 범프전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- (a) 그 주면에 복수의 배선 및 전극패드를 가지는 배선기판과,(b) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 주면이 상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면 위에 복수의 범프전극을 통해서 탑재된 제1 반도체 칩과,(c) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 이면이 상기 제1 반도체 칩의 이면과 대향하도록, 상기 제1 반도체 칩 위에 적층된 제2 반도체 칩과,(d) 상기 배선기판의 복수의 전극패드와 상기 제2 반도체 칩의 복수의 전극을 전기적으로 접속하는 복수의 본딩와이어와,(e) 상기 제1 및 제2 반도체 칩과 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지고,상기 제2 반도체 칩의 복수의 전극의 수는, 상기 제1 반도체 칩의 복수의 전극의 수보다 많은 것을 특징으로 하는 반도체장치.
- (a) 주면이 복수의 배선기판 형성영역으로 구획되고, 상기 복수의 배선기판 형성영역의 각각에 복수의 배선과 복수의 전극패드가 형성된 멀티 배선기판 및 각각의 주면에 복수의 반도체 소자 및 복수의 전극이 형성된 복수의 반도체 칩을 각각 준비하는 공정과,(b) 상기 복수의 배선기판 형성영역의 각각에, 상기 제1 반도체 칩을 탑재하는 공정과,(c) 상기 반도체 칩의 복수의 전극과 상기 배선기판의 배선을 전기적으로 접속하는 공정과,(d) 상기 복수의 배선기판 형성영역의 각각에 탑재된 반도체 칩에 전기적 시험을 시행하는 공정과,(e) 상기 멀티 배선기판의 주면에 실장된 상기 복수의 반도체 칩을 수지로 밀봉하는 공정과,(f) 상기 공정 (e)의 후에, 상기 수지로 밀봉된 상기 멀티 배선기판을 상기 복수의 배선기판 형성영역의 경계부에 따라서 다이싱하는 것에 의해, 그 주면에 상기 반도체 칩이 실장된 배선기판을 얻는 공정을 가지고,상기 멀티 배선기판은, 상기 복수의 배선기판 형성영역의 경계부에 있어서,그 주면으로부터 그 깊이 방향에 형성된 홈부를 가지며,상기 홈부에 있어서, 상기 멀티 배선기판의 상기 복수의 배선의 일부가 절단되고, 상기 홈부는 상기 공정 (d)에 선행해서 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 25 항에 있어서,상기 멀티 배선기판의 상기 복수의 배선의 일부는, 상기 홈부의 측면에 있어서 종단하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 9 항에 있어서,상기 제1 반도체 칩은 복수의 기억소자를 가지는 기억회로를 포함하고, 상기 제2 반도체 칩은 프로그램으로 동작하는 프로세서 회로를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 10 항에 있어서,상기 제1 반도체 칩은 복수의 기억소자를 가지는 기억회로를 포함하고, 상기 제2 반도체 칩은 프로그램으로 동작하는 프로세서 회로를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- (a) 그 주면에 복수의 배선 및 전극패드를 가지는 배선기판과,(b) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 주면이 상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면 위에 복수의 범프전극을 통해서 탑재된 제1 반도체 칩과,(c) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 이면이 상기 제1 반도체 칩의 이면과 대향하도록, 상기 제1 반도체 칩 위에 적층된 제2 반도체 칩과,(d) 상기 배선기판의 복수의 전극패드와 상기 제2 반도체 칩의 복수의 전극을 전기적으로 접속하는 복수의 본딩와이어와,(e) 상기 제1 및 제2 반도체 칩과 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지고,상기 제2 반도체 칩은, 적어도 그 일부가 상기 제1 반도체 칩보다도 외측으로 돌출하도록 적층되며, 상기 제1 반도체 칩에 대한 상기 제2 반도체 칩의 돌출량은 1.5㎜ 이하인 것을 특징으로 하는 반도체장치.
- 제 29 항에 있어서,상기 제1 반도체 칩에 대한 제2 반도체 칩의 돌출량은, 1㎜ 이하인 것을 특징으로 하는 반도체장치.
- 제 29 항에 있어서,상기 배선기판의 주면과 상기 제1 반도체 칩의 주면과의 간극에 수지가 충전되어 있는 것을 특징으로 하는 반도체장치.
- (a) 그 주면에 복수의 배선 및 전극패드를 가지는 멀티 배선기판과,(b) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 주면이 상기 멀티 배선기판의 주면과 대향하도록, 상기 멀티 배선기판의 주면 위에 복수의 범프전극을 통해서 탑재된 제1 반도체 칩과,(c) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 이면이 상기 제1 반도체 칩의 이면과 대향하도록, 상기 제1 반도체 칩 위에 적층된 제2 반도체 칩과,(d) 상기 멀티 배선기판의 복수의 전극패드와 상기 제2 반도체 칩의 복수의 전극을 전기적으로 접속하는 복수의 본딩와이어와,(e) 상기 제1 및 제2 반도체 칩과 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지고,상기 멀티 배선기판의 단자 배치는, 상기 제1 반도체 칩만을 실장하기 위해 설계된 배선기판의 단자 배치와 동일한 것을 특징으로 하는 반도체장치.
- 제 32 항에 있어서,상기 멀티 배선기판은, 상기 제2 반도체 칩의 전기특성을 테스트 하는 테스트용 단자를 더 가지고, 상기 테스트용 단자는 상기 제1 반도체 칩의 넌커넥터 단자가 배치된 위치에 설치되어 있는 것을 특징으로 하는 반도체장치.
- 제 33 항에 있어서,상기 멀티 배선기판은, 상기 제2 반도체 칩의 전기특성을 테스트 하는 테스트용 단자를 더 가지고, 상기 테스트용 단자는 상기 멀티 배선기판에 매트릭스 형태로 배치된 단자열중, 가장 내측의 단자열보다도 더 2열 내측의 위치에 설치되어 있는 것을 특징으로 하는 반도체장치.
- (a) 그 주면에 복수의 배선 및 전극패드를 가지는 배선기판과,(b) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 주면이 상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면 위에 복수의 범프전극을 통해서 탑재된 제1 반도체 칩과,(c) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 이면이 상기 제1 반도체 칩의 이면과 대향하도록, 상기 제1 반도체 칩 위에 적층된 제2 반도체 칩과,(d) 상기 배선기판의 복수의 전극패드와 상기 제2 반도체 칩의 복수의 전극을 전기적으로 접속하는 복수의 본딩와이어와,(e) 상기 제1 및 제2 반도체 칩과 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지고,상기 제2 반도체 칩은, 그 중심 위치가 상기 배선기판의 중심 위치와 일치하도록 적층되어 있는 것을 특징으로 하는 반도체장치.
- (a) 그 주면에 복수의 배선 및 전극패드를 가지는 배선기판과,(b) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 주면이 상기 배선기판의 주면과 대향하도록, 상기 배선기판의 주면 위에 복수의 범프전극을 통해서 탑재된 제1 반도체 칩과,(c) 그 주면에 복수의 반도체 소자 및 복수의 전극을 가지고, 또 그 이면이 상기 제1 반도체 칩의 이면과 대향하도록, 상기 제1 반도체 칩 위에 적층된 제2 반도체 칩과,(d) 상기 배선기판의 복수의 전극패드와 상기 제2 반도체 칩의 복수의 전극을 전기적으로 접속하는 복수의 본딩와이어와,(e) 상기 제1 및 제2 반도체 칩과 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지고,상기 배선기판은, 주로 복수의 어드레스 단자가 집중해서 배치된 제1 영역과, 상기 제1 영역에 인접해서 배치되어, 주로 복수의 데이터 단자가 집중해서 배치된 제2 영역을 가지며,상기 제1 반도체 칩의 주면의 일단측에는 주로 복수의 어드레스 단자가 집중해서 배치되고, 타단측에는 주로 복수의 데이터 단자가 집중해서 배치되며,상기 배선기판의 주면 위에 탑재된 상기 제1 반도체 칩은, 상기 복수의 어드레스 단자가 집중해서 배치된 일단측과 상기 배선기판의 상기 제1 영역이 서로 근접하고, 상기 복수의 데이터 단자가 집중해서 배치된 타단측과 상기 배선기판의 상기 제2 영역이 서로 근접하도록 배향되어 있는 것을 특징으로 하는 반도체장치.
- 제 36 항에 있어서,상기 제1 반도체 칩의 주면에는, DRAM 또는 플래시 메모리가 형성되어 있는 것을 특징으로 하는 반도체장치.
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