CN115377049A - 半导体晶粒封装 - Google Patents

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叶书伸
许国经
吕学德
林柏尧
郑心圃
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Abstract

提供一种半导体晶粒封装。所述半导体晶粒封装包括一半导体晶粒以及设置于半导体晶粒之下的一封装基板。半导体晶粒具有一角落。封装基板包括数个导电线，且在半导体晶粒的所述角落下方的导电线中的一者包括一第一线段及一第二线段。第一线段和第二线段连接在一起，且第二线段的线宽小于第一线段的线宽。第一线段是线性的并在一第一方向上延伸。第二线段是非线性的并具有变化的延伸方向。

Description

半导体晶粒封装
技术领域
本发明实施例涉及一种半导体制造技术，特别涉及一种具有导电线防裂设计的半导体晶粒封装结构。
背景技术
半导体装置被用于各式电子应用中，例如个人电脑、手机、数码相机以及其他电子设备。半导体装置通常通过在半导体基板之上依序沉积绝缘或介电层、导电层和半导体材料层，并且使用微影(光刻)工艺对各个材料层进行图案化以在其上形成电路组件和元件来制造。许多集成电路(integrated circuits，ICs)通常是在单个半导体晶圆上被制造，且晶圆上的各个晶粒通过沿着切割线在集成电路之间进行锯切而被分割。各个晶粒通常被单独封装在例如多芯片模块(multi-chip modules，MCM)或其他类型的封装中。封装(结构)不仅可以保护半导体装置免受环境污染，还可以为封装在其中的半导体装置提供连接接口。
一种较小的半导体封装类型是覆晶芯片级封装(flip chip chip-scalepackage，FcCSP)，其中半导体晶粒被颠倒放置在基板上并使用凸块连接到基板。基板具有布线以将晶粒上的凸块连接到基板上具有较大占位面积(footprint)的接触垫。焊球阵列形成在基板的另一侧，用于将封装的晶粒电连接到终端应用。
虽然现有的封装结构及制造封装结构的方法通常已经足以满足其预计目的，但它们仍不是在所有方面都完全令人满意的。
发明内容
本公开一些实施例提供一种半导体晶粒封装，包括一半导体晶粒以及设置于半导体晶粒之下的一封装基板。半导体晶粒具有一角落。封装基板包括数个导电线，且在半导体晶粒的所述角落下方的导电线中的一者包括一第一线段及一第二线段。第一线段和第二线段连接在一起，且第二线段的线宽小于第一线段的线宽。第一线段是线性的并在一第一方向上延伸。第二线段是非线性的并具有变化的延伸方向。
本公开一些实施例提供一种半导体晶粒封装，包括一半导体晶粒以及设置于半导体晶粒之下的一封装基板。半导体晶粒具有一角落。封装基板包括数个导电线，且在半导体晶粒的所述角落下方的导电线中的一者包括一第一线段及一第二线段。第一线段和第二线段连接在一起，且第二线段的线宽小于第一线段的线宽。第一线段是线性的并在一第一方向上延伸。第二线段在平行于第一方向的一虚拟直线的一侧具有至少一弯曲部分。
本公开一些实施例提供一种半导体晶粒封装，包括一半导体晶粒以及设置于半导体晶粒之下的一封装基板。半导体晶粒具有一角落。封装基板包括数个导电线，且在半导体晶粒的所述角落下方的导电线中的一者包括一第一线段、一第二线段及一第三线段。第二线段介于第一线段与第三线段之间并位于一晶粒角落区域中，所述晶粒角落区域是在半导体晶粒的投影区域内并靠近所述角落。第二线段的线宽基本上等于第三线段的线宽并小于第一线段的线宽。第一线段和第三线段是线性的。第二线段是非线性的。
附图说明
根据以下的详细说明并配合说明书附图做完整公开。应被强调的是，根据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1A至1C是根据一些实施例的用于形成一半导体晶粒封装的工艺的各个阶段的剖面图。
图2是根据一些实施例的一半导体晶粒封装的平面图，其中封装基板之上的钝化层、底部填充元件及模制层被省略。
图3是根据一些实施例的导电线防裂设计的平面图。
图3A是根据一些实施例的导电线防裂设计的平面图。
图4是根据一些实施例的导电线防裂设计的平面图。
图5是根据一些实施例的导电线防裂设计的平面图。
图6是根据一些实施例的导电线防裂设计的平面图。
【附图标记列表】
100：载体基板
102：释放层
104：封装基板
104A,104B：表面
104C：外侧边
105：钝化层
105a：开口
106：半导体晶粒
106A：主动表面
106B：顶表面
107：导电连接件
108：底部填充元件
109：模制层
109A：顶表面
110：导电凸块
301,302,303：线段
301A,301B,302A,302B,303A,303B：端
402：线段
502：线段
602：线段
5021,5022,5023：闪电形线
1041,1049：导电垫
1042,1044,1046,1048：介电层
1042a,1044a,1046a,1048a：贯穿孔
1043,1045,1047：布线层
1061：导电垫
3021,3022,3023,3024：S形线
C：角落
L,L1,L2：长度
P：最大尺寸
T：切线方向
X：距离
SA：应力集中区域
VL：虚拟直线
PA：投影区域
D1：第一方向
D2：第二方向
W1,W2,W3：线宽
S1,S2：交接处
CV1,CV2：导电通孔
α：夹角
β：夹角
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下描述具体的构件及其排列方式的实施例以阐述本公开。当然，这些实施例仅作为范例，而不该以此限定本公开的范围。例如，在说明书中叙述了一第一特征形成于一第二特征之上或上方，其可能包含第一特征与第二特征是直接接触的实施例，亦可能包含了有附加特征形成于第一特征与第二特征之间，而使得第一特征与第二特征可能未直接接触的实施例。另外，在本公开不同范例中可能使用重复的参考符号及/或标记，此重复为了简化与清晰的目的，并非用以限定所讨论的各个实施例及/或结构之间有特定的关系。
再者，空间相关用语，例如“在…下方”、“下方”、“较低的”、“在…上方”、“较高的”及类似的用语，是为了便于描述附图中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用语意欲包含使用中或操作中的装置的不同方位。设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
说明书中的用语“基本上(substantially)”，例如“基本上平坦”或“基本上共平面”等为本领域技术人员所能理解的。在一些实施例中，形容词“基本上”可以被去除。在适用的情况下，用语“基本上”也可以包括“全部(entirely)”、“完全(completely)”、“所有(all)”等的实施例。在适用的情况下，用语“基本上”也可以涉及90％或更高，例如95％或更高，特别是99％或更高，包括100％。此外，例如“基本上平行”或“基本上垂直”之类的用语应解释成不排除相较于特定布置的微小偏差，并且例如可以包括高达10°的偏差。用语“基本上”不排除“完全”，例如“基本上不含(substantially free)”Y的组合物可能是完全不含Y。
与特定距离或尺寸结合使用的用语，例如“约”，应解释成不排除相较于特定距离或尺寸的微小偏差，并且例如可以包括高达10％的偏差。用于数值X的用语“约”可能表示X±5或10％。
根据本公开的各个示例性实施例，提供了一种具有导电线防裂设计(conductiveline crack prevention design)的半导体晶粒封装(结构)及其形成方法。实施例的一些变体(variations)也被讨论。在各个视图和说明性实施例中，相同的参考符号用于表示相同的元件。根据一些实施例，一种半导体晶粒封装在晶粒阴影内的预定晶粒角落区域中使用非线性或弧形的导电线来分散应力，从而降低热处理后线路破裂的风险。因此，提高了半导体晶粒封装的可靠性。
将针对特定上下文来描述实施例，即一芯片级封装(chip scale package，CSP)，特别是覆晶芯片级封装(FcCSP)。然而，其他实施例也可以应用于其他封装技术，例如覆晶球栅阵列(flip chip ball grid array，FcBGA)封装及例如在二维半集成电路(two and ahalf dimensional integrated circuit，2.5DIC)结构或三维集成电路(threedimensional IC，3DIC)结构中具有中介层或其他主动芯片的其他封装技术。尽管下面讨论的方法实施例可以以特定顺序来执行，但是其他方法实施例也可考虑以任何逻辑顺序执行的步骤。
图1A至1C示出根据一些实施例的形成一半导体晶粒封装的中间阶段的剖面图。如图1A所示，根据一些实施例，提供一载体基板100。载体基板100可用于在后续处理步骤中为建构(build-up)层或结构的处理提供暂时性的机械和结构支撑。在一实施例中，载体基板100是一玻璃载体基板、陶瓷载体基板或其类似物。
如图1A所示，根据一些实施例，在载体基板100之上形成一释放层102。释放层102可以由聚合物基材料形成，且可以与载体基板100一起从将在后续步骤中形成的上覆结构上去除。在一实施例中，释放层102是一种环氧树脂基热释放材料，其加热时会失去粘着性，例如为光热转换(Light-To-Heat-Conversion，LTHC)释放涂层。在一些其他实施例中，释放层102是一种紫外(ultra-violet，UV)胶，当暴露于紫外光时会失去其粘着性。释放层102可以作为液体被分配然后固化、可以是层压到载体基板100上的层压膜、或者可以是类似物。
如图1A所示，根据一些实施例，在释放层102上形成一封装基板104。封装基板104具有面向释放层102的一表面104A，以及与表面104A相对的另一表面104B。封装基板104可用于路由(routing)并配置为提供封装在封装结构中的半导体装置与一外部电子装置(例如，印刷电路板(printed circuit board，PCB))之间的电连接，这将在下文进一步描述。
在图1A中，根据一些实施例，封装基板104是无核的(core-less)重分布基板(但本公开不以此为限)，包括形成在释放层102之上的导电垫1041、形成在释放层102和导电垫1041之上的一介电层1042、形成在介电层1042之上和介电层1042的贯穿孔1042a中的一布线层1043、形成在介电层1042和布线层1043之上的一介电层1044、形成在介电层1044之上和介电层1044的贯穿孔1044a中的一布线层1045、形成在介电层1044和布线层1045之上的一介电层1046、形成在介电层1046和介电层1046的贯穿孔1046a中的一布线层1047、形成在介电层1046和布线层1047之上的一介电层1048、以及形成在介电层1048之上和介电层1048的贯穿孔1048a中的导电垫1049。
根据一些实施例，布线层1043、1045及1047中的每一者包括在水平方向上提供电连接的导电线及在垂直方向上提供电连接的导电通孔，且布线层1043、1045及1047相互电连接。根据一些实施例，导电垫1041及1049可以分别暴露于封装基板104的表面104A和104B或从其突出，并电连接到布线层1043、1045及1047。
介电层1042、1044、1046及1048可以由绝缘材料制成或者包括绝缘材料，例如聚合物材料(例如，聚苯并恶唑、聚酰亚胺或光敏材料)、氮化物(例如，氮化硅)、氧化物(例如，氧化硅)、氮氧化硅等。布线层1043、1045及1047与导电垫1041及1049可以包括或由铜、铝、金、钴、钛、镍、银、石墨烯、一或多种其他合适的导电材料、或其组合制成。封装基板104(即，重分布基板)的形成可以涉及多个沉积或涂布工艺、多个图案化工艺及/或多个平坦化工艺。这些工艺在本领域中是公知的，因此在此不多作描述。
应了解的是，图1A中所示的封装基板104仅仅是说明性示例，可以对本公开的实施例进行变化及/或修改。举例来说，封装基板104的介电层、布线层及/或导电垫的结构、配置、位置及/或数量可以在不同实施例中改变。
在一些其他实施例中，封装基板104还可包括一核心层(未显示)。核心层可以包括或由纤维材料、聚合物材料、半导体材料、玻璃材料、金属材料或其他合适的材料制成。可以在核心层的两侧形成互连结构(例如，由介电层、布线层及导电垫组成，类似于前面在图1A中说明的那些)以促进路由。
在一些实施例中，封装基板104是中介层基板，其中没有主动装置(例如，晶体管和二极管)与被动装置(例如，电阻器、电容器、电感器等)。在一些替代实施例中，封装基板104是其中包括主动装置及/或被动装置的装置基板。
根据一些实施例，在封装基板104的表面104B上进一步形成一钝化层105，如图1A所示。钝化层105(有时也称为防焊层)可以配置为保护下方的金属线免受湿气或其他有害化学品的损坏。在一些实施例中，钝化层105包括或由氮化硅、氧化硅等无机材料或有机或无机材料的多层形成。根据一些实施例，然后进行图案化工艺以在钝化层105中形成开口105a(参见图1A)以部分地暴露下方的导电垫1049。图案化工艺可以包括光微影(光刻)工艺、能量束钻孔工艺(例如，激光束钻孔工艺、离子束钻孔工艺或电子束钻孔工艺)、蚀刻工艺、机械钻孔工艺、一或多种其他适用的工艺、或其组合。在一些其他实施例中，可以省略钝化层105。
如图1B所示，根据一些实施例，使用例如一取放工具(未显示)将一或多个半导体晶粒106(为了说明，仅显示一半导体晶粒106)堆叠在封装基板104的表面104B之上。半导体晶粒106可以是逻辑晶粒(例如，中央处理单元、图形处理单元、现场可编程闸阵列(field-programmable gate array，FPGA)、系统单芯片(system-on-chip，SOC)晶粒、微控制器等)、存储器晶粒(例如，动态随机存取存储器(dynamic random access memory，DRAM)晶粒、静态随机存取存储器(static random access memory，SRAM)晶粒等)、电源管理晶粒(例如，电源管理集成电路(power management integrated circuit，PMIC)晶粒)、射频(radiofrequency，RF)晶粒、感应器晶粒、微机电系统(micro-electro-mechanical-system，MEMS)晶粒、信号处理晶粒(例如，数字信号处理(digital signal processing，DSP)晶粒)、前端晶粒(例如，模拟前端(analog front-end，AFE)晶粒)等。在设置在封装基板104之上之前，可以根据适用的制造工艺处理半导体晶粒106以在半导体晶粒106中形成集成电路。这些工艺在本领域中是公知的，因此在此不多作描述。
在一些实施例中，半导体晶粒106包括一半导体基板(未单独显示)，例如掺杂或未掺杂的硅、或者一绝缘体上半导体(semiconductor-on-insulator，SOI)基板的主动层。半导体基板也可以包括其他半导体材料，例如锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、或其组合。也可以使用其他基板，例如多层或梯度基板。
在一些实施例中，形成半导体晶粒106的集成电路的装置(未显示)，例如晶体管、二极管、电容器、电阻器等，可以形成在半导体基板上或半导体基板中。还可以在半导体基板之上形成一钝化层(未显示)以覆盖装置。
如图1B所示，根据一些实施例，半导体晶粒106还包括暴露于主动表面106A(例如，所示的底表面)以用于外部连接的导电垫1061。导电垫1061可以嵌入钝化层中并电连接到半导体晶粒106中的集成电路。在一些实施例中，导电垫1061由导电材料制成或包括导电材料，例如金属(例如，铜、铝、镍或其组合)。
如图1B所示，根据一些实施例，半导体晶粒106接合到通过钝化层105暴露的封装基板104的导电垫1049，例如通过使用导电连接件107的覆晶接合。导电连接件107可以包括焊球、微凸块等，并且可以由焊料材料制成或包括焊料材料。在一些实施例中，在接合之前，焊料材料可以形成在半导体晶粒106的暴露的导电垫1061上、形成在封装基板104的暴露的导电垫1049上，或者形成在两者上，例如使用电镀工艺、化学镀工艺、放置工艺、印刷工艺、物理气相沉积(physical vapor deposition，PVD)工艺、化学气相沉积(chemical vapordeposition，CVD)工艺、光微影工艺、一或多种其他适用的工艺、或其组合。根据一些实施例，然后进行回焊工艺来熔化焊料材料以形成导电连接件107，从而将半导体晶粒106物理及电耦合到封装基板104。
如图1B所示，根据一些实施例，在封装基板104的表面104B之上形成一底部填充(underfill)元件108(例如与钝化层105直接接触)以围绕和保护半导体晶粒106及其下方的导电连接件107，并增强半导体晶粒106与封装基板104之间的连接。底部填充元件108可以由绝缘材料制成或包括绝缘材料，例如底部填充材料。底部填充材料可以包括环氧树脂、树脂、填料材料、应力释放剂(stress release agent，SRA)、助粘剂、其他合适的材料、或其组合。在一些实施例中，液态的底部填充材料被分配到半导体晶粒106与钝化层105之间的间隙中，以加强导电连接件107乃至整个封装结构的强度。根据一些实施例，在分配之后，固化底部填充材料(例如通过加热或紫外线辐射)以形成底部填充元件108。
如图1B所示，根据一些实施例，在封装基板104的表面104B之上形成一模制(molding)层109(例如与钝化层105直接接触)以密封和保护半导体晶粒106与底部填充元件108。模制层109可以通过底部填充元件108与半导体晶粒106下方的导电连接件107分离。在一些实施例中，模制层109由绝缘材料制成或包括绝缘材料，例如模制材料。模制材料可以包括聚合物材料，例如其中分散有填料的环氧基树脂。在一些实施例中，使用例如注入成型在钝化层105、半导体晶粒106及底部填充元件108之上分配模制材料(例如液态模制材料)。在一些其他实施例中，底部填充元件108被省略，并且模制材料可以分配到半导体晶粒106与钝化层105(或封装基板104)之间的间隙中并与半导体晶粒106下方的导电连接件107直接接触。根据一些实施例，然后使用热处理来固化液态模制材料并将其转变成模制层109。
由于封装基板104与其上的装置或其他材料之间存在热膨胀系数(coefficientof thermal expansion，CTE)失配，因此封装基板104的翘曲发生在如上所述的热处理期间。弯曲会导致可靠性问题，例如封装基板104的导电线由于受到应力而破裂。已经观察到，应力通常集中在半导体晶粒106与封装基板104的(对应)角落之间的区域中，这导致在这些区域中的封装基板104的导电线容易发生破裂。根据一些实施例，如图2所示，封装基板104中的应力集中区域SA(图示为斜线区域)是靠近半导体晶粒106的角落C(因此，下文中也称作晶粒角落区域)，并且在半导体晶粒106的阴影下(即，在半导体晶粒106的投影区域PA(参见图1B)内)。在一些实施例中，每个应力集中区域SA为正方形，且每一侧边的长度L1、L2约为500μm(即，面积约为250,000μm2)，但本公开不以此为限。举例来说，取决于封装结构中的各个构件的配置、形状、尺寸、材料、工艺等，应力集中区域SA的形状和尺寸在不同的实施例中可以变化。
以下将描述与用于防止封装基板104的导电线(特别是在应力集中区域SA内的线路部分)发生破裂的导电线防裂设计相关的各个实施例。图3至5分别示出根据本公开一些实施例的导电线防裂设计的平面图。应了解的是，这些导电线防裂设计可以应用于封装结构中的一或多个布线层(例如图1B中所示的封装基板104的布线层1043、1045及1047)，以防止其导电线发生破裂。
如图3所示，根据一些实施例，具有防裂设计的导电线包括相连的线段301及线段302。在一些实施例中，线段301及302(以及它们的交接处S1)都位于在半导体晶粒106(参见图2)的阴影下的每个应力集中区域(晶粒角落区域)SA中。在一些其他实施例中，整个线段302位于各应力集中区域SA中，而线段301的部分则位于应力集中区域SA之外。
在一些实施例中，线段301是一直线(即，线性的)并在一第一方向D1上延伸。第一方向D1可以是基本上平行于封装基板104的表面104B(参见图1B)的一水平方向，并且可以平行于、垂直于封装基板104的一外侧边104C(参见图2)或者与外侧边104C形成一夹角。在一些实施例中，线段301配置为电连接到导电垫1049或1041中的一者(参见图1B)或者通过其间的一导电通孔电连接到上方或下方的一布线层(例如图1B中所示的布线层1043、1045或1047)。举例来说，如图3所示，线段301的一端301A可以连接到一导电垫1049/1041或者在封装结构的两相邻布线层之间的一导电通孔CV1，而另一端301B可以连接到线段302。
在一些实施例中，线段302配置用于在封装基板104中路由。在一些实施例中，线段302的线宽W2小于线段301的线宽W1。线宽W2与线宽W1的比例可以是大约1：1.5至1：2，但是也可以使用其他比例。具有较小宽度的线段302可以节省空间以布置更多的导电线(即，更高的布线密度)。应了解的是，应力倾向于集中在不同线宽的线段301与线段302的交接处S1，因此裂纹通常发生在交接处S1。为此，根据一些实施例，线段302以具有变化的延伸方向(即，线段302的不同部分在不同方向上延伸)的一非线性图案(non-linear pattern)来布设，以分散应力并避免应力集中在交接处S1，从而降低线路破裂的风险。
在一些实施例中，线段302的一端302A与线段301的一端301B相连形成交接处S1，而另一端302B则远离线段301。在一些实施例中，线段302具有锯齿形(蛇形)图案并由多个S形线组成。例如，在图3的实施例中，线段302由四个相连的S形线3021、S形线3022、S形线3023及S形线3024组成。S形线3024离交接处S1最近，S形线3021离交接处S1最远，并且S形线3022和3023在S形线3021和3024之间。本领域中的普通技术人员将可理解，也可以使用其他数量(例如，一个、两个、三个或多于四个等)的S形线。
在一些实施例中，如图3所示，线段302的两端302A和302B位于一虚拟直线VL上(虚拟直线VL也可以看作是两端302A和302B的虚拟连接线)。虚拟直线VL沿第一方向D1与线段301对齐。在此情况下，线段302的每个S形线可以由在虚拟直线VL两侧的两相连的U形曲线(弯曲部分)组成。每个S形线的两个U形曲线可以具有相同的形状/尺寸或不同的形状/尺寸。例如，在图3中，S形线3022和3023的两个U形曲线是对称的U形且尺寸相同，而S形线3021和3024的两个U形曲线则包括一对称U形曲线和一不对称U形曲线，且尺寸不同(例如，与交接处S1或S2相邻的(S形线3021或3024的)不对称U形曲线在第一方向D1上的宽度(端到端距离)大于与S形线3022或3023相邻的(S形线3021或3024的)对称U形曲线在第一方向D1上的宽度)。也就是说，S形线3021的形状与S形线3022、3023及3024的形状不同，且S形线3024的形状与S形线3021、3022及3023的形状不同。在一些其他实施例中，虚拟直线VL也可以与第一方向D1形成一大于0度的夹角。
如图3所示，线段302(即，S形线3024)和线段301相交的一部分的切线方向T与垂直于第一方向D1的一第二方向D2之间形成一夹角α。根据一些实施例，所形成的夹角α大于0度且等于或小于60度(即，0°<α≦60°)，使得线段302可以有效分散应力并避免应力集中在交接处S1。如果夹角α等于0度，则线段301和线段302之间形成一直角，容易使应力集中而产生裂纹。如果夹角α大于60度，则线段302的图案会接近于一直线，从而失去分散应力的能力。
在一些实施例中，如图3所示，线段302在第二方向D2上的最大尺寸P(即，图中最左端与最右端之间的距离)大于线段301在第二方向D2上的线宽W1。在一些实施例中，为了减少占用空间，线段302的最大尺寸P不超过线段301的线宽W1的两倍。另外，根据一些实施例，线段302的端302A与端302B之间的距离X(参见图3)等于或小于约100μm以节省空间。一般而言，线段302在第一方向D1的长度(即，距离X)可以大于线段301在第一方向D1的长度L，但本公开不以此为限。
如图3所示，根据一些实施例，线段302还与一线段303相连，并介于线段301与线段303之间。类似于线段302，线段303可以配置用于在封装基板104中路由。在一些实施例中，线段303的线宽W3基本上等于线段302的线宽W2并小于线段301的线宽W1，以节省空间。在图3所示的实施例中，线段303是一直线(即，线性的)并沿第一方向D1延伸。在一些其他实施例中，线性线段303沿与第一方向D1不同的方向延伸(即，线性线段303与第一方向D1之间的夹角大于0度)。在一些替代实施例中，如图3A所示，线段303是非线性的并具有至少一个弯折。
在一些实施例中，线段303的一端303A与线段302的一端302B相连形成一交接处S2(其可能位于应力集中区域SA中)，而另一端303B则远离线段302。线段303的一端303B可以配置为电连接到导电垫1049或1041中的一者(参见图1B)或者通过其间的一导电通孔CV2电连接到上方或下方的一布线层(例如图1B中所示的布线层1043、1045或1047)。
可以对本公开的实施例进行许多变化及/或修改。举例来说，与较宽线段301连接的较窄线段302的形状或图案在不同的实施例中可以变化。
图4示出根据一些替代实施例的导电线防裂设计的平面图，其中图4中的线段402(介于线段301与线段303之间)具有图3中实施例的线段302的镜像图案(mirror pattern)。图4中的其他结构与图3中的相同。
图5示出根据一些其他实施例的导电线防裂设计的平面图。图5中的大部分结构与图3中的相同，所以这里只描述不同的部分。在图5中，与较宽线段301连接的较窄线段502具有锯齿形图案并由多个闪电形线组成(例如，三个闪电形线5021、5022及5023，但是也可以使用其他数量)。闪电形线5021、5022及5023中的每一者由沿与第一方向D1不同的方向延伸的多个直线组成。在一些情况下，两个连接线的交接处可以形成约30度至约60度的一夹角β，但是也可以使用其他角度。或者，闪电形线5021、5022及5023中的每一者可以由在虚拟直线VL两侧的两个三角形弯曲部分组成，如图5所示。通过上述设计，也可以帮助分散应力并避免应力集中在不同线宽的线段的交接处，从而降低线路破裂的风险。
图6示出根据一些其他实施例的导电线防裂设计的平面图。图6中的大部分结构与图3中的相同，所以这里只描述不同的部分。在图6中，与较宽线段301连接的较窄线段602以一弧形图案来布设。根据一些实施例中，弧形图案是拋物线图案。在此情况下，线段602在虚拟直线VL的一侧具有一弯曲部分，如图6所示。然而，也可以使用其他适用的弧形图案。例如，在一些其他实施例中，弧形图案可以在虚拟直线VL的一侧或两侧包括多个弯曲部分。如图6所示，线段602和线段301相交的一部分的切线方向T与第二方向D2之间形成一夹角α。根据一些实施例，所形成的夹角α大于0度且等于或小于60度(即，0°<α≦60°)，使得线段602可以有效分散应力并避免应力集中在交接处S1(类似于图3中所描述的线段302)。
本领域中的普通技术人员将可理解，提供上述导电线防裂设计示例是为了说明的目的，并且也可以使用其他利用不同布线图案的设计(只要它们可以使用上述工艺或任何其他已知的技术形成)，其可以避免应力集中在不同线宽的线段的交接处。
返回参考图1B，根据一些实施例，在形成模制层109之后，进一步进行一平坦化工艺以部分地去除模制层109。如此一来，模制层109在垂直于表面104B的垂直方向上的厚度减小，且整体封装结构变薄。
在一些实施例中，在平坦化工艺之后，半导体晶粒106的顶表面106B从模制层109暴露(例如，顶表面106B与模制层109的顶表面109A基本上齐平)，如图1B所示。这有助于在操作期间消散从半导体晶粒106产生的热量。在一些其他实施例中，在平坦化工艺之后，半导体晶粒106仍然埋在模制层109中(即，顶表面106B被模制层109的一部分覆盖)。平坦化工艺可以包括研磨工艺，化学机械抛光(chemical mechanical polishing，CMP)工艺、蚀刻工艺、干式抛光工艺、一或多种其他适用的工艺、或其组合。
如图1C所示，根据一些实施例，去除载体基板100和释放层102以暴露封装基板104的表面104A。之后，根据一些实施例，在原来被载体基板100覆盖的表面104A之上形成导电凸块110。每个导电凸块110可以电连接到暴露于表面104A的导电垫1041中的一者。在一些实施例中，导电凸块110是焊料凸块或包括焊料凸块，例如含锡焊料凸块。含锡焊料凸块还可以包括铜、银、金、铝、铅、一或多种其他合适的材料，或其组合。在一些实施例中，含锡焊料凸块是不含铅的。
在一些实施例中，在去除载体基板100之后，将焊球(或焊料元件)设置在暴露的导电垫1041上。然后进行回焊工艺以将焊球熔化成导电凸块110。在一些其他实施例中，在设置焊球之前，在暴露的导电垫1041之上形成凸块下金属化(under bump metallization，UBM)元件。在一些其他实施例中，将焊料元件电镀到暴露的导电垫1041上。之后，使用回焊工艺来熔化焊料元件以形成导电凸块110。根据一些实施例，导电凸块110(有时也称为球栅阵列(ball grid array，BGA))允许半导体晶粒封装结构被接合及电连接到一外部印刷电路板或其他电子装置(未显示)。
结果，完成用于形成图1C所示的所得半导体晶粒封装结构的工艺。应了解的是，上述方法示例是为了说明的目的而提供的，也可以使用其他可形成图1C的所得封装结构的方法。
虽然上述封装结构仅包括一个半导体晶粒，但相同或不同类型的两个或更多个半导体晶粒也可以被封装在封装结构中，并且上述导电线防裂设计可用于防止封装基板在半导体晶粒下方的预定应力集中区域(晶粒角落区域)中的导电线于热处理后发生破裂。附加地或替代地，在一些其他实施例中，封装结构也可以包括一封装模块，其包括一中介层基板及安装于其上的一或多个半导体晶粒。封装模块例如通过覆晶接合与封装基板接合。上述导电线防裂设计也可用于防止封装基板在封装模块下方的预定应力集中区域中的导电线于热处理后发生破裂。另外，根据一些其他实施例，上述导电线防裂设计中的线性线段(例如线段301)与非线性或弧形的线段(例如线段302、402或502)可具有相同的线宽。
本公开的实施例形成一种半导体晶粒封装，包括一封装基板及设置于封装基板之上的一半导体晶粒。根据一些实施例，封装基板在晶粒阴影下的预定晶粒角落区域(应力集中区域)中的至少一布线层的导电线以非线性或弧形图案布设，以分散应力并避免应力集中在不同线宽的线段的交接处，从而降低热处理后线路破裂的风险。因此，半导体晶粒封装的可靠性得到改善。
根据本公开一些实施例，一种半导体晶粒封装包括一半导体晶粒以及设置于半导体晶粒之下的一封装基板。半导体晶粒具有一角落。封装基板包括数个导电线，且在半导体晶粒的所述角落下方的导电线中的一者包括一第一线段及一第二线段。第一线段和第二线段连接在一起，且第二线段的线宽小于第一线段的线宽。第一线段是线性的并在一第一方向上延伸。第二线段是非线性的并具有变化的延伸方向。
在一实施例中，第二线段位于一晶粒角落区域中，所述晶粒角落区域是在半导体晶粒的投影区域内并靠近所述角落。在一实施例中，晶粒角落区域是正方形，且每一侧边的长度约为500微米。在一实施例中，第二线段和第一线段相交的一部分的切线方向与垂直于第一方向的一第二方向之间的夹角大于0度且等于或小于60度。在一实施例中，第二线段具有连接到第一线段的一第一端及远离第一线段的一第二端，且第一段与第二端之间的距离等于或小于约100微米。在一实施例中，第二线段具有抛物线图案。在一实施例中，第二线段具有锯齿形图案并由多个S形线组成。在一实施例中，第二线段具有锯齿形图案并由多个直线组成。在一实施例中，封装基板还包括多个导电垫，半导体晶粒通过导电垫接合到封装基板，其中第一线段具有连接到导电垫中的一者的一第一端及连接到第二线段的一第二端。在一实施例中，封装基板还包括多个导电通孔，电连接到在垂直于第一方向的一垂直方向上堆叠的导电线中的一些导电线，其中第一线段具有连接到导电通孔中的一者的一第一端及连接到第二线段的一第二端。
根据本公开另一些实施例，一种半导体晶粒封装包括一半导体晶粒以及设置于半导体晶粒之下的一封装基板。半导体晶粒具有一角落。封装基板包括数个导电线，且在半导体晶粒的所述角落下方的导电线中的一者包括一第一线段及一第二线段。第一线段和第二线段连接在一起，且第二线段的线宽小于第一线段的线宽。第一线段是线性的并在一第一方向上延伸。第二线段在平行于第一方向的一虚拟直线的一侧具有至少一弯曲部分。
在一实施例中，第二线段位于一晶粒角落区域中，所述晶粒角落区域是在半导体晶粒的投影区域内并靠近所述角落。在一实施例中，第二线段具有连接到第一线段的一第一端及远离第一线段的一第二端，且第一端及第二端位于沿第一方向与第一线段对齐的所述虚拟直线上。在一实施例中，第二线段具有拋物线图案并在所述虚拟直线的一侧具有一弯曲部分。在一实施例中，第二线段具有锯齿形图案并在所述虚拟直线的两侧具有多个弯曲部分。
根据本公开又另一些实施例，一种半导体晶粒封装包括一半导体晶粒以及设置于半导体晶粒之下的一封装基板。半导体晶粒具有一角落。封装基板包括数个导电线，且在半导体晶粒的所述角落下方的导电线中的一者包括一第一线段、一第二线段及一第三线段。第二线段介于第一线段与第三线段之间并位于一晶粒角落区域中，所述晶粒角落区域是在半导体晶粒的投影区域内并靠近所述角落。第二线段的线宽基本上等于第三线段的线宽并小于第一线段的线宽。第一线段和第三线段是线性的。第二线段是非线性的。
在一实施例中，封装基板还包括多个导电通孔，电连接到在垂直于第一方向的一垂直方向上堆叠的导电线中的一些导电线，及，第一线段具有连接到导电通孔中的一者的一第一端及连接到第二线段的一第二端，且第三线段具有连接到第二线段的一第三端及连接到导电通孔中的另一者的一第四端。在一实施例中，第一线段与第二线段的交接处位于所述晶粒角落区域中，且第三线段与第二线段的交接处位于所述晶粒角落区域中。在一实施例中，第二线段具有锯齿形图案。在一实施例中，第一线段在一第一方向上延伸，且第二线段在一第二方向上的最大尺寸大于第一线段在第二方向上的线宽，第二方向垂直于第一方向。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (10)

1.一种半导体晶粒封装，包括：
一半导体晶粒，具有一角落；以及
一封装基板，位于该半导体晶粒之下并包括多个导电线，其中在该角落下方的该些导电线中的一者包括：
一第一线段；以及
一第二线段，连接到该第一线段，其中该第二线段具有比该第一线段更小的线宽，其中该第一线段是线性的并在一第一方向上延伸，而该第二线段是非线性的并具有变化的延伸方向。
2.如权利要求1所述的半导体晶粒封装，其中该第二线段位于一晶粒角落区域中，该晶粒角落区域是在该半导体晶粒的一投影区域内并靠近该角落。
3.如权利要求1所述的半导体晶粒封装，其中该第二线段和该第一线段相交的一部分的一切线方向与垂直于该第一方向的一第二方向之间的一夹角大于0度且等于或小于60度。
4.如权利要求1所述的半导体晶粒封装，其中该封装基板还包括多个导电垫，该半导体晶粒通过该些导电垫接合到该封装基板，其中该第一线段具有连接到该些导电垫中的一者的一第一端及连接到该第二线段的一第二端。
5.如权利要求1所述的半导体晶粒封装，其中该封装基板还包括多个导电通孔，电连接到在垂直于该第一方向的一垂直方向上堆叠的该些导电线中的一些导电线，其中该第一线段具有连接到该些导电通孔中的一者的一第一端及连接到该第二线段的一第二端。
6.一种半导体晶粒封装，包括：
一半导体晶粒，具有一角落；以及
一封装基板，位于该半导体晶粒之下并包括多个导电线，其中在该角落下方的该些导电线中的一者包括：
一第一线段；以及
一第二线段，连接到该第一线段，其中该第二线段具有比该第一线段更小的线宽，其中该第一线段是线性的并在一第一方向上延伸，而该第二线段在平行于该第一方向的一虚拟直线的一侧具有至少一弯曲部分。
7.如权利要求6所述的半导体晶粒封装，其中该第二线段具有连接到该第一线段的一第一端及远离该第一线段的一第二端，且该第一端及该第二端位于沿该第一方向与该第一线段对齐的该虚拟直线上。
8.如权利要求7所述的半导体晶粒封装，其中该第二线段具有一拋物线图案并在该虚拟直线的一侧具有一弯曲部分。
9.如权利要求7所述的半导体晶粒封装，其中该第二线段具有一锯齿形图案并在该虚拟直线的两侧具有多个弯曲部分。
10.一种半导体晶粒封装，包括：
一半导体晶粒，具有一角落；以及
一封装基板，位于该半导体晶粒之下并包括多个导电线，其中在该角落下方的该些导电线中的一者包括：
一第一线段；
一第二线段；以及
一第三线段，其中该第二线段介于该第一线段与该第三线段之间并位于一晶粒角落区域中，该晶粒角落区域在该半导体晶粒的一投影区域内并靠近该角落，其中该第二线段的一线宽基本上等于该第三线段的一线宽并小于该第一线段的一线宽，其中该第一线段和该第三线段是线性的，而该第二线段是非线性的。
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