JPH02210847A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02210847A JPH02210847A JP3180189A JP3180189A JPH02210847A JP H02210847 A JPH02210847 A JP H02210847A JP 3180189 A JP3180189 A JP 3180189A JP 3180189 A JP3180189 A JP 3180189A JP H02210847 A JPH02210847 A JP H02210847A
- Authority
- JP
- Japan
- Prior art keywords
- block
- metal
- forming
- insulating layer
- metallic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims 1
- 238000007689 inspection Methods 0.000 abstract description 3
- 238000012360 testing method Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板表面に回路を構成する拡散り程中
において、個別の回路ブロック毎について機能検査が実
施可能な半導体装置の製造方法に関するものである。
において、個別の回路ブロック毎について機能検査が実
施可能な半導体装置の製造方法に関するものである。
近年、半導体装置はそのプロセス技術の進歩が著しく、
これに伴って、高集積化並びに多機能化が強まる傾向に
ある。
これに伴って、高集積化並びに多機能化が強まる傾向に
ある。
従来の半導体装置の製造方法は、例えば第２図に示すよ
うに、半導体基板（１）上にソース、ドレインを形成す
る不純物拡散工程と、ゲート酸化膜形成工程と、ゲート
形成工程と、トランジスタ分離、形成工程とを経た後、
前記゛１１導体基板（１）上に前記トランジスタ群を被
覆する状態で絶縁層を形成し、更に、フォトリソグラフ
ィー法により前記絶縁層の所定部分に開口部を形成し、
更に、金属パッド（２）〜（１０）を有する金属配線を
前記絶縁層上の所定位置に形成して、半導体基板（１）
上に複数個の機能別回路ブロックを独立して形成し、に
記全ての拡散工程の終了後にこれらの回路ブロブクで構
成される半導体装置の検査を行っていた。
うに、半導体基板（１）上にソース、ドレインを形成す
る不純物拡散工程と、ゲート酸化膜形成工程と、ゲート
形成工程と、トランジスタ分離、形成工程とを経た後、
前記゛１１導体基板（１）上に前記トランジスタ群を被
覆する状態で絶縁層を形成し、更に、フォトリソグラフ
ィー法により前記絶縁層の所定部分に開口部を形成し、
更に、金属パッド（２）〜（１０）を有する金属配線を
前記絶縁層上の所定位置に形成して、半導体基板（１）
上に複数個の機能別回路ブロックを独立して形成し、に
記全ての拡散工程の終了後にこれらの回路ブロブクで構
成される半導体装置の検査を行っていた。
しかしながら、上記のような方法によると、高集積化が
進み、多機能かつロジックが複雑化した半導体装置では
、金属パッド（２）〜（１０）に入力し、あるいは同金
属パッド（２）〜（１０）から出力されるテストパター
ンが複雑化するため、半導体装置の全回路の検査を行う
ことは極めて困難である。
進み、多機能かつロジックが複雑化した半導体装置では
、金属パッド（２）〜（１０）に入力し、あるいは同金
属パッド（２）〜（１０）から出力されるテストパター
ンが複雑化するため、半導体装置の全回路の検査を行う
ことは極めて困難である。
本発明は上記従来の間屈点に鑑みてなされたもので、半
導体装置を各機能ブロック毎に独立して個別に検査でき
るようにして検査の信頼性の向上図ることを目的とする
ものである。
導体装置を各機能ブロック毎に独立して個別に検査でき
るようにして検査の信頼性の向上図ることを目的とする
ものである。
上記目的を達成するために本発明は ％ｌ／、ｌ／用板
上にソース、ドレインを形成する不純物拡散工程と、ゲ
ート酸化膜形成工程と、ゲート形成工程と、トランジス
タ分離、形成工程とを経た後、前記半導体基板りに前記
トランジスタ群を被覆する吠態で絶縁層を形成し、更に
、フォトリソグラフィー法により前記絶縁層の所定部分
に開口部を形成した後、金属パッドを有する第１の金属
配線を前記絶縁層−ヒの所定位置に形成して、複数個の
回路ブロックを独立して形成し、これらの回路ブロック
を前記第１の金属配線の各金属パッドに対応する接触手
段を用いて個別に検査した後、前記各回路ブロックの金
属パッド間に第２の金属配線を形成することを特徴とす
るものである。
上にソース、ドレインを形成する不純物拡散工程と、ゲ
ート酸化膜形成工程と、ゲート形成工程と、トランジス
タ分離、形成工程とを経た後、前記半導体基板りに前記
トランジスタ群を被覆する吠態で絶縁層を形成し、更に
、フォトリソグラフィー法により前記絶縁層の所定部分
に開口部を形成した後、金属パッドを有する第１の金属
配線を前記絶縁層−ヒの所定位置に形成して、複数個の
回路ブロックを独立して形成し、これらの回路ブロック
を前記第１の金属配線の各金属パッドに対応する接触手
段を用いて個別に検査した後、前記各回路ブロックの金
属パッド間に第２の金属配線を形成することを特徴とす
るものである。
上記方法によると、）１６導体基板上に形成されたトラ
ンジスタのソース、ドレイン、ゲートと、絶縁層、絶縁
層の開口部および金属パッドををする第１の金属配線に
よって形成された半導体装置の複数個の回路ブロックを
、第２の金属配線により有機的に結合するに先立ち、接
触手段を用いて前記金属パッドを介して個別に独立して
検査することができる。
ンジスタのソース、ドレイン、ゲートと、絶縁層、絶縁
層の開口部および金属パッドををする第１の金属配線に
よって形成された半導体装置の複数個の回路ブロックを
、第２の金属配線により有機的に結合するに先立ち、接
触手段を用いて前記金属パッドを介して個別に独立して
検査することができる。
以下、本発明の実施例を第１図を参照しながら説明する
。第１図に示したこの実施例が対象とする゛ト導体装置
はワンチップマイクロコンピュータであって、中央処理
装置ブロック（Ａ）、タイマ・カウンタブロック（Ｂ）
およびシリアルインターフェイスブロック（Ｃ）により
構成されている。
。第１図に示したこの実施例が対象とする゛ト導体装置
はワンチップマイクロコンピュータであって、中央処理
装置ブロック（Ａ）、タイマ・カウンタブロック（Ｂ）
およびシリアルインターフェイスブロック（Ｃ）により
構成されている。
その製造方法としては、半導体基板（！ｌ）上にソース
、ドレインを形成する不純物拡散工程と、ゲート酸化膜
形成に程と、ゲート酸化膜上にゲートを形成する」−程
と、トランジスタ分離、形成工程とを経た後、半導体基
板（１１）上にトランジスタ群を被覆する杖態で絶縁層
を形成し、更ｉこ、フォトリソグラフィー法により絶縁
層の所定部分に開［１部を形成する。
、ドレインを形成する不純物拡散工程と、ゲート酸化膜
形成に程と、ゲート酸化膜上にゲートを形成する」−程
と、トランジスタ分離、形成工程とを経た後、半導体基
板（１１）上にトランジスタ群を被覆する杖態で絶縁層
を形成し、更ｉこ、フォトリソグラフィー法により絶縁
層の所定部分に開［１部を形成する。
次に、前記絶縁層上の所定位置に金属パッドを有する第
１の金属配線を形成することにより、半導体基板（１１
）、ヒにそれぞれ個々独）γして動作する中央処理装置
ブロック（Ａ）とタイマ・カウンタブロック（Ｂ） ｆ
、びにシリアルインターフェイスブロック（Ｃ）を形成
するものである。
１の金属配線を形成することにより、半導体基板（１１
）、ヒにそれぞれ個々独）γして動作する中央処理装置
ブロック（Ａ）とタイマ・カウンタブロック（Ｂ） ｆ
、びにシリアルインターフェイスブロック（Ｃ）を形成
するものである。
前記第１の金属配線の金属パッド（１２）〜（３０）の
うち、（１２）〜（Ｉ８）は中央処理装置ブロック（Ａ
） １査用の金属パッドであり、 （１９）〜（２３）
はタイマ・カウンタブロック（Ｂ）検査用の金属パッド
であり、四に、（２４）〜（３０）はシリアルインター
フェイスブロック（Ｃ）検査用の金属パッドである。
うち、（１２）〜（Ｉ８）は中央処理装置ブロック（Ａ
） １査用の金属パッドであり、 （１９）〜（２３）
はタイマ・カウンタブロック（Ｂ）検査用の金属パッド
であり、四に、（２４）〜（３０）はシリアルインター
フェイスブロック（Ｃ）検査用の金属パッドである。
前記各金属パッド（１２）〜（３０）を形成した後、中
央処理装置ブロック（Ａ）、タイマ・カウンタブロック
（Ｂ）およびシリアルインターフェイスブロック（Ｃ）
の検査を、各金属パッド（１２）〜（３０）に対応する
接触手段を用いて個別に独立して検査し、次いで、各回
路ブロック（Ａ）〜（Ｃ）の所定の金属パッド間に第２
の金属配線（３１）〜（３５）を形成する。
央処理装置ブロック（Ａ）、タイマ・カウンタブロック
（Ｂ）およびシリアルインターフェイスブロック（Ｃ）
の検査を、各金属パッド（１２）〜（３０）に対応する
接触手段を用いて個別に独立して検査し、次いで、各回
路ブロック（Ａ）〜（Ｃ）の所定の金属パッド間に第２
の金属配線（３１）〜（３５）を形成する。
すなわち、中央処理装置ブロック（Ａ）とシリアルイン
ターフェイスブロック（Ｃ）間には配、Ｉｉ！ （３１
）（３２）を、また、中央処理装置ブロック（Ａ）とタ
イマ・カウンタブロック（Ｂ）間には配線（３３）（３
４）を、史に、タイマ・カウンタブロック（Ｂ）とシリ
アルインターフェイスブロック（Ｃ）間には配線（３５
）を施すものである。
ターフェイスブロック（Ｃ）間には配、Ｉｉ！ （３１
）（３２）を、また、中央処理装置ブロック（Ａ）とタ
イマ・カウンタブロック（Ｂ）間には配線（３３）（３
４）を、史に、タイマ・カウンタブロック（Ｂ）とシリ
アルインターフェイスブロック（Ｃ）間には配線（３５
）を施すものである。
このようにこの実施例方法によれば、中央処理装置ブロ
ック（Ａ）、タイマ・カウンタブロック（Ｂ）およびシ
リアルインターフェイスブロック（Ｃ）を汀するワンチ
ップマイクロコンピュータをそれぞれの回路ブロック（
Ａ）〜（Ｃ）について独立して検査することができる。
ック（Ａ）、タイマ・カウンタブロック（Ｂ）およびシ
リアルインターフェイスブロック（Ｃ）を汀するワンチ
ップマイクロコンピュータをそれぞれの回路ブロック（
Ａ）〜（Ｃ）について独立して検査することができる。
以り説明したように本発明の半導体装置の製造方法によ
るときは、半導体装置の半導体基板」−に機能別の各回
路ブロックを形成する工程と、これらの回路ブロック間
の配線工程とに分割し、回路ブロック形成工程の後に、
配線工程に先立って各回路ブロックの検査を個々独立し
て行うようにしているので、高集積、高機能の）１１導
体装置を検査するときも、各機能ブロック毎に分割して
実施することができ、テストパターンが単純化されて、
全回路を容易かつ高精度に検査でき、検査の信頼性を大
幅に向上させることができるという優れた効果を発揮す
るに至った。
るときは、半導体装置の半導体基板」−に機能別の各回
路ブロックを形成する工程と、これらの回路ブロック間
の配線工程とに分割し、回路ブロック形成工程の後に、
配線工程に先立って各回路ブロックの検査を個々独立し
て行うようにしているので、高集積、高機能の）１１導
体装置を検査するときも、各機能ブロック毎に分割して
実施することができ、テストパターンが単純化されて、
全回路を容易かつ高精度に検査でき、検査の信頼性を大
幅に向上させることができるという優れた効果を発揮す
るに至った。
第１図は本発明に係る半導体装置の製造方法の実施例に
適用される半導体装置を示す平面図、第２図は従来の半
導体装置の製造方法を説明するための半導体装置を−・
例を示す平面図である。 （０）・・・半導体基板、（＋２）〜（３０）・・・金
属パッド、（３１）〜（３５）・・・第２の金属配線、
（Ａ）〜（Ｃ）・・・回路ブロック。 第１図 第２図
適用される半導体装置を示す平面図、第２図は従来の半
導体装置の製造方法を説明するための半導体装置を−・
例を示す平面図である。 （０）・・・半導体基板、（＋２）〜（３０）・・・金
属パッド、（３１）〜（３５）・・・第２の金属配線、
（Ａ）〜（Ｃ）・・・回路ブロック。 第１図 第２図
Claims (1)
- 半導体基板上にソース、ドレインを形成する不純物拡散
工程と、ゲート酸化膜形成工程と、ゲート形成工程と、
トランジスタ分離、形成工程とを経た後、前記半導体基
板上に前記トランジスタ群を被覆する状態で絶縁層を形
成し、更に、フォトリソグラフィー法により前記絶縁層
の所定部分に開口部を形成した後、金属パッドを有する
第１の金属配線を前記絶縁層上の所定位置に形成して、
複数個の回路ブロックを独立して形成し、これらの回路
ブロックを前記第１の金属配線の各金属パッドに対応す
る接触手段を用いて個別に検査した後、前記各回路ブロ
ックの金属パッド間に第２の金属配線を形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180189A JPH02210847A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180189A JPH02210847A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210847A true JPH02210847A (ja) | 1990-08-22 |
Family
ID=12341180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180189A Pending JPH02210847A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210847A (ja) |
-
1989
- 1989-02-09 JP JP3180189A patent/JPH02210847A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01216278A (ja) | 電子的ミクロ構造体におけるランダム欠陥の試験方法 | |
| KR100295637B1 (ko) | 반도체웨이퍼의구조및반도체칩의제조방법 | |
| JPH03125430A (ja) | 集積回路装置の製造方法 | |
| JPS621247A (ja) | 半導体装置の製造方法 | |
| US9070550B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0758725B2 (ja) | 半導体ウェハ | |
| JPH02210847A (ja) | 半導体装置の製造方法 | |
| JPH04365347A (ja) | 半導体チップにおけるモニタ装置用素子構造 | |
| JPS62279648A (ja) | 半導体集積回路装置 | |
| JPS6379337A (ja) | 半導体基板 | |
| JP2665075B2 (ja) | 集積回路チェックパターンおよびそのチェック方法 | |
| JPH065663A (ja) | 評価用半導体装置 | |
| JPH02241046A (ja) | 半導体集積回路の製造方法 | |
| JPS58161336A (ja) | 半導体集積回路装置 | |
| JPS6196744A (ja) | 半導体集積回路のウエ−ハの試験方法 | |
| JPS59123242A (ja) | テスト・デバイスを有する半導体基板 | |
| JPH0282547A (ja) | 半導体ウェハー | |
| JPS62163336A (ja) | 半導体装置 | |
| JPH03211843A (ja) | 半導体集積回路 | |
| JPH0234953A (ja) | 特性チェックパッドを備えた半導体装置 | |
| JP2005223074A (ja) | 半導体装置およびその製造方法 | |
| JPH02283065A (ja) | ゲートアレイ型半導体集積回路の製造方法 | |
| JPH0230158A (ja) | ウェハ・スケール集積回路 | |
| JPS6076135A (ja) | 半導体ウエ−ハ | |
| JPH04261037A (ja) | 半導体集積回路 |