JP2008034671A - 配線基板およびそれを備えた鞍乗型車両 - Google Patents

Abstract

【課題】種類の異なるスイッチング素子を選択的に実装可能とする配線基板において、抵抗を実装する際の手間およびコストを削減し、また、基板面積の縮小化を図る。
【解決手段】配線基板８０において、ランド２５，２７，２９，３１，３３，３５は前後方向に延びる第１の直線Ｌ１上に、ランド２６，２８，３０，３２，３４，３６は前後方向に延びる第２の直線Ｌ２上に、前方から後方へ順に配置されている。ランド２５〜３６は、ランド２５と２６とを結ぶ第３の直線Ｌ３と、ランド２７と２８と結ぶ第４の直線Ｌ４と、ランド２９と３０とを結ぶ第５の直線Ｌ５と、ランド３１と３２とを結ぶ第６の直線Ｌ６と、ランド３３と３４を結ぶ直線第７の直線Ｌ７と、ランド３５と３６を結ぶ第８の直線Ｌ８とが平行となるように配置されている。トランジスタを実装する際はランド２５〜３２に、ＦＥＴを実装する際はランド２９〜３６に多連チップ型抵抗器が実装される。
【選択図】図２

Description

本発明は、配線基板およびそれを備えた鞍乗型車両に関し、特に、種類の異なるスイッチング素子を選択的に実装可能に構成された配線基板およびそれを備えた鞍乗型車両に関するものである。

従来より、電子制御装置等に用いられる配線基板において、種々のスイッチング素子が用いられている。当該配線基板では、仕様変更（例えば、出力信号が供給される対象物や、電力が供給される対象物等の変更）等により、種類の異なるスイッチング素子を実装することが必要となることがある。しかし、スイッチング素子の種類が異なると、スイッチング素子の周りの回路構成も異なってくる。そのため、実装するスイッチング素子を変更すると、配線基板内の配線や抵抗の実装位置等も変更しなければならない。したがって、電子制御装置等の仕様が複数用意されている場合には、仕様ごとに異なる回路構成を有する配線基板を別々に製作することが必要となる。しかし、仕様ごとに異なる配線基板を製作していては量産性に欠け、製作コストが高くなる。そのため、従来より、複数の配線パターンを備え、種類の異なるスイッチング素子を選択的に実装可能とした配線基板が用いられている。

例えば、鞍乗型車両等のヘッドライトに関し、一の車種ではＬＥＤを使用し、他の車種ではランプを使用する場合がある。このような場合において、上記一の車種の電子制御装置では、電流制御に適したバイポーラトランジスタ（以下、単にトランジスタと称する。）を用い、上記他の車種の電子制御装置では、電圧制御に適した電界効果トランジスタ（以下、ＦＥＴと称する。）を用いることがある。そこで、このように異なる車種に対応可能な配線基板として、トランジスタとＦＥＴとを選択的に実装可能とした配線基板が利用される。

図９は、上述したトランジスタとＦＥＴとを選択的に実装可能に構成した基板２００の一部に設けられた回路２１０を示す。当該基板２００には、所定間隔を空けて隣り合う一組のランドが複数組設けられている。すなわち、当該基板２００には、ランド２１１，２１２と、ランド２１３，２１４と、ランド２１５，２１６と、ランド２１７，２１８と、ランド２１９，２２０と、ランド２２１，２２２と、が設けられている。また、基板２００には、トランジスタ２０１ａ（図１０参照）を実装するためのランド２２３〜２２５と、トランジスタ２０１ｂ（図１０参照）を実装するためのランド２２６〜２２８と、ＦＥＴ２０２（図１１参照）を実装するためのランド２２９〜２３４とが設けられている。

図１０に示すように、当該基板２００にトランジスタ２０１ａ，２０１ｂを実装する場合には、ランド２１１，２１２上に抵抗Ｒ１が実装され、ランド２１３，２１４上に抵抗Ｒ２が実装され、ランド２１５，２１６上にプルダウン抵抗Ｒ３が実装され、ランド２１７，２１８上にプルダウン抵抗Ｒ４が実装される。一方、図１１に示すように、基板２００にＦＥＴ２０２を実装する場合には、ランド２１１，２１２上に抵抗Ｒ１が実装され、ランド２１３，２１４上に抵抗Ｒ２が実装され、ランド２１９，２２０上に抵抗Ｒ５が実装され、ランド２２１，２２２上に抵抗Ｒ６が実装される。このように、基板２００は、トランジスタ２０１ａ，２０１ｂまたはＦＥＴ２０２のいずれかを選択的に実装可能に構成されている。これにより、例えば、ヘッドライトに関し、一の車種ではＬＥＤを使用し、他の車種ではランプを使用する場合であっても、基板２００は、いずれの車種にも使用可能となる。

しかしながら、上記基板２００では、スイッチング素子としてトランジスタ２０１ａ，２０１ｂまたはＦＥＴ２０２のいずれを実装するかにより、これらと共に実装されるプルダウン抵抗（Ｒ３，Ｒ４またはＲ５，Ｒ６）の設置位置が異なる。そのため、トランジスタ２０１ａ，２０１ｂの回路構成とＦＥＴ２０２の回路構成とは一部において異なり、同一の回路を用いることができない。このような回路構成上の都合により、基板２００では、６つの抵抗Ｒ１〜Ｒ６を実装するための抵抗用スペースを、互いに離れた位置に個別に確保しなければならない。そのため、抵抗Ｒ１〜Ｒ６を１つずつ個別に実装しなければならず、実装に際し、手間とコストがかかるという問題があった。

また、各抵抗用スペースは、各抵抗を配線基板に実装する際に、他のリードや他の電子素子との干渉を防止するため、実際の抵抗の大きさよりも若干大きく設定しなければならない。そのため、６つの抵抗用スペースが互いに離れた位置に個別に設けられた上記基板２００では、抵抗用スペースの面積が大きくなり、配線基板の面積の縮小が難しいという問題もあった。

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、種類の異なるスイッチング素子を選択的に実装可能な配線基板において、抵抗を実装する際の手間およびコストを削減し、また、基板面積の縮小化を図ることにある。

例えば図２〜図４に示すように、本発明に係る配線基板（８０）は、第１の抵抗（１６，１７）および第２の抵抗（１８，１９）と共に用いられる第１のスイッチング素子（８１ａ，８１ｂ）と、第３の抵抗（１８，１９）および第４の抵抗（２０，２１）と共に用いられる第２のスイッチング素子（８２）とが選択的に実装される配線基板（８０）であって、第１のランド（２５，２７）と、当該第１のランド（２５，２７）から所定間隔離れて所定方向（Ｌ３〜Ｌ８）に配置された第２のランド（２６，２８）と、第３のランド（２９，３１）と、当該第３のランド（２９，３１）から前記所定間隔離れて前記所定方向（Ｌ３〜Ｌ８）に配置された第４のランド（３０，３２）と、第５のランド（３３，３５）と、当該第５のランド（３３，３５）から前記所定間隔離れて前記所定方向（Ｌ３〜Ｌ８）に配置された第６のランド（３４，３６）と、を備え、前記第１のランド（２５，２７）と前記第３のランド（２９，３１）と前記第５のランド（３３，３５）とは、前記所定方向（Ｌ３〜Ｌ８）と略直交する方向（Ｌ１）に順に配置され、前記第２のランド（２６，２８）と前記第４のランド（３０，３２）と前記第６のランド（３４，３６）とは、前記所定方向（Ｌ３〜Ｌ８）と略直交する方向（Ｌ２）に順に配置され、前記第１のスイッチング素子（８１ａ，８１ｂ）が実装されるときには、前記第１のランド（２５，２７）および前記第２のランド（２６，２８）上に前記第１の抵抗（１６，１７）が実装されるとともに、前記第３のランド（２９，３１）および前記第４のランド（３０，３２）上に前記第２の抵抗（１８，１９）が実装され、前記第２のスイッチング素子（８２）が実装されるときには、前記第３のランド（２９，３１）および前記第４のランド（３０，３２）上に前記第３の抵抗（１８，１９）が実装されるとともに、前記第５のランド（３３，３５）および前記第６のランド（３４，３６）上に前記第４の抵抗（２０，２１）が実装されるものである。

上記発明に係る配線基板（８０）では、第１〜第６のランド（２５〜３６）が格子状に配置されている。そのため、第１〜第４抵抗（１６〜２１）を実装するためのスペースを１箇所に集めることができる。したがって、各抵抗用スペースが互いに離れた位置に個別に設けられた配線基板に比べ、抵抗を容易に実装することができる。また、上記配線基板（８０）では、第２抵抗（１８，１９）を実装する際または第３抵抗（１８，１９）を実装する際に、同一の第３のランド（２９，３１）および第４のランド（３０，３２）を共通して使用することができる。したがって、上記配線基板（８０）によれば、抵抗用スペースの面積を削減することができる。

前記第１の抵抗（１６，１７）および前記第２の抵抗（１８，１９）は第１の多連チップ型抵抗器（Ｘ）によって形成され、または、前記第３の抵抗（１８，１９）および前記第４の抵抗（２０，２１）は第２の多連チップ型抵抗器（Ｙ）によって形成され、前記配線基板（８０）には、前記第１の多連チップ型抵抗器（Ｘ）または前記第２の多連チップ型抵抗器（Ｙ）が実装されていることが好ましい。

上記配線基板（８０）によれば、第１の多連チップ型抵抗器（Ｘ）または第２の多連チップ型抵抗器（Ｙ）を実装することにより、第１の抵抗（１６，１７）および第２の抵抗（１８，１９）または第３の抵抗（１８，１９）および第４の抵抗（２０，２１）を一度に実装することができる。このことにより、抵抗を実装する際の手間およびコストの削減を図ることができる。さらに、上記配線基板（８０）では、第１の多連チップ型抵抗器（Ｘ）を実装するスペースと、第２の多連チップ型抵抗器（Ｙ）を実装するスペースとは、一部（第３のランド（２９，３１）および第４のランド（３０，３２）部分）において重なっている。そのため、本発明に係る配線基板（８０）によれば、基板面積の縮小化を図ることができる。

前記配線基板は、前記第１〜第６のランド（２５〜３６）と、前記第１のスイッチング素子（８１ａ，８１ｂ）を実装するために、入力側に設けられた第７のランド（２，５）および出力側に設けられた第８のランド（３，６）と、前記第２のスイッチング素子（８２）を実装するために、入力側に設けられた第９のランド（８，９）および出力側に設けられた第１０のランド（１２，１３）と、出力側端が前記第３のランド（２９，３１）に接続された第１の導線（４１，４２）と、入力側端が前記第４のランド（３０，３２）に接続された第２の導線（４３，４４）と、入力側端が前記第２の導線（４３，４４）の出力側端に接続され、出力側端が前記第７のランド（２，５）に接続された第３の導線（４５，４６）と、入力側端が前記第２の導線（４３，４４）の出力側端に接続され、出力側端が前記第９のランド（８，９）に接続された第４の導線（５１，５２）と、入力側端が前記第２の導線（４３，４４）の中途部または前記第３の導線（４５，４６）の中途部に接続され、出力側端が前記第２のランド（２６，２８）に接続された第５の導線（４７，４８）と、入力側端が前記第１のランド（２５，２７）に接続され、出力側端がグランド（Ｇ）に接続された第６の導線（４９，５０）と、入力側端が前記第１の導線（４１，４２）の中途部に接続され、出力側端が前記第５のランド（３３，３５）に接続された第７の導線（５３，５４）と、入力側端が前記第６のランド（３４，３６）に接続され、出力側端がグランド（Ｇ）に接続された第８の導線（５５，５６）と、入力側端が前記第８のランド（３，６）に接続された第９の導線（５７，５８）と、入力側端が前記第１０のランド（１２，１３）に接続された第１０の導線（５９，６０）と、を有する回路（Ａ０，Ｂ０）を備えていることが好ましい。

前記配線基板（８０）は、複数の前記回路（Ａ０，Ｂ０）を有し、前記複数の回路（Ａ０，Ｂ０）の各第１のランド（２５，２７）は、前記所定方向（Ｌ３〜Ｌ８）と略直交する方向（Ｌ１）に、それぞれ隣り合うように配置され、前記複数の回路（Ａ０，Ｂ０）の各第３のランド（２９，３１）は、前記所定方向（Ｌ３〜Ｌ８）と略直交する方向（Ｌ１）に、それぞれ隣り合うように配置され、前記複数の回路（Ａ０，Ｂ０）の各第５のランド（３３，３５）は、前記所定方向（Ｌ３〜Ｌ８）と略直交する方向（Ｌ１）に、それぞれ隣り合うように配置されていることが好ましい。

例えば図６〜図８に示すように、本発明に係る配線基板（１８０）は、第１の抵抗（１７２，１７４）および第２の抵抗（１７３，１７５）と共に用いられる第１のスイッチング素子（８１ａ，８１ｂ）と、第３の抵抗（１７６，１７８）および第４の抵抗（１７７，１７９）と共に用いられる第２のスイッチング素子（８２）とが選択的に実装される配線基板（１８０）であって、第１のランド（１１１，１１３）と、当該第１のランド（１１１，１１３）から所定間隔離れて所定方向（Ｌ１１〜Ｌ１３）に配置された第２のランド（１１２，１１４）と、第３のランド（１１５，１１７）と、当該第３のランド（１１５，１１７）から前記所定間隔離れて前記所定方向（Ｌ１１〜Ｌ１３）に配置された第４のランド（１１６，１１８）と、第５のランド（１１９，１２１）と、当該第５のランド（１１９，１２１）から前記所定間隔離れて前記所定方向（Ｌ１１〜Ｌ１３）に配置された第６のランド（１２０，１２２）と、を備え、前記第１のランド（１１１，１１３）と前記第３のランド（１１５，１１７）と前記第５のランド（１１９，１２１）とは、前記所定方向（Ｌ１１〜Ｌ１３）と略直交する方向（Ｌ１４，Ｌ１６）に配置され、前記第２のランド（１１２，１１４）と前記第４のランド（１１６，１１８）と前記第６のランド（１２０，１２２）とは、前記所定方向（Ｌ１１〜Ｌ１３）と略直交する方向（Ｌ１５，Ｌ１７）に配置され、前記第１のスイッチング素子（８１ａ，８１ｂ）が実装されるときには、前記第１のランド（１１１，１１３）および前記第３のランド（１１５，１１７）上に前記第１の抵抗（１７２，１７４）が実装されるとともに、前記第２のランド（１１２，１１４）および前記第４のランド（１１６，１１８）上に前記第２の抵抗（１７３，１７５）が実装され、前記第２のスイッチング素子（８２）が実装されるときには、前記第３のランド（１１５，１１７）および前記第５のランド（１１９，１２１）上に前記第３の抵抗（１７６，１７８）が実装されるとともに、前記第４のランド（１１６，１１８）および前記第６のランド（１２０，１２２）上に前記第４の抵抗（１７７，１７９）が実装されるものである。

上記配線基板（１８０）によれば、各抵抗用スペースが互いに離れた位置に個別に設けられた配線基板に比べ、抵抗を容易に実装することができる。また、上記配線基板（１８０）では、第１の抵抗（１７２，１７４）および第２の抵抗（１７３，１７５）を実装する際、または、第３の抵抗（１７６，１７８）および第４の抵抗（１７７，１７９）を実装する際に、同一の第３のランド（１１５，１１７）および第４のランド（１１６，１１８）を共通して使用することができる。したがって、上記配線基板（１８０）によれば、ランドの個数を削減することができる。

前記第１の抵抗（１７２，１７４）および前記第２の抵抗（１７３，１７５）は第１の多連チップ型抵抗器（Ｘ’）によって形成され、または、前記第３の抵抗（１７６，１７８）および前記第４の抵抗（１７７，１７９）は第２の多連チップ型抵抗器（Ｙ’）によって形成され、前記配線基板（１８０）には、前記第１の多連チップ型抵抗器（Ｘ’）または前記第２の多連チップ型抵抗器（Ｙ’）が実装されていることが好ましい。

前記配線基板（１８０）は、前記第１〜第６のランド（１１１〜１２２）と、前記第１のスイッチング素子（８１ａ，８１ｂ）を実装するために、入力側に設けられた第７のランド（２，５）および出力側に設けられた第８のランド（３，６）と、前記第２のスイッチング素子（８２）を実装するために、入力側に設けられた第９のランド（８，９）および出力側に設けられた第１０のランド（１２，１３）と、出力側端が前記第１のランド（１１１，１１３）に接続された第１の導線（１４１，１４２）と、入力側端が前記第３のランド（１１５，１１７）に接続された第２の導線（１４３，１４４）と、入力端側が前記第２の導線（１４３，１４４）の出力側端に接続され、出力側端が前記第７のランド（２，５）に接続された第３の導線（４５，４６）と、入力側端が前記第２の導線（１４３，１４４）の出力側端に接続され、出力側端が前記第９のランド（８，９）に接続された第４の導線（５１，５２）と、入力側端が前記第３のランド（１１５，１１７）に接続され、出力側端が前記第２のランド（１１２，１１４）に接続された第５の導線（１４７，１４８）と、入力側端が前記第４のランド（１１６，１１８）に接続され、出力側端がグランド（Ｇ）に接続された第６の導線（１４９，１５０）と、入力側端が前記第１の導線（１４１，１４２）の中途部に接続され、出力側端が前記第５のランド（１１９，１２１）に接続された第７の導線（１７０，１７１）と、入力側端が前記第７の導線（１７０，１７１）の中途部に接続され、出力側端が前記第６のランド（１２０，１２２）に接続された第８の導線（１５３，１５４）と、入力側端が前記第８のランド（３，６）に接続された第９の導線（５７，５８）と、入力側端が前記第１０のランド（１２，１３）に接続された第１０の導線（５９，６０）と、を有する回路（Ａ１０，Ｂ１０）を備えていることが好ましい。

複数の前記回路（Ａ１０，Ｂ１０）を有し、前記複数の回路（Ａ１０，Ｂ１０）の各第１のランド（１１１，１１３）および各第２のランド（１１２，１１４）は、前記所定方向に延びる同一直線（Ｌ１１）上に配置されていることが好ましい。

前記第１のスイッチング素子（８１ａ，８１ｂ）はバイポーラトランジスタであり、前記第２のスイッチング素子（８２）は電解効果トランジスタであることが好ましい。

本発明に係る鞍乗型車両（９０）は、前記配線基板（８０，１８０）を備えるものである。

以上のように、本発明によれば、種類の異なるスイッチング素子を選択的に実装可能とする配線基板において、抵抗を実装する際の手間およびコストを削減し、また、基板面積の縮小化を図ることができる。

（第１の実施形態）
以下、本発明の実施形態を図面に基づいて詳細に説明する。

図１に示すように、本実施形態に係る鞍乗型車両９０は、モトクロスレースに好適な自動二輪車（モトクロッサー）である。ただし、本発明に係る鞍乗型車両９０は、モトクロッサーに限らず、他の形式の自動二輪車（モータバイク、スクータ等を含む）であってもよい。また、本発明に係る鞍乗型車両は、自動二輪車に限定されるものでもなく、例えば、四輪バギー等のＡＴＶ等であってもよい。

この鞍乗型車両９０は、車体９１と、車体９１の一部を覆うカバー９２を備えている。車体９１の後方部かつカバー９２によって被覆された部分には、エンジン制御装置９３（以下、ＥＣＵ９３と称する。）が搭載されている。ＥＣＵ９３には、後述する配線基板８０（図２参照）が設けられている。後述するが、配線基板８０には、回路１（図２参照）が設けられており、回路１は、図１に示す各部品ａ〜ｎ等に対し、電気信号を出力する。ここで、符号ａはスターターリレー、ｂはバッテリ、ｃはニュートラルスイッチ、ｄは交流モータ、ｅはスターターモータ、ｆはインジェクタ、ｇはイグニッションプラグ、ｈはイグニッションコイル、ｉは燃料ポンプ、ｊはヘッドライト、ｋは各種メータ、ｌはクラッチスイッチ、ｍはメインリレー、ｎはレギュレターを示す。

図２は、配線基板８０の一部を示す図である。配線基板８０には、トランジスタ８１ａおよびトランジスタ８１ｂ（図３参照）とＦＥＴ８２（図４参照）とを選択的に実装可能に構成された回路１が設けられている。なお、以下、説明の便宜上、図２の上側を前側、下側を後側、左側を左側、右側を右側と称する。

回路１には、トランジスタ８１ａ，８１ｂ（図３参照）を実装するためのランド２〜４，５〜７と、ＦＥＴ（図４参照）を実装するためのランド８〜１３とが設けられている。ランド２〜４，５〜７は、トランジスタ８１ａ，８１ｂのベースがランド２，５に接続され、コレクタがランド３，６に接続され、エミッタがランド４，７にそれぞれ接続されるように配置されている。一方、ランド８〜１３は、ＦＥＴ８２の２つのゲート端子にランド８，９が接続され、２つのソース端子にランド１２，１３が接続され、２つのドレイン端子にランド１０，１１が接続されるように配置されている。なお、ランドとは、基板上に設けられ、各種部品のリードや端子が例えば半田付け等により接続される導電部分をいう。各ランドの形状は、本実施形態のものに限られず、いかなる形状であってもよい。

また、回路１には、抵抗１６（図３参照）を実装するためのランド２５，２６と、抵抗１７（図３参照）を実装するためのランド２７，２８と、抵抗１８（図３、４参照）を実装するためのランド２９，３０と、抵抗１９（図３、４参照）を実装するためのランド３１，３２と、抵抗２０（図４参照）を実装するためのランド３３，３４と、抵抗２１（図４参照）を実装するためのランド３５，３６とが設けられている。ランド２５，２７，２９，３１，３３，３５は、前後方向に延びる直線Ｌ１上に、前方から後方へ順に配置されている。ランド２６，２８，３０，３２，３４，３６は、前後方向に延び、直線Ｌ１とは異なる他の直線Ｌ２上に、前方から後方へ順に配置されている。また、ランド２５とランド２６、ランド２７とランド２８、ランド２９とランド３０、ランド３１とランド３２、ランド３３とランド３４、ランド３５とランド３６は、それぞれ左右方向に所定間隔を空けて隣り合うように配置されている。

回路１には、一端部がマイコン出力端子等（図示省略）に接続されたリード４１，４２が配設されている。リード４１の他端部はランド２９に接続されており、リード４２の他端部はランド３１に接続されている。リード４１，４２はそれぞれ、マイコン出力端子等から入力された電気信号をランド２９，３１に向かって送信する。

ランド３０には、リード４３の一端部が接続されている。ランド３２には、リード４４の一端部が接続されている。リード４３，４４は、ランド３０，３２側の一端部から入力された電気信号を他端部に向かって送信する。

リード４３の他端部には、リード４５の一端部が接続されている。リード４５の他端部は、ランド２に接続されている。また、リード４４の他端部には、リード４６の一端部が接続されている。リード４６の他端部は、ランド５に接続されている。リード４５，４６は、リード４３，４４側の一端部から入力された電気信号をランド２，５側の他端部に向かって送信する。

リード４５の中途部には、リード４７の一端部が接続されている。リード４７の他端部は、ランド２６に接続されている。また、リード４６の中途部には、リード４８の一端部が接続されている。リード４８の他端部は、ランド２８に接続されている。リード４７，４８は、リード４５，４６側の一端部から入力された電気信号をランド２６，２８側の他端部に向かって送信する。なお、リード４７の一端部はリード４３の中途部に接続されていてもよく、また、リード４８の一端部はリード４４の中途部に接続されていてもよい。

ランド２５にはリード４９の一端部が接続されている。リード４９の他端部は、配線基板８０のグランド層Ｇに接続されている。リード４９のランド２５側の一端部から入力された電気信号は、リード４９によってグランド層Ｇに導かれる。また、ランド２７には、リード５０の一端部が接続されている。リード５０の他端部は、リード４９の中途部に接続されている。リード５０のランド２７側の一端部から入力された電気信号は、リード５０によってリード４９に導かれ、リード４９によりグランド層Ｇに導かれる。なお、リード５０の他端部を直接グランド層Ｇに接続してもよい。

リード４３の他端部には、リード５１の一端部が接続されている。リード５１の他端部は、ランド８に接続されている。また、リード４４の他端部には、リード５２の一端部が接続されている。リード５２の他端部は、ランド９に接続されている。リード５１，５２は、リード４３，４４側の一端部から入力された電気信号をランド８，９側の他端部に向かって送信する。

リード４１の中途部には、リード５３の一端部が接続されている。リード５３の他端部は、ランド３３に接続されている。また、リード４２の中途部には、リード５４の一端部が接続されている。リード５４の他端部はランド３５に接続されている。リード５３，５４は、リード４１，４２側の一端部から入力された電気信号をランド３３，３５側の他端部に向かって送信する。

ランド３４には、リード５５の一端部が接続されている。リード５５の他端部は、配線基板８０のグランド層Ｇに接続されている。リード５５のランド３４側の一端部から入力された電気信号は、リード５５によってグランド層Ｇに導かれる。また、ランド３６には、リード５６の一端部が接続されている。リード５６の他端部はリード５５の中途部に接続されている。リード５６のランド３６側の一端部から入力された電気信号は、リード５６によってリード５５に導かれ、リード５５によりグランド層Ｇに導かれる。なお、リード５６の他端部を直接グランド層Ｇに接続してもよい。

ランド３にはリード５７の一端部が接続されており、ランド６にはリード５８の一端部が接続されている。ランド１２にはリード５９の一端部が接続されており、ランド１３にはリード６０の一端部が接続されている。また、リード５７，５９の他端部には、リード６１の一端部が接続されており、リード５８，６０の他端部には、リード６２の一端部が接続されている。図示は省略するが、リード６１，６２の他端部は、図示しないケーブル等を介して、それぞれ前述の各部品ａ〜ｎ等（図１参照）に接続されている。

ランド４には、リード６３の一端部が接続されている。また、ランド７には、リード６４の一端部が接続されている。リード６３，６４の他端部は、配線基板８０のグランド層Ｇに接続されている。リード６３のランド４側の一端部から入力された電気信号は、リード６３によってグランド層Ｇに導かれる。また、リード６４のランド７側の一端部から入力された電気信号は、リード６４によってグランド層Ｇに導かれる。

ランド１０には、リード６５の一端部が接続されている。リード６５の他端部は、配線基板８０のグランド層Ｇに接続されている。リード６５のランド１０側の一端部から入力された電気信号は、リード６５によってグランド層Ｇに導かれる。また、ランド１１には、リード６６の一端部が接続されている。リード６６の他端部は、リード６５の中途部に接続されている。リード６６のランド１１側の一端部から入力された電気信号は、リード６６によってリード６５に導かれ、リード６５によりグランド層Ｇに導かれる。なお、リード６６の他端部を直接グランド層Ｇに接続してもよい。

以上が配線基板８０およびそれを備えた鞍乗型車両９０の構成である。次に、配線基板８０への、トランジスタ８１ａ，８１ｂおよびＦＥＴ８２の実装パターンについて説明する。

まず、トランジスタ８１ａ，８１ｂを実装する場合について説明する。図３に示すように、トランジスタ８１ａは、ランド２〜４上に実装される。このとき、トランジスタ８１ａの３つの端子のうち、ベースがランド２に接続され、コレクタがランド３に接続され、エミッタがランド４に接続される。一方、トランジスタ８１ｂは、ランド５〜７上に実装される。このとき、トランジスタ８１ｂの３つの端子のうち、ベースがランド５に接続され、コレクタがランド６に接続され、エミッタがランド７に接続される。

また、トランジスタ８１ａ，８１ｂと共に、抵抗１６，１７，１８，１９を実装する。このとき、抵抗１６，１７，１８，１９を実装するためのランド２５，２７，２９，３１は、前後方向に延びる直線Ｌ１（図２参照）上に、前方から後方へ順に配置されており、ランド２６，２８，３０，３２は、前後方向に延び、直線Ｌ１とは異なる他の直線Ｌ２（図２参照）上に、前方から後方へ順に配置されている。また、ランド２５とランド２６とは、左右方向に延びる第３の直線Ｌ３上に所定間隔を空けて隣り合うように配置されている。ランド２７とランド２８とは、左右方向に延びる第４の直線Ｌ４上に所定間隔を空けて隣り合うように配置されている。ランド２９とランド３０とは、左右方向に延びる第５の直線Ｌ５上に所定間隔を空けて隣り合うように配置されている。ランド３１とランド３２とは、左右方向に延びる第６の直線Ｌ６上に所定間隔を空けて隣り合うように配置されている。このようなランド２５〜３２の配置により、４つの抵抗１６，１７，１８，１９は互いに平行かつ左右方向に関し等しい位置に実装されることとなる。そのため、４つの抵抗１６，１７，１８，１９が１枚のチップに内蔵された多連チップ型抵抗器Ｘを用いることができる。そこで、本実施形態では、多連チップ型抵抗器Ｘをランド２５〜３２上に実装する。このとき、抵抗１６，１７，１８，１９の各端子は、ランド２５〜３２にそれぞれ接続される。

以上のような実装パターンにより、リード４１とリード４３とは抵抗１８を介して接続され、リード４２とリード４４とは抵抗１９を介して接続される。また、リード４７とリード４９とは抵抗１６を介して接続され、リード４８とリード５０とは抵抗１７を介して接続される。これにより、配線基板８０には、リード４１に入力された電気信号が抵抗１８，リード４３，リード４５，トランジスタ８１ａ，リード５７を通り、リード６１から出力される電流制御回路Ａ１と、リード４２に入力された電気信号が抵抗１９，リード４４，リード４６，トランジスタ８１ｂ，リード５８を通り、リード６２から出力される電流制御回路Ｂ１とが形成される。

次に、ＦＥＴ８２を実装する場合について説明する。図４に示すように、ＦＥＴ８２は、ランド８〜１３上に実装される。このとき、ＦＥＴ８２の６つの端子のうち、２つのゲート端子がランド８，９にそれぞれ接続され、２つのソース端子がランド１２，１３にそれぞれ接続され、２つのドレイン端子がランド１０，１１にそれぞれ接続される。

また、ＦＥＴ８２と共に、抵抗１８，１９，２０，２１を実装する。このとき、抵抗１８，１９，２０，２１を実装するためのランド２９，３１，３３，３５は、前後方向に延びる直線Ｌ１（図２参照）上に、前方から後方へ順に配置されており、ランド３０，３２，３４，３６は、前後方向に延び、直線Ｌ１とは異なる他の直線Ｌ２（図２参照）上に、前方から後方へ順に配置されている。また、ランド２９とランド３０とは、左右方向に延びる第５の直線Ｌ５上に所定間隔を空けて隣り合うように配置されている。ランド３１とランド３２とは、左右方向に延びる第６の直線Ｌ６上に所定間隔を空けて隣り合うように配置されている。ランド３３とランド３４とは、左右方向に延びる第７の直線Ｌ７上に所定間隔を空けて隣り合うように配置されている。ランド３５とランド３６とは、左右方向に延びる第８の直線Ｌ８上に所定間隔を空けて隣り合うように配置されている。このようなランド２９〜３６の配置により、４つの抵抗１８，１９，２０，２１は互いに平行かつ左右方向に関し等しい位置に実装されることとなる。そのため、４つの抵抗１８，１９，２０，２１が１枚のチップに内蔵された多連チップ型抵抗器Ｙを用いることができる。そこで、本実施形態では、多連チップ型抵抗器Ｙをランド２９〜３６上に実装する。このとき、抵抗１８，１９，２０，２１の各端子は、ランド２９〜３６にそれぞれ接続される。

以上のような実装パターンにより、リード４１とリード４３とは抵抗１８を介して接続され、リード４２とリード４４とは抵抗１９を介して接続される。また、リード５３とリード５５とは抵抗２０を介して接続され、リード５４とリード５６とは抵抗２１を介して接続される。これにより、配線基板８０には、リード４１に入力された電気信号が抵抗１８，リード４３，リード５１，ＦＥＴ８２，リード５９を通り、リード６１から出力される電圧制御回路Ａ２と、リード４２に入力された電気信号が抵抗１９，リード４４，リード５２，ＦＥＴ８２，リード６０を通り、リード６２から出力される電圧制御回路Ｂ２とが形成される。また、電流制御回路Ａ１と電圧制御回路Ａ２とにより回路Ａ０（図２参照）が形成され、電流制御回路Ｂ１と電圧制御回路Ｂ２とにより回路Ｂ０（図２参照）が形成される。

以上のように、本実施形態に係る配線基板８０には、トランジスタ８１ａ，８１ｂとＦＥＴ８２といった種類の異なるスイッチング素子を選択的に実装することができる。そのため、電流制御回路Ａ１，Ｂ１と電圧制御回路Ａ２，Ｂ２とを、一つの配線基板８０上に選択的に形成することができる。これにより、配線基板８０は、仕様の異なる（例えば、出力信号の対象物の異なる）複数の鞍乗型車両の電子制御装置に対して、共通して使用することができる。したがって、量産性に富み、各車両にかかるコストを削減することができる。

また、本配線基板８０では、前述したランド２５〜３６の規則的な配置により、抵抗１６〜２１を平行にかつ左右方向において等しい位置に実装することができる。そのため、トランジスタ８１ａ，８１ｂを実装する場合には、４つの抵抗１６〜１９を１枚のチップに内蔵した多連チップ型抵抗器Ｘを用いることが可能となり、また、ＦＥＴ８２を実装する際には、４つの抵抗１８〜２１を１枚のチップに内蔵した多連チップ型抵抗器Ｙを用いることが可能となる。これにより、同一の配線基板８０を用いて、抵抗１６〜１９または抵抗１８〜２１を簡単に実装することができ、実装の手間およびコストを削減することができる。また、多連チップ型抵抗器を用いる場合、抵抗を一つずつ実装する場合に比べ、基板上に確保すべきスペースを縮小することができる。したがって、本配線基板８０によれば、基板面積の縮小化も図ることができる。なお、抵抗１８，１９の抵抗値は、トランジスタ８１ａ，８１ｂを実装する場合とＦＥＴ８２を実装する場合とで異なっていてもよく、同じであってもよい。

また、本配線基板８０では、電流制御回路Ａ１と電圧制御回路Ａ２との間において、リード４１、ランド２９，３０およびリード４３を共有させている。また、電流制御回路Ｂ１と電圧制御回路Ｂ２との間において、リード４２、ランド３１，３２およびリード４４を共有させている。これにより、多連チップ型抵抗器Ｘを実装するためのスペースと多連チップ型抵抗器Ｙを実装するためのスペースとを、一部（本実施形態では抵抗１８，１９）において重ねることができる。したがって、抵抗１６〜２１を実装するためのスペースのさらなる縮小化を図ることができ、さらには、基板面積の縮小化も図ることができる。

本実施形態では、ランド２５がランド２６よりも左側に配置され、ランド２７がランド２８よりも左側に配置されていた。しかし、ランド２５，２６とランド２７，２８の配置をそれぞれ逆転させることも可能である。また、ランド３３がランド３４よりも左側に配置され、ランド３５がランド３６よりも左側に配置されていた。しかし、ランド３３，３４とランド３５，３６の配置をそれぞれ逆転させることも可能である。

なお、本配線基板８０では、電流制御回路として２つの回路Ａ１，Ｂ１を設け、電圧制御回路として２つの回路Ａ２，Ｂ２を設けていたが、電流制御回路Ａ１と電圧制御回路Ａ２とからなる回路Ａ０（図２参照）または、電流制御回路Ｂ１と電圧制御回路Ｂ２とからなる回路Ｂ０（図２参照）のみを設けても、上述の効果と同様の効果を得ることができる。

また、本配線基板８０に、電流制御回路Ａ１，Ｂ１と同一構成の回路と、電圧制御回路Ａ２，Ｂ２と同一構成の回路とを加えることも可能である。

上述の場合、図５に示すように、回路Ａ１のランド２５または回路Ｂ１のランド２７に対応するランド２５ｃは、直線Ｌ１上にランド２５，２７のいずれか一方または両方と前後方向に関して隣り合うように配置する。回路Ａ１のランド２６または回路Ｂ１のランド２８に対応するランド２６ｃは、直線Ｌ２上にランド２６，２８のいずれか一方または両方と前後方向に関して隣り合うように配置する。回路Ａ２のランド３３または回路Ｂ２のランド３５に対応するランド３３ｃは、直線Ｌ１上にランド３３，３５のいずれか一方または両方と前後方向に関して隣り合うように配置する。回路Ａ２のランド３４または回路Ｂ２のランド３６に対応するランド３４ｃは、直線Ｌ２上にランド３４，３６のいずれか一方または両方と前後方向に関して隣り合うように配置する。回路Ａ１，Ａ２のランド２９または回路Ｂ１，Ｂ２のランド３１に対応するランド２９ｃは、直線Ｌ１上にランド２９，３１のいずれか一方または両方と前後方向に関して隣り合うように配置する。回路Ａ１，Ａ２のランド３０または回路Ｂ１，Ｂ２のランド３２に対応するランド３０ｃは、直線Ｌ２上にランド３０，３２のいずれか一方または両方と前後方向に関して隣り合うように配置する。なお、図５では、ランド２５ｃ，２６ｃはランド２５，２６の前側においてランド２５，２６と隣り合い、ランド２９ｃ，３０ｃはランド２９，３０の前側においてランド２９，３０と隣り合い、ランド３３ｃ，３４ｃはランド３３，３４の前側においてランド３３，３４と隣り合うように配置されている。

このように各ランドを配置することにより、電流制御回路Ａ１，Ｂ１と同一構成の回路と、電圧制御回路Ａ２，Ｂ２と同一構成の回路とを一つずつ加えた場合であっても、並列に並べられた６つの抵抗を内蔵した多連チップ型抵抗器Ｘｃ，Ｙｃを用いることによって、上述の効果と同様の効果を得ることができる。なお、電流制御回路Ａ１，Ｂ１と同一構成の回路と、電圧制御回路Ａ２，Ｂ２と同一構成の回路とは、一つだけでなく、複数加えても同様の効果を得ることができる。

なお、本実施形態に係る回路１では、電流制御型の第１のスイッチング素子と電圧制御型の第２のスイッチング素子とを選択的に実装可能としており、第１のスイッチング素子としてトランジスタ８１ａ，８１ｂを用い、第２のスイッチング素子としてＦＥＴ８２を用いることとしていた。しかし、第１，第２のスイッチング素子はこれらのものに限られない。また、本実施形態に係る回路１には、トランジスタ８１ａ，８１ｂとしてバイポーラトランジスタを使用し、ＦＥＴ８２としてゲート端子，ドレイン端子，ソース端子をそれぞれ２つずつ備えるパッケージタイプのＦＥＴを使用する。しかし、トランジスタ８１ａ，８１ｂおよびＦＥＴ８２はこれらに限られない。

（第２の実施形態）
本実施形態では、鞍乗型車両９０の全体構成については第１の実施形態と同様であるため、その説明は省略する。また、図６に示すように、本実施形態の配線基板１８０にも、第１の実施形態の配線基板８０と同様に、トランジスタ８１ａおよびトランジスタ８１ｂ（図７参照）とＦＥＴ８２（図８参照）とを選択的に実装可能に構成された回路１０１が設けられている。回路１０１は、第１の実施形態の回路１と一部において構成が共通しており、トランジスタ８１ａ，８１ｂ（図７参照）を実装するためのランド２〜４，５〜７、ＦＥＴ（図８参照）を実装するためのランド８〜１３、リード５７〜６６は、第１の実施形態とほぼ同様に構成されている。そのため、これらの説明を省略し、異なる部分についてのみ説明することとする。なお、以下、図６の上側を前側、下側を後側、左側を左側、右側を右側と称して説明する。

回路１０１には、ランド１１１〜１２２が設けられている。ランド１１１〜１２２は格子状に配置されている。ランド１１１〜１１４は、前後方向に延びる第１の直線Ｌ１１上に、前側から後側に向かって順に設けられている。ランド１１５〜１１８は、第１の直線Ｌ１１の右側において前後方向に延びる第２の直線Ｌ１２上に、前側から後側に向かって順に設けられている。ランド１１９〜１２２は、第２の直線Ｌ２の右側において前後方向に延びる第３の直線Ｌ１３上に、前側から後側に向かって順に設けられている。また、ランド１１１，１１５および１１９は、左右方向に延びる第４の直線Ｌ１４上に、左側から右側に向かって順に配置されている。ランド１１２，１１６および１２０は、第４の直線Ｌ１４の後側において左右方向に延びる第５の直線Ｌ１５上に、左側から右側に向かって順に配置されている。ランド１１３，１１７および１２１は、第５の直線Ｌ１５の後側において左右方向に延びる第６の直線Ｌ１６上に、左側から右側に向かって順に配置されている。ランド１１４，１１８および１２２は、第６の直線Ｌ１６の後側において左右方向に延びる第７の直線Ｌ１７上に、左側から右側に向かって順に配置されている。

後述するが、ランド１１１〜１１４はそれぞれ、抵抗１７２〜１７５（図７参照）の一方の端子を実装するためのランドであり、ランド１１９〜１２２はそれぞれ、抵抗１７６〜１７９（図８参照）の一方の端子を実装するためのランドである。また、ランド１１５は、抵抗１７２（図７参照）の他方の端子または抵抗１７６（図８参照）の他方の端子を実装するためのランドである。ランド１１６は、抵抗１７３（図７参照）の他方の端子または抵抗１７７（図８参照）の他方の端子を実装するためのランドである。ランド１１７は、抵抗１７４（図７参照）の他方の端子または抵抗１７８（図８参照）の他方の端子を実装するためのランドである。ランド１１８は、抵抗１７５（図７参照）の他方の端子または抵抗１７９（図８参照）の他方の端子を実装するためのランドである。

回路１０１には、一端部がマイコン出力端子等（図示省略）に接続されたリード１４１，１４２が配設されている。リード１４１の他端部はランド１１１に接続されており、リード１４２の他端部はランド１１３に接続されている。リード１４１，１４２はそれぞれ、マイコン出力端子等から入力された電気信号をランド１１１，１１３に接続された他端部に向かって送信する。

ランド１１５には、リード１４３の一端部が接続されている。また、ランド１１７には、リード１４４の一端部が接続されている。リード１４３，１４４は、ランド１１５，１１７側の一端部から入力された電気信号を他端部に向かって送信する。

リード１４３の他端部には、リード４５の一端部が接続されている。リード４５の他端部は、ランド２に接続されている。また、リード１４４の他端部には、リード４６の一端部が接続されている。リード４６の他端部は、ランド５に接続されている。リード４５，４６は、リード１４３，１４４側の一端部から入力された電気信号をランド２，５側の他端部に向かって送信する。

ランド１１５には、リード１４７の一端部が接続されている。リード１４７の他端部は、ランド１１２に接続されている。また、ランド１１７には、リード１４８の一端部が接続されている。リード１４８の他端部は、ランド１１４に接続されている。リード１４７，１４８は、ランド１１５，１１７側の一端部から入力された電気信号をランド１１２，１１４側の他端部に向かって送信する。

ランド１１６にはリード１４９の一端部が接続されている。リード１４９の他端部は、配線基板１８０のグランド層Ｇに接続されている。また、ランド１１８には、リード１５０の一端部が接続されている。リード１５０の他端部は、配線基板１８０のグランド層Ｇに接続されている。リード１４９，１５０のランド１１６，１１８側の一端部から入力された電気信号は、リード１４９，１５０によってグランド層Ｇに導かれる。

リード１４３の他端部には、リード５１の一端部が接続されている。リード５１の他端部は、ランド８に接続されている。また、リード１４４の他端部には、リード５２の一端部が接続されている。リード５２の他端部は、ランド９に接続されている。リード５１，５２は、リード１４３，１４４側の一端部から入力された電気信号をランド８，９側の他端部に向かって送信する。

リード１４１の中途部には、リード１７０の一端部が接続されている。リード１７０の他端部は、ランド１１９に接続されている。また、リード１４２の中途部には、リード１７１の一端部が接続されている。リード１７１の他端部はランド１２１に接続されている。リード１７０，１７１は、リード１４１，１４２側の一端部から入力された電気信号をランド１１９，１２１側の他端部に向かって送信する。

リード１７０の中途部には、リード１５３の一端部が接続されている。リード１５３の他端部は、ランド１２０に接続されている。また、リード１７１の中途部には、リード１５４の一端部が接続されている。リード１５４の他端部はランド１２２に接続されている。リード１５３，１５４は、リード１４１，１４２側の一端部から入力された電気信号をランド１２０，１２２側の他端部に向かって送信する。

以上が配線基板１８０および配線基板１８０に設けられた回路１０１の構成である。次に、配線基板１８０への、トランジスタ８１ａ，８１ｂおよびＦＥＴ８２の実装パターンについて説明する。

まず、トランジスタ８１ａ，８１ｂを実装する場合について説明する。なお、トランジスタ８１ａ，８１ｂの実装については第１の実施形態と同様であるため、説明を省略する。

図７に示すように、トランジスタ８１ａ，８１ｂを実装する際、共に、抵抗１７２，１７３，１７４，１７５を実装する。このとき、抵抗１７２，１７３，１７４，１７５の一方の端子を実装するためのランド１１１〜１１４は、前後方向に延びる第１の直線Ｌ１１上に、前側から後側に向かって順に設けられている。また、抵抗１７２，１７３，１７４，１７５の他方の端子を実装するための抵抗ランド１１５〜１１８は、第１の直線Ｌ１１の右側において前後方向に延びる第２の直線Ｌ１２上に、前側から後側に向かって順に設けられている。このようなランド１１１〜１１８の配置により、４つの抵抗１７２，１７３，１７４，１７５は互いに平行かつ左右方向に関し等しい位置に実装されることとなる。そのため、４つの抵抗１７２，１７３，１７４，１７５が１枚のチップに内蔵された多連チップ型抵抗器Ｘ’を用いることができる。よって、多連チップ型抵抗器Ｘ’をランド１１１〜１１８上に実装する。このとき、抵抗１７２，１７３，１７４，１７５の各端子は、ランド１１１〜１１８にそれぞれ接続される。

以上のような実装パターンにより、リード１４１とリード１４３とは抵抗１７２を介して接続され、リード１４２とリード１４４とは抵抗１７４を介して接続される。また、リード１４７とリード１４９とは抵抗１７３を介して接続され、リード１４８とリード１５０とは抵抗１７５を介して接続される。これにより、配線基板１８０には、リード１４１に入力された電気信号が抵抗１７２，リード１４３，リード４５，トランジスタ８１ａ，リード５７を通り、リード６１から出力される電流制御回路Ａ１１と、リード１４２に入力された電気信号が抵抗１７４，リード１４４，リード４６，トランジスタ８１ｂ，リード５８を通り、リード６２から出力される電流制御回路Ｂ１１とが形成される。

次に、ＦＥＴ８２を実装する場合について説明する。なお、ＦＥＴ８２の実装については第１の実施形態と同様であるため、説明を省略する。

図８に示すように、ＦＥＴ８２を実装する際、共に、抵抗１７６，１７７，１７８，１７９を実装する。このとき、抵抗１７６，１７７，１７８，１７９の他方の端子を実装するためのランド１１５〜１１８は、第１の直線Ｌ１１の右側において前後方向に延びる第２の直線Ｌ１２上に、前側から後側に向かって順に設けられている。また、抵抗１７６，１７７，１７８，１７９の一方の端子を実装するためのランド１１９〜１２２は、第２の直線Ｌ１２の右側において前後方向に延びる第３の直線Ｌ１３上に、前側から後側に向かって順に設けられている。このようなランド１１５〜１２２の配置により、４つの抵抗１７６，１７７，１７８，１７９は互いに平行かつ左右方向に関し等しい位置に実装されることとなる。そのため、４つの抵抗１７６，１７７，１７８，１７９が１枚のチップに内蔵された多連チップ型抵抗器Ｙ’を用いることができる。よって、多連チップ型抵抗器Ｙ’をランド１１５〜１２２上に実装する。このとき、抵抗１７６，１７７，１７８，１７９の各端子は、ランド１１５〜１２２にそれぞれ接続される。

以上のような実装パターンにより、リード１７０とリード１４３とは抵抗１７６を介して接続され、リード１７１とリード１４４とは抵抗１７８を介して接続される。また、リード１５３とリード１４９とは抵抗１７７を介して接続され、リード１５４とリード１５０とは抵抗１７９を介して接続される。これにより、配線基板１８０には、リード１４１に入力された電気信号がリード１７０，抵抗１７６，リード１４３，リード５１，ＦＥＴ８２，リード５９を通り、リード６１から出力される電圧制御回路Ａ１２と、リード１４２に入力された電気信号がリード１７１，抵抗１７８，リード１４４，リード５２，ＦＥＴ８２，リード６０を通り、リード６２から出力される電圧制御回路Ｂ１２とが形成される。また、電流制御回路Ａ１１と電圧制御回路Ａ１２とにより回路Ａ１０（図６参照）が形成され、電流制御回路Ｂ１１と電圧制御回路Ｂ１２とにより回路Ｂ１０（図６参照）が形成される。

以上のように、本実施形態に係る配線基板１８０によれば、第１の実施形態に係る配線基板８０と同様に、トランジスタ８１ａ，８１ｂとＦＥＴ８２といった種類の異なるスイッチング素子を選択的に実装することができる。そのため、電流制御回路Ａ１１，Ｂ１１と電圧制御回路Ａ１２，Ｂ１２とを、一つの配線基板１８０上に選択的に形成することができる。これにより、配線基板１８０は、仕様の異なるいずれの鞍乗型車両の電子制御装置に対しても使用することができる。したがって、量産性に富み、各車両にかかるコストを削減することができる。

また、本配線基板１８０では、ランド１１１〜１２２が格子状に設けられているため、抵抗１７２〜１７５および抵抗１７６〜１７９をそれぞれ平行にかつ左右方向に関して等しい位置に実装することができる。そのため、本配線基板１８０においてもトランジスタ８１ａ，８１ｂを実装する場合には、４つの抵抗１７２〜１７５が１枚のチップに内蔵された多連チップ型抵抗器Ｘ’を用いることができ、ＦＥＴ８２を実装する際には、４つの抵抗１７６〜１７９が１枚のチップに内蔵された多連チップ型抵抗器Ｙ’を用いることができる。これにより、配線基板１８０を用いることにより、抵抗１７２〜１７５または抵抗１７６〜１７９を簡単に実装することが可能となり、実装の手間およびコストを削減することができる。また、多連チップ型抵抗器を用いることにより、基板面積の縮小化を図ることもできる。

また、本配線基板１８０では、電流制御回路Ａ１１，Ｂ１１と電圧制御回路Ａ１２，Ｂ１２との間において、ランド１１５〜１１８を共有させている。これにより、ランドの個数を２／３に減少させることができる。また、電流制御回路Ａ１１，Ｂ１１と電圧制御回路Ａ１２，Ｂ１２との間においてランド１１５〜１１８を共有させることにより、配線１４３，１４４および配線１４９，１５０についても共有させることができる。したがって、本配線基板１８０によれば、基板面積の縮小化を図ることができる。

なお、本配線基板１８０では、電流制御回路として２つの回路Ａ１１，Ｂ１１を設け、電圧制御回路として２つの回路Ａ１２，Ｂ１２を設けていたが、電流制御回路Ａ１１と電圧制御回路Ａ１２とからなる回路Ａ１０（図６参照）、または、電流制御回路Ｂ１１と電圧制御回路Ｂ１２とからなる回路Ｂ１０（図６参照）のみを設けても、上述の効果と同様の効果を得ることができる。

また、電流制御回路Ａ１１，Ｂ１１と同一構成の回路と、電圧制御回路Ａ１２，Ｂ１２と同一構成の回路とを加えることも可能である。このような場合、回路Ａ１１のランド１１１または回路Ｂ１１のランド１１３に対応するランドと、回路Ａ１１のランド１１２または回路Ｂ１１のランド１１４に対応するランドとを第１の直線Ｌ１１上に配置する。そして、６つの抵抗を１つのチップに内蔵した多連チップ型抵抗器を用いることにより、上述の効果と同様の効果を得ることができる。また、電流制御回路Ａ１１，Ｂ１１と同一構成の回路と、電圧制御回路Ａ１２，Ｂ１２と同一構成の回路とは、一つだけでなく、複数加えても同様の効果を得ることができる。

以上説明したように、本発明は、配線基板およびそれを備えた鞍乗型車両に関し、特に、種類の異なるスイッチング素子を選択的に実装可能に構成された配線基板およびそれを備えた鞍乗型車両について有用である。

第１の実施形態に係る鞍乗型車両の側面図である。 第１の実施形態に係る配線基板に設けられた回路の構成図である。 図２の回路においてトランジスタを実装する場合の構成を示す図である。 図２の回路においてＦＥＴを実装する場合の構成を示す図である。 変形例に係る回路の一部を示す図である。 第２の実施形態に係る配線基板に設けられた回路の構成図である。 図６の回路においてトランジスタを実装する場合の構成を示す図である。 図６の回路においてＦＥＴを実装する場合の構成を示す図である。 従来の配線基板に設けられた回路の構成図である。 図９の回路においてトランジスタを実装する場合の構成を示す図である。 図９の回路においてＦＥＴを実装する場合の構成を示す図である。

符号の説明

１ 回路
２，５ ランド（第７のランド）
３，６ ランド（第８のランド）
８，９ ランド（第９のランド）
１２，１３ ランド（第１０のランド）
１６，１７ 抵抗（第１抵抗）
１８，１９ 抵抗（第２抵抗、第３抵抗）
２０，２１ 抵抗（第４抵抗）
２５，２７ ランド（第１のランド）
２６，２８ ランド（第２のランド）
２９，３１ ランド（第３のランド）
３０，３２ ランド（第４のランド）
３３，３５ ランド（第５のランド）
３４，３６ ランド（第６のランド）
４１，４２ リード（第１の導線）
４３，４４ リード（第２の導線）
４５，４６ リード（第３の導線）
４７，４８ リード（第５の導線）
４９，５０ リード（第６の導線）
５１，５２ リード（第４の導線）
５３，５４ リード（第７の導線）
５５，５６ リード（第８の導線）
５７，５８ リード（第９の導線）
５９，６０ リード（第１０の導線）
８１ａ，８１ｂ トランジスタ（第１のスイッチング素子）
８２ ＦＥＴ（第２のスイッチング素子）
９０ 鞍乗型車両
Ｇ グランド層（グランド）
Ｘ 多連チップ型抵抗器（第１の多連チップ型抵抗器）
Ｙ 多連チップ型抵抗器（第２の多連チップ型抵抗器）

Claims (10)

1. 第１の抵抗および第２の抵抗と共に用いられる第１のスイッチング素子と、第３の抵抗および第４の抵抗と共に用いられる第２のスイッチング素子とが選択的に実装される配線基板であって、
   第１のランドと、当該第１のランドから所定間隔離れて所定方向に配置された第２のランドと、
   第３のランドと、当該第３のランドから前記所定間隔離れて前記所定方向に配置された第４のランドと、
   第５のランドと、当該第５のランドから前記所定間隔離れて前記所定方向に配置された第６のランドと、を備え、
   前記第１のランドと前記第３のランドと前記第５のランドとは、前記所定方向と略直交する方向に順に配置され、
   前記第２のランドと前記第４のランドと前記第６のランドとは、前記所定方向と略直交する方向に順に配置され、
   前記第１のスイッチング素子が実装されるときには、前記第１のランドおよび前記第２のランド上に前記第１の抵抗が実装されるとともに、前記第３のランドおよび前記第４のランド上に前記第２の抵抗が実装され、
   前記第２のスイッチング素子が実装されるときには、前記第３のランドおよび前記第４のランド上に前記第３の抵抗が実装されるとともに、前記第５のランドおよび前記第６のランド上に前記第４の抵抗が実装される、配線基板。
2. 前記第１の抵抗および前記第２の抵抗は第１の多連チップ型抵抗器によって形成され、または、前記第３の抵抗および前記第４の抵抗は第２の多連チップ型抵抗器によって形成され、
   前記第１の多連チップ型抵抗器または前記第２の多連チップ型抵抗器が実装されている、請求項１に記載の配線基板。
3. 前記第１〜第６のランドと、
   前記第１のスイッチング素子を実装するために、入力側に設けられた第７のランドおよび出力側に設けられた第８のランドと、
   前記第２のスイッチング素子を実装するために、入力側に設けられた第９のランドおよび出力側に設けられた第１０のランドと、
   出力側端が前記第３のランドに接続された第１の導線と、
   入力側端が前記第４のランドに接続された第２の導線と、
   入力側端が前記第２の導線の出力側端に接続され、出力側端が前記第７のランドに接続された第３の導線と、
   入力側端が前記第２の導線の出力側端に接続され、出力側端が前記第９のランドに接続された第４の導線と、
   入力側端が前記第２の導線の中途部または前記第３の導線の中途部に接続され、出力側端が前記第２のランドに接続された第５の導線と、
   入力側端が前記第１のランドに接続され、出力側端がグランドに接続された第６の導線と、
   入力側端が前記第１の導線の中途部に接続され、出力側端が前記第５のランドに接続された第７の導線と、
   入力側端が前記第６のランドに接続され、出力側端がグランドに接続された第８の導線と、
   入力側端が前記第８のランドに接続された第９の導線と、
   入力側端が前記第１０のランドに接続された第１０の導線と、を有する回路を備えている、請求項１に記載の配線基板。
4. 複数の前記回路を有し、
   前記複数の回路の各第１のランドは、前記所定方向と略直交する方向に、それぞれ隣り合うように配置され、
   前記複数の回路の各第３のランドは、前記所定方向と略直交する方向に、それぞれ隣り合うように配置され、
   前記複数の回路の各第５のランドは、前記所定方向と略直交する方向に、それぞれ隣り合うように配置されている、請求項３に記載の配線基板。
5. 第１の抵抗および第２の抵抗と共に用いられる第１のスイッチング素子と、第３の抵抗および第４の抵抗と共に用いられる第２のスイッチング素子とが選択的に実装される配線基板であって、
   第１のランドと、当該第１のランドから所定間隔離れて所定方向に配置された第２のランドと、
   第３のランドと、当該第３のランドから前記所定間隔離れて前記所定方向に配置された第４のランドと、
   第５のランドと、当該第５のランドから前記所定間隔離れて前記所定方向に配置された第６のランドと、を備え、
   前記第１のランドと前記第３のランドと前記第５のランドとは、前記所定方向と略直交する方向に順に配置され、
   前記第２のランドと前記第４のランドと前記第６のランドとは、前記所定方向と略直交する方向に順に配置され、
   前記第１のスイッチング素子が実装されるときには、前記第１のランドおよび前記第３のランド上に前記第１の抵抗が実装されるとともに、前記第２のランドおよび前記第４のランド上に前記第２の抵抗が実装され、
   前記第２のスイッチング素子が実装されるときには、前記第３のランドおよび前記第５のランド上に前記第３の抵抗が実装されるとともに、前記第４のランドおよび前記第６のランド上に前記第４の抵抗が実装される、配線基板。
6. 前記第１の抵抗および前記第２の抵抗は第１の多連チップ型抵抗器によって形成され、または、前記第３の抵抗および前記第４の抵抗は第２の多連チップ型抵抗器によって形成され、
   前記第１の多連チップ型抵抗器または前記第２の多連チップ型抵抗器が実装されている、請求項５に記載の配線基板。
7. 前記第１〜第６のランドと、
   前記第１のスイッチング素子を実装するために、入力側に設けられた第７のランドおよび出力側に設けられた第８のランドと、
   前記第２のスイッチング素子を実装するために、入力側に設けられた第９のランドおよび出力側に設けられた第１０のランドと、
   出力側端が前記第１のランドに接続された第１の導線と、
   入力側端が前記第３のランドに接続された第２の導線と、
   入力端側が前記第２の導線の出力側端に接続され、出力側端が前記第７のランドに接続された第３の導線と、
   入力側端が前記第２の導線の出力側端に接続され、出力側端が前記第９のランドに接続された第４の導線と、
   入力側端が前記第３のランドに接続され、出力側端が前記第２のランドに接続された第５の導線と、
   入力側端が前記第４のランドに接続され、出力側端がグランドに接続された第６の導線と、
   入力側端が前記第１の導線の中途部に接続され、出力側端が前記第５のランドに接続された第７の導線と、
   入力側端が前記第７の導線の中途部に接続され、出力側端が前記第６のランドに接続された第８の導線と、
   入力側端が前記第８のランドに接続された第９の導線と、
   入力側端が前記第１０のランドに接続された第１０の導線と、を有する回路を備えている、請求項５に記載の配線基板。
8. 複数の前記回路を有し、
   前記複数の回路の各第１のランドおよび各第２のランドは、前記所定方向に延びる同一直線上に配置されている、請求項７に記載の配線基板。
9. 前記第１のスイッチング素子はバイポーラトランジスタであり、前記第２のスイッチング素子は電解効果トランジスタである、請求項４または８に記載の配線基板。
10. 請求項１または５に記載の配線基板を備える、鞍乗型車両。
    

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