TWI509507B - 用以判定多個二進位數值之最小／最大值之方法與裝置 - Google Patents

用以判定多個二進位數值之最小／最大值之方法與裝置 Download PDF

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Description

用以判定多個二進位數值之最小/最大值之方法與裝置
本發明之實施例係有關一種用於判定多個二進制數值中之一最小/最大值之方法及裝置，特定言之，本發明之實施例係有關一種用於由儲存於遠離一中央處理器之不同位置之多個二進制數值中判定一最小/最大值之方法及裝置。
記憶體元件及積體電路(IC)需經測試來確保可妥當操作，特定言之，要求於製造中的IC或記憶體發展期間進行測試。於測試期間，此等待測元件(DUT)暴露於各種類型之刺激信號，來自於該等元件之回應經測量、處理且通常與一期望回應作比較。此種測試可藉自動測試設備(ATE)進行，ATE通常係根據特定元件測試程式執行此等工作。
此等自動測試設備之實例為凡瑞基(Verigy)V93000系列及凡瑞基V5000系列，前者為用於測試單晶片系統、單封裝體系統、及高速記憶體元件之平台。後者系列係用於晶圓分類及最終測試中測試記憶體元件包括快閃記憶體及多晶片封裝體。
於此種自動測試設備或測試器中，可獲得多個測試結果且儲存於遠離中央處理區之多個位置。舉例言之，結果可能係基於由多個處理元件或稱作為處理器所提供之不同刺激信號產生，該等處理器不僅產生刺激信號，同時也接收來自於該待測元件或來自於多個待測元件之回應。用於測試動作，通常於並列的全部通道上執行一測試常式。執 行的測試常式或由測試常式所使用之資料可與各通道間不同。但為了快速執行測試，可能期望儘可能使用廣播且共通讀取，其要求不同通道的相關測試資料係被儲存於全部此等通道的相同記憶體位址。找出如何將某種大小之記憶體區塊分派於某些通道集合係由測試器記憶體管理執行。用於某些複雜的測試應用，可能有限制，不同通道的相關資料必須於相同位址校準，結果導致測試器記憶體中之未使用的間隙。隨著測試處理器內部嵌入式處理器運算威力的增加，各個處理器可自我管理其記憶體，且於中央處理器與測試處理器間之通訊中可只使用該記憶體區塊之符號位址。藉此限制，可避免不同通道的相關資料須校準於相同位址的限制。但如此可能要求中央處理器知曉儲存於測試處理器中之若干數值的最小值或最大值。其中一個實例為下述問題：給定一通道集合，多少記憶體可仍然分派於全部此等通道，換言之，於各個通道上最大的自由記憶體連續區塊之最小尺寸為何？
 發明概要
本發明之目的係提供一種以處理上及時間上有效方式，由儲存於不同位置之多個二進制數值判定一最小值或最大值之一種改良方法。
本目的係藉由如申請專利範圍第1項之方法、如申請專利範圍第6項之電腦儲存媒體、如申請專利範圍第7項之電腦程式產品、如申請專利範圍第8項之電腦程式、如申請專 利範圍第9項之系統、及如申請專利範圍第12項之裝置解決。
本發明提供一種用於判定多個二進制數值中之一最小/最大值之方法，該方法包含：(a)判定其隨後全部位元數值皆相同之多個二進制數值中之一位元位置；(b)由該等多個二進制數值中選出該等二進制數值，其於(a)判定之位元位置及全部隨後位元位置(若有)之位元數值包含一預定值；(c)重複步驟(a)及步驟(b)，其中步驟(a)係基於步驟(b)中選出之二進制數值重複，直至只剩餘一個選定的二進制數值或多個匹配的二進制數值為止；及(d)提供該剩餘二進制數值作為該最小/最大值。
本發明之實施例提供一種用於判定多個二進制數值中之一最小/最大值之裝置，其包含一處理器，其係配置來根據本發明之實施例之方法操作。
本發明之額外實施例提供一種用於判定多個二進制數值中之一最小/最大值之系統，其中該系統包含一中央處理器，一耦接至該中央處理器之邏輯電路，及其配置來將多個輸入值之一逐位元或(OR)組合及一逐位元及(AND)組合輸出至該中央處理器，及與該等處理器相關聯之多個記憶體，各個記憶體係耦接至該邏輯電路及耦接來保有多個二進制數值中之一者，其中該中央處理器係配置來根據本發明之實施例之方法操作。
圖式簡單說明
後文將參考附圖說明本發明之實施例，附圖中：第1圖顯示習知測試器之示意圖；第2圖顯示根據本發明之實施例之測試器之示意圖；及第3圖為流程圖顯示用於判定多個二進制數值中之一最小/最大值之實施例。
 較佳實施例之詳細說明
第1圖顯示一測試器100之示意圖，該測試器100包含一中央處理器102及多個個別處理器P1 至Pn ，如第1圖中連結個別處理器P1 至Pn 與中央處理器102之個別箭頭指示，處理器P1 至Pn 係耦接至該中央處理器102。測試器100可連結或耦接單一待測元件或多個待測元件，如104指示。進一步，測試器100包含一輸出端106用於提供例如指示DUT 104之測試結果之輸出信號。多個處理器P1 至Pn 可設置用於提供個別刺激信號予DUT 104，而又用於接收來自DUT之個別回應信號。如第1圖指示，各個處理器P1 至Pn 可保有一個或多個呈二進制形式之數值表示回應信號或指示利用個別處理器施加至DUT 104之測試之測試結果的另一個信號。
於第1圖所示實施例中，個別處理器P1 儲存呈二進制形式之數值45(101101)，個別處理器P2 儲存呈二進制形式之數值57(111001)，個別處理器P3 儲存呈二進制形式之數值13(001101)，個別處理器P4 儲存呈二進制形式之數值44(101100)，個別處理器P5 儲存呈二進制形式之數值 29(011101)，及個別處理器Pn 儲存呈二進制形式之數值45(101101)。
於前述實施例中，測試器100包含前端處理器P1 至Pn ，其各自保有一整數值。中央處理器102現在要求儘可能快速處理全部該等數值之最小值或最大值。根據第1圖所示習知處理器，習知找出全部數值中之最小值及最大值之辦法係讓中央處理器102逐一讀取來自於處理器P1 至Pn 之數值，而其又要求n次讀取運算。
雖然大致上中央處理器102可相當快速處理簡單處理步驟或運算，但不可能快速獲得全部數值中之最小值或最大值，原因在於通常中央處理器102與個別處理器P1 至Pn 間之通訊比前述運算緩慢，換言之，假設於中央處理器將進行簡單處理步驟或運算，所需通訊步驟數目將主控總所需時間。
因此需要提供一種以處理及時間有效方式，用於由儲存於不同位置之多個二進制數值中判定一最小值或最大值之改良辦法。快速找出一個或多個最小/最大值可用於測試系統，特定言之用於管理此種測試系統之分散式處理器之記憶體。此種測試系統之一個實例使用多個通道(用於DUT之一個接腳之測量單元)，其各自具有其本身測試處理器帶有相關聯之記憶體。第2圖顯示根據本發明之實施例之測試器之示意圖。於第2圖中，已經就第1圖說明之該等元件具有相關聯之相同元件符號。由第2圖可知，除了就第1圖所述之測試器外，測試器100包含一邏輯電路108，其係耦接 於個別處理器P1 至Pn 與中央處理器102間。邏輯電路108顯示為分開元件，但其它實施例可將邏輯電路108實施為中央處理器102之一部分，如環繞此二元件之虛線指示。如此可知，邏輯電路108係配置成使用逐位元「及(AND)」或逐位元「或(OR)」組合讀取自處理器P1 至Pn 之數值。邏輯電路108之二輸出信號為「逐位元或(OR)」或「逐位元及(AND)」輸出信號，其係輸入中央處理器102。於第2圖所示實施例中，假設個別處理器P1 至Pn 保有如就第1圖所述之相同數值且此外，顯示記憶體元件M1 至Mn 其保有所指示之數值。記憶體M1 至Mn 可為處理器P1 至Pn 之一部分例如作為處理器暫存器或為耦接至個別處理器之記憶體元件。第2圖所示測試器之功能為經由使用逐位元「及(AND)」或逐位元「或(OR)」組合讀取自處理器之數值，可將讀取自全部處理器P1 至Pn 之數值於一個步驟輸入中央處理器102。使用此種全部處理器之共通讀取操作係如同由一個特定處理器讀取一個數值般快速。以類似方式，於一步驟中，資料可由中央處理器廣播至全部其它處理器或廣播至一個個別處理器。
後文將進一步參考第3圖說明使用共通讀取能力快速判定儲存於分散式處理器P1 至Pn 中之最小值或最大值之實例。
第3圖顯示用於判定與多個處理器P1 至Pn 相關聯之一個或多個最小/最大值之實施例之流程圖。原先數值係儲存於各個處理器或可儲存於它處但係與該等處理器中之一者相關聯。該二進制數值包含設定為k之多個位元，於二進制 數值表示型態中之位元係由右(最低有效位元)至左(最高有效位元)編號，始於0，亦即該數目係以位元(k-1)...0表示。i為由左(最高有效位元)至該位元之最小值為已知之第一位元位置。於就第3圖所示實例中，k=8及最初i=k。
於步驟S100，下列變數經初始化：k=8(=八個位元)；n=9(=九個處理器)；R=其中儲存用於最小/最大值判定結果之至目前為止已知位元及其中位置位元設定為0之變數；j=最高位元位置，此處逐位元及(AND)與逐位元或(OR)不同(計數最低有效位元為0)；VANDn =逐位元及(AND)之實際值；VORn =逐位元或(OR)之實際值；Pn =儲存於/與處理器n相關聯之值。
於步驟S100初始化後，其係小於i之j之數值經判定，使得由處理器P1 至Pn 所提供之全部數值之二進制表示型態之位元(k-1)...(j+1)為相等。然後，最小/最大值之位元(k-1)...(j+1)必須相等，最小值位元j須為「0」及最大值位元j須為「1」。為了判定位置j，中央處理器102取經由該等多個處理器之二進制表示型態之兩次共通讀取操作所得的逐位元「及(AND)」及逐位元「或(OR)」(參考步驟S102)。於此二位元樣式為相同的位元位置，由處理器所提供之全部數值必須相等。於此二位元樣式不同之位元位置，至少一個處理器必須已經提供0位元及至少一個處理器必須已 經提供1位元。如此，j為最有效位元位置，此處逐位元及(AND)與逐位元或(OR)相異，可經由單純檢查個別位元而於中央處理器運算。於此步驟後，位元(k-1)...j為已知亦即i可設定至j(參考步驟S104)。
於步驟S106，經由設定R之位元k-1至j+1為逐位元及(AND)及逐位元或(OR)運算結果之匹配位元，於搜尋最小值之情況下設定R之位元j(若有)為0及於搜尋最大值之情況下設定R之位元j為1，以及設定R之其餘j-1(若有)為0，則判定R之至目前為止已知位元(k-1)為0。
於步驟S108，判定j係小於或等於0。當答案為是時，處理於步驟S110結束。
否則處理前進至步驟S112，此處搜尋限於位元(k-1)...i係等於最小的最大值之已知位元之該等結果。為了準備本步驟，中央處理器102將至目前為止已知之最小/最大值位元通訊至全部處理器P1 至Pn ，以及通訊於先前迭代中全部數值之逐位元「及(AND)」及逐位元「或(OR)」之結果(於第一次迭代中，儲存於處理器中之全部原先數值之逐位元「及(AND)」及逐位元「或(OR)」之結果。進一步，中央處理器102現在指令全部處理器P1 至Pn 提供下列數值於次一步驟如下(參考步驟S112至S118)：- 當一個別處理器之原先數值Pn 之位元(k-1)至j係等於已知最小/最大值之位元時，提供原先數值Pn (參考步驟114及步驟116)，及- 對全部其它處理器，未提供原先二進制數值，反而 指令處理器提供修改數值予邏輯電路108(參考步驟S114及S118)。
特定言之，於步驟S118，依據是否使用「及(AND)」運算共通讀取或使用「或(OR)」運算共通讀取，判定修改數值。對「使用「及(AND)」共通讀取」運算，指令個別處理器送返至目前為止已知位元(k-1)...i之最小值位元。此外，也提供儲存值之前一個「或(OR)」之位元。以類似方式，指令處理器送返個別修改數值用於「使用「或(OR)」共通讀取」運算。再度，送返至目前為止已知最小位元(k-1)...i之位元及其餘位元為全部先前位元之「及(AND)位元」。恰如前述修改數值不影響限制搜尋空間處理器之數值之逐位元「及(AND)」或逐位元「或(OR)」。
基於原先數值/修改數值重複前述處理直到j0(參考步驟108、110)。
下列實例將舉例說明用於判定最小/最大值之前述辦法。
實例1
由儲存於九個處理器P1 至P9 之數值判定最小值。
原先數值：
P1 =112 → 01110000
P2 =114 → 01110010
P3 =111 → 01101111
P4 =99 → 01100011
P5 =101 → 01100101
P6 =115 → 01110011
P7 =115 → 01110011
P8 =111 → 01101111
P9 =114 → 01110010
迭代#1
至目前為止已知結果之位元數：0
至目前為止已知位元之位元遮罩：00000000
結果之位元：00000000
本迭代中由各個處理器給予中央處理器之位元：
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：4(j=4)現在已知結果之4個最高有效位元。
迭代#2
至目前為止已知結果之位元數：4
至目前為止已知位元之位元遮罩：11110000
結果之位元：011 0 0000
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至5)=匹配迭代#1中逐位元及(AND)及逐位元或(OR)之位元，本實例中之011。
- 由於搜尋最小值設定位元j(位元4)為 0 。
- 其餘位元j-1至0(位元3至0)維持為0。
原先：維持原先數值，原因在於結果之至目前為止已知位元亦即0110 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已知位元亦即0110 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止已知位元亦即0110 置換，而原先數值中之其餘位元係由 迭代#1中得自逐位元或(OR)結果之相對應位元亦即1111置換。
原先：維持原先數值，原因在於結果之至目前為止已知位元亦即0110 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已知位元亦即0110 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止已知位元亦即0110 置換，而原先數值中之其餘位元係由迭代#1中得自逐位元或(OR)結果之相對應位元亦即0000置換。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：3(j=3)現在已知結果之5個最高有效位元。
迭代#3
至目前為止已知結果之位元數：5
至目前為止已知位元之位元遮罩：11111000
結果之位元：01100 000
結果之至目前為止已知位元係藉如下產生：
- 位元k-1至j+1(位元7至4)=匹配於迭代#2中之逐位元及(AND)及逐位元或(OR)之位元，於本實例中之0110。
- 由於搜尋最大值，設定位元j(位元3)為0 。
- 其餘位元j-1至0(2至0)維持為0。
原先：維持原先數值，原因在於結果之至目前為止已知位元亦即01100 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已 知位元亦即01100 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止已知位元亦即01100 置換，而原先數值中之其餘位元係由迭代#2中得自逐位元或(OR)結果之相對應位元亦即111置換。
原先：維持原先數值，原因在於結果之至目前為止已知位元亦即01100 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已知位元亦即01100 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止已知位元亦即01100 置換，而原先數值中之其餘位元係由迭代#2中得自逐位元或(OR)結果之相對應位元亦即000置換。
最高位元位置，此處逐位元及(AND)及逐位元或(OR) 相異(計數最低有效位元為0)：2(j=2)現在已知結果之6個最高有效位元。
迭代#4
至目前為止已知結果之位元數：6
至目前為止已知位元之位元遮罩：11111100
結果之位元：011000 00
結果之至目前為止已知位元係藉如下產生：
- 位元k-1至j+1(位元7至3)=匹配於迭代#3中之逐位元及(AND)及逐位元或(OR)之位元，於本實例中之01100。
- 由於搜尋最大值，設定位元j(位元2)為0。
- 其餘位元j-1至0(1至0)維持為0。
原先：維持原先數值，原因在於結果之至目前為止已 知位元亦即011000 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已知位元亦即011000 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止已知位元亦即011000 置換，而原先數值中之其餘位元係由迭代#3中得自逐位元或(OR)結果之相對應位元亦即11置換。
原先：維持原先數值，原因在於結果之至目前為止已知位元亦即011000 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已知位元亦即011000 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止已知位元亦即011000 置換，而原先數值中之其餘位元係 由迭代#3中得自逐位元或(OR)結果之相對應位元亦即00置換。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：-1(j=-1)現在已知結果之8個最高有效位元。
至目前為止已知之位元之位元遮罩：11111111
結果之位元：01100011
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至1)=匹配於迭代#4中之逐位元及(AND)及逐位元或(OR)之位元，本實例中之01100011。
- 位元j(位元-1)不存在。
- 並無剩餘位元j-1至0。
現在結果之全部位元皆為已知，亦即結果為01100011=99。如此處理器P4 保有最小值。
實例2
由儲存於九個處理器P1 至P9 之數值判定最小值。
原先數值：
P1 =112 → 01110000
P2 =114 → 01110010
P3 =111 → 01101111
P4 =99 → 01100011
P5 =101 → 01100101
P6 =115 → 01110011
P7 =115 → 01110011
P8 =111 → 01101111
P9 =114 → 01110010
迭代#1
至目前為止已知結果之位元數：0
至目前為止已知位元之位元遮罩：00000000
結果之位元：00000000
本迭代中由各個處理器給予中央處理器之位元：
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：4(j=4)現在已知結果之4個最高有效位元。
迭代#2
至目前為止已知結果之位元數：4
至目前為止已知位元之位元遮罩：11110000
結果之位元：0111 0000
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至5)=匹配迭代#1中逐位元及(AND)及逐位元或(OR)之位元，本實例中之011。
- 由於搜尋最小值設定位元j(位元4)為1 。
- 其餘位元j-1至0(位元3至0)維持為0。
原先：維持原先數值，原因在於結果之至目前為止已知位元亦即0111 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已知位元亦即0111 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止已知位元亦即0111 置換，而原先數值中之其餘位元係由迭代#1中得自逐位元或(OR)結果之相對應位元亦即1111置 換。
原先：維持原先數值，原因在於結果之至目前為止已知位元亦即0111 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已知位元亦即0111 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止已知位元亦即0111 置換，而原先數值中之其餘位元係由迭代#1中得自逐位元或(OR)結果之相對應位元亦即0000置換。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：1(j=1)現在已知結果之7個最高有效位元。
迭代#3
至目前為止已知結果之位元數：7
至目前為止已知位元之位元遮罩：11111110
結果之位元：0111001 0
結果之至目前為止已知位元係藉如下產生：
- 位元k-1至j+1(位元7至2)=匹配於迭代#2中之逐位元及(AND)及逐位元或(OR)之位元，於本實例中之011100。
- 由於搜尋最大值，設定位元j(位元1)為1 。
- 其餘位元j-1至0(0至0)維持為0。
原先：維持原先數值，原因在於結果之至目前為止已知位元亦即0111001 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已知位元亦即0111001 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止 已知位元亦即0111001 置換，而原先數值中之其餘位元係由迭代#2中得自逐位元或(OR)結果之相對應位元亦即1置換。
原先：維持原先數值，原因在於結果之至目前為止已知位元亦即0111001 與原先數值中之相對應位元匹配。
修改：修改原先數值，原因在於結果之至目前為止已知位元亦即0111001 與原先數值中之相對應位元不匹配。
不匹配之原先數值中之該等位元由結果中之至目前為止已知位元亦即0111001 置換，而原先數值中之其餘位元係由迭代#2中得自逐位元或(OR)結果之相對應位元亦即0置換。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：0(j=0)現在已知結果之8個最高有效位元。
至目前為止已知之位元之位元遮罩：11111111
結果之位元：01100011
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至1)=匹配於迭代#4中之逐位元及(AND)及逐位元或(OR)之位元，本實例中之0111001 。
- 由於搜尋最大值設定位元j(位元0)為1 。
- 並無剩餘位元j-1至0。
現在結果之全部位元皆為已知，亦即結果為01110011=115。如此處理器P7 保有最小值。
實例3
由儲存於十一個處理器P1 至P11 之數值判定最小值。(至於對逐位元及(AND)及逐位元或(OR)之數值之判定請參考前述實例1及實例2)。
原先數值：
P1 =70 → 01000110
P2 =97 → 01100001
P3 =115 → 01110011
P4 =116 → 01110100
P5 =77 → 01001101
P6 =105 → 01101001
P7 =110 → 01101110
P8 =68 → 01000100
P9 =101 → 01100101
P10 =109 → 01101101
P11 =111 → 01101111
迭代#1
至目前為止已知結果之位元數：0
至目前為止已知位元之位元遮罩：00000000
結果之位元：00000000
本迭代中由各個處理器給予中央處理器之位元：
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：5(j=5)現在已知結果之3個最高有效位元。
迭代#2
至目前為止已知結果之位元數：3
至目前為止已知位元之位元遮罩：11100000
結果之位元：010 00000
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至6)=匹配迭代#1中逐位元及(AND)及逐位元或(OR)之位元，本實例中之01。
- 由於搜尋最小值設定位元j(位元5)為0 。
- 其餘位元j-1至0(位元4至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：3(j=3)現在已知結果之5個最高有效位元。
迭代#3
至目前為止已知結果之位元數：5
至目前為止已知位元之位元遮罩：11111000
結果之位元：01000 000
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至4)=匹配迭代#2中逐位元及(AND)及逐位元或(OR)之位元，本實例中之0100。
- 由於搜尋最小值設定位元j(位元3)為0。
- 其餘位元j-1至0(位元2至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：1(j=1)現在已知結果之7個最高有效位元。
迭代#4
至目前為止已知結果之位元數：7
至目前為止已知位元之位元遮罩：11111110
結果之位元：0100010 0
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至2)=匹配迭代#3中逐位元及(AND)及逐位元或(OR)之位元，本實例中之01100。
- 由於搜尋最小值設定位元j(位元1)為0 。
- 其餘位元j-1至0(位元0至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：-1(j=-1)(亦即全部位元匹配)。
至目前為止已知結果之位元數：8
至目前為止已知之位元之位元遮罩：11111111
結果之位元：01000100
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至0)=匹配於迭代#4中之逐位元及(AND)及逐位元或(OR)之位元，本實例中之01000100。
- 位元j(位元-1)不存在。
- 並無剩餘位元j-1至0。
現在結果之全部位元皆為已知，亦即結果為01000100=68。如此處理器P7 保有最小值。
實例4
由儲存於十一個處理器P1 至P11 之數值判定最小值。(至於對逐位元及(AND)及逐位元或(OR)之數值之判定請參考前述實例1及實例2)。
原先數值：
P1 =70 → 01000110
P2 =97 → 01100001
P3 =115 → 01110011
P4 =116 → 01110100
P5 =77 → 01001101
P6 =105 → 01101001
P7 =110 → 01101110
P8 =68 → 01000100
P9 =101 → 01100101
P10 =109 → 01101101
P11 =111 → 01101111
迭代#1
至目前為止已知結果之位元數：0
至目前為止已知位元之位元遮罩：00000000
結果之位元：00000000
本迭代中由各個處理器給予中央處理器之位元：
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：5(j=5)現在已知結果之3個最高有效位元。
迭代#2
至目前為止已知結果之位元數：3
至目前為止已知位元之位元遮罩：11100000
結果之位元：011 00000
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至6)=匹配迭代#1中逐位元及(AND)及逐位元或(OR)之位元，本實例中之01。
- 由於搜尋最小值設定位元j(位元5)為1 。
- 其餘位元j-1至0(位元4至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：4(j=4)現在已知結果之4個最高有效位元。
迭代#3
至目前為止已知結果之位元數：4
至目前為止已知位元之位元遮罩：11110000
結果之位元：0111 0000
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至5)=匹配迭代#2中逐位元及(AND)及逐位元或(OR)之位元，本實例中之011。
- 由於搜尋最小值設定位元j(位元4)為1。
- 其餘位元j-1至0(位元3至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：2(j=2)現在已知結果之6個最高有效位元。
迭代#4
至目前為止已知結果之位元數：6
至目前為止已知位元之位元遮罩：11111100
結果之位元：011101 00
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至3)=匹配迭代#3中逐位元及(AND)及逐位元或(OR)之位元，本實例中之01110。
- 由於搜尋最小值設定位元j(位元2)為1。
- 其餘位元j-1至0(位元1至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：-1(j=-1)(亦即全部位元匹配)。
至目前為止已知結果之位元數：8
至目前為止已知之位元之位元遮罩：11111111
結果之位元：01110100
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至0)=匹配於迭代#4中之逐位元及(AND)及逐位元或(OR)之位元，本實例中之01110100。
- 位元j(位元-1)不存在。
- 並無剩餘位元j-1至0。
現在結果之全部位元皆為已知，亦即結果為01110100=116。如此處理器P4 保有最小值。
實例5
由儲存於十八個處理器P1 至P18 之數值判定最小值。(至於對逐位元及(AND)及逐位元或(OR)之數值之判定請參考前述實例1及實例2)。
原先數值：
P1 =114 → 01110010
P2 =104 → 01101000
P3 =97 → 01100001
P4 =98 → 01100010
P5 =97 → 01100001
P6 =114 → 01110010
P7 =98 → 01100010
P8 =101 → 01100101
P9 =114 → 01110010
P10 =114 → 01110010
P11 =104 → 01101000
P12 =97 → 01100001
P13 =98 → 01100010
P14 =97 → 01100001
P15 =114 → 01110010
P16 =98 → 01100010
P17 =101 → 01100101
P18 =114 → 01110010
迭代#1
至目前為止已知結果之位元數：0
至目前為止已知位元之位元遮罩：00000000
結果之位元：00000000
本迭代中由各個處理器給予中央處理器之位元：
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：4(j=4)現在已知結果之4個最高有效位元。
迭代#2
至目前為止已知結果之位元數：4
至目前為止已知位元之位元遮罩：11110000
結果之位元：0110 0000
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至5)=匹配迭代#1中逐位元及(AND)及逐位元或(OR)之位元，本實例中之011。
- 由於搜尋最小值設定位元j(位元4)為0 。
- 其餘位元j-1至0(位元3至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：3(j=3)現在已知結果之5個最高有效位元。
迭代#3
至目前為止已知結果之位元數：5
至目前為止已知位元之位元遮罩：11111000
結果之位元：01100 000
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至4)=匹配迭代#2中逐位元及(AND)及逐位元或(OR)之位元，本實例中之0110。
- 由於搜尋最小值設定位元j(位元3)為0 。
- 其餘位元j-1至0(位元2至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：2(j=2)現在已知結果之6個最高有效位元。
迭代#4
至目前為止已知結果之位元數：6
至目前為止已知位元之位元遮罩：11111100
結果之位元：011000 00
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至3)=匹配迭代#3中逐位元及(AND)及逐位元或(OR)之位元，本實例中之01100。
- 由於搜尋最小值設定位元j(位元2)為0。
- 其餘位元j-1至0(位元1至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：1(j=1)現在已知結果之7個最高有效位元。
至目前為止已知結果之位元數：7
至目前為止已知之位元之位元遮罩：11111110
結果之位元：0110000 0
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至2)=匹配於迭代#4中之逐位元及(AND)及逐位元或(OR)之位元，本實例中之011000。
- 由於搜尋最小值設定位元j(位元1)為0 。
- 其餘位元j-1至0(位元0至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：-1(j=-1)(亦即全部位元匹配)。
至目前為止已知結果之位元數：8
至目前為止已知之位元之位元遮罩：11111111
結果之位元：01100001
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至0)=匹配於迭代#4中之逐位元及(AND)及逐位元或(OR)之位元，本實例中之01100001。
- 位元j(位元-1)不存在。
- 並無剩餘位元j-1至0。
現在結果之全部位元皆為已知，亦即結果為01100001=97。如此處理器P3 、P5 、P12 保有最小值。
實例6
由儲存於十八個處理器P1 至P18 之數值判定最小值。(至於對逐位元及(AND)及逐位元或(OR)之數值之判定請參考前述實例1及實例2)。
原先數值：
P1 =114 → 01110010
P2 =104 → 01101000
P3 =97 → 01100001
P4 =98 → 01100010
P5 =97 → 01100001
P6 =114 → 01110010
P7 =98 → 01100010
P8 =101 → 01100101
P9 =114 → 01110010
P10 =114 → 01110010
P11 =104 → 01101000
P12 =97 → 01100001
P13 =98 → 01100010
P14 =97 → 01100001
P15 =114 → 01110010
P16 =98 → 01100010
P17 =101 → 01100101
P18 =114 → 01110010
迭代#1
至目前為止已知結果之位元數：0
至目前為止已知位元之位元遮罩：00000000
結果之位元：00000000
本迭代中由各個處理器給予中央處理器之位元：
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：4(j=4)現在已知結果之4個最高有效位元。
迭代#2
至目前為止已知結果之位元數：4
至目前為止已知位元之位元遮罩：11110000
結果之位元：0111 0000
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至5)=匹配迭代#1中逐位元及(AND)及逐位元或(OR)之位元，本實例中之011。
- 由於搜尋最小值設定位元j(位元4)為1 。
- 其餘位元j-1至0(位元3至0)維持為0。
最高位元位置，此處逐位元及(AND)及逐位元或(OR)相異(計數最低有效位元為0)：-1(j=-1)。
至目前為止已知結果之位元數：8
至目前為止已知之位元之位元遮罩：11111111
結果之位元：01110010
結果之至目前為止已知位元係如下產生：
- 位元k-1至j+1(位元7至0)=匹配於迭代#4中之逐位元及(AND)及逐位元或(OR)之位元，本實例中之01110010。
- 位元j(位元-1)不存在。
- 並無剩餘位元j-1至0。
現在結果之全部位元皆為已知，亦即結果為01110010=114。如此處理器P6 、P9 、P10 、P15 、P18 保有最小值。
根據前述實施例，用於此種判定最小值之方式所需迭代數目指示位元數目，其中任二原先數值之二進制表示型態相異。各次迭代要求一次使用「及(AND)」之共通讀取，一次使用「或(OR)」之共通讀取及一次廣播。
用於表示數目之位元數目典型為32或甚至可為64，其中數值集合為相異之位元數目甚至更少。若處理器之數目n顯著大於其中數值集合各異之位元數目，例如比該數目更大數千，則「快速最小值搜尋」係比前述需要n次讀取運算的平凡方式顯著更快速。
本發明之實施例係使用多個處理器P1 至Pn 各自提供二進制數值說明。其它實施例可只使用單一處理器或較少數目的處理器，各自於相關聯之記憶體元件之暫存器中保有須藉中央處理器判定最小/最大值之二進制數值。
前述方法可於硬體或於軟體實施。此外，可於數位儲存媒體例如包含可電子讀取之控制信號的碟片或CD實施，該等控制信號可連同可規劃電腦系統一起作用用於執行根據本發明之實施例之方法。大致上，本發明亦係關於一種具有一程式碼之電腦程式產品，該等程式碼係用於執行根據本發明之實施例之方法且係儲存於電腦可讀取載體 上而當該電腦程式產品於電腦上跑時被執行。換言之，本發明亦係關於一種具有程式碼之電腦程式，其係當該電腦程式於電腦上跑時用於執行該方法。
100‧‧‧測試器
102‧‧‧中央處理器
104‧‧‧待測元件、DUT
106‧‧‧輸出端
108‧‧‧邏輯電路
S100-S118‧‧‧步驟
M‧‧‧記憶體元件
P‧‧‧處理器
第1圖顯示習知測試器之示意圖；第2圖顯示根據本發明之實施例之測試器之示意圖；及第3圖為流程圖顯示用於判定多個二進制數值中之一最小/最大值之實施例。
100‧‧‧測試器
102‧‧‧中央處理器
104‧‧‧待測元件、DUT
106‧‧‧輸出端
108‧‧‧邏輯電路

Claims (12)

  1. 一種用於判定由多個處理器記憶體或與個別處理器相關聯之記憶體所保有之多個二進制數值中之一最小值/最大值之方法，該方法包含：判定於該等多個二進制數值中其隨後之全部位元數值皆相同之一位元位置，其中該判定步驟初步包含：由全部記憶體共通讀取全部二進制數值，及產生該等被共通讀取之二進制數值之一逐位元或(OR)組合及該等被共通讀取之二進制數值之一逐位元及(AND)組合，及基於該等共通讀取二進制數值之該逐位元或(OR)組合及該逐位元及(AND)組合，判定於該等多個二進制數值中其隨後之全部位元數值皆相同之該位元位置；由該等多個二進制數值中選出其等之二進制數值，於該判定步驟中所判定之該位元位置及全部隨後之位元位置(若有)之其等之二進制數值之位元數值包含一預定值；重複該判定步驟及該選出步驟，其中該判定步驟係基於由該選出步驟中所選出之二進制數值重複，直至只剩餘一個被選出之二進制數值或多個匹配之二進制數值為止；及提供該剩餘之二進制數值作為該最小值/最大值。
  2. 如申請專利範圍第1項之方法，其中於欲判定最大值之 情況下該預定值為「1」，及其中於欲判定最小值之情況下該預定值為「0」。
  3. 如申請專利範圍第1項之方法，其中用於產生一隨後逐位元或(OR)組合及一隨後逐位元及(AND)組合之該選出步驟包含：當於該判定步驟所判定之該位元位置之一原先二進制數值之位元數值係與該預定值相對應時，選定該原先二進制數值，及否則選定一修改數值；及其中重複該判定步驟係基於該隨後逐位元或(OR)組合及該隨後逐位元及(AND)組合。
  4. 如申請專利範圍第3項之方法，其中：對該隨後逐位元或(OR)組合，該修改數值係由該最小值/最大值之至目前為止已知位元及現有逐位元及(AND)組合之剩餘位元形成，及對該隨後逐位元及(AND)組合，該修改數值係由該最小值/最大值之至目前為止已知位元及現有逐位元或(OR)組合之剩餘位元形成。
  5. 如申請專利範圍第4項之方法，其中該判定步驟包含：將該逐位元或(OR)組合及該逐位元及(AND)組合傳送至該等記憶體；及該選出步驟包含：將該最小值/最大值之至目前為止已知位元數值傳 送至該等記憶體，對該隨後逐位元或(OR)組合，指示各個記憶體若於該判定步驟所判定之該位元位置及全部隨後位元位置(若有)之位元數值係與該最小值/最大值之至目前為止已知位元數值相對應之情況下，則回送該原先數值，及否則，回送該最小值/最大值之至目前為止已知位元數值及該現有逐位元及(AND)組合之剩餘位元位置之位元數值，及對該隨後逐位元及(AND)組合，指示各個記憶體若於該判定步驟所判定之該位元位置及全部隨後位元位置(若有)之位元數值係與該最小值/最大值之至目前為止已知位元數值相對應之情況下，回送該原先數值，及否則，回送該最小值/最大值之至目前為止已知位元數值及該現有逐位元或(OR)組合之剩餘位元位置之位元數值。
  6. 一種非暫時性電腦儲存媒體，其包含一電腦可讀取程式碼用於當藉一處理器執行該程式碼時進行一種用於判定由多個處理器記憶體或與個別處理器相關聯之記憶體所保有之多個二進制數值中之一最小值/最大值之方法，該方法包含：判定於該等多個二進制數值中其隨後之全部位元數值皆相同之一位元位置，其中該判定步驟初步包含：由全部記憶體共通讀取全部二進制數值及產生該等被共通讀取之二進制數值之一逐位元或(OR) 組合及該等被共通讀取之二進制數值之一逐位元及(AND)組合，及基於該等共通讀取二進制數值之該逐位元或(OR)組合及該逐位元及(AND)組合間之比較，判定於該等多個二進制數值中其隨後之全部位元數值皆相同之該位元位置；由該等多個二進制數值中選出其等之二進制數值，基於該逐位元或(OR)組合及該逐位元及(AND)組合間之該比較而判定之該位元位置及全部隨後之位元位置(若有)之其等之二進制數值之位元數值包含一預定值；重複該判定步驟及該選出步驟，其中該判定步驟係基於由該選出步驟中所選出之二進制數值重複，直至只剩餘一個被選出之二進制數值或多個匹配之二進制數值為止；及提供該剩餘之二進制數值作為該最小值/最大值。
  7. 一種非暫時性電腦儲存媒體，其包含一電腦可讀取程式碼用於當藉一處理器執行該程式碼時進行一種用於判定由多個處理器記憶體或與個別處理器相關聯之記憶體所保有之多個二進制數值中之一最小值/最大值之方法，該方法包含：由全部記憶體共通讀取全部二進制數值，產生該等被共通讀取之二進制數值之一逐位元或(OR)組合及該等被共通讀取之二進制數值之 一逐位元及(AND)組合，及基於該等共通讀取二進制數值之該逐位元或(OR)組合及該逐位元及(AND)組合間之比較，判定於該等多個二進制數值中其隨後之全部位元數值皆相同之該位元位置；由該等多個二進制數值中選出其等之二進制數值，於所判定之該位元位置及全部隨後之位元位置(若有)之其等之二進制數值之位元數值包含一預定值；重複該判定步驟及該選出步驟，其中該判定步驟係基於由該選出步驟中所選出之二進制數值重複，直至只剩餘一個被選出之二進制數值或多個匹配之二進制數值為止；及提供該剩餘之二進制數值作為該最小值/最大值。
  8. 一種非暫時性電腦儲存媒體，包含一程式碼用於當藉一處理器執行該程式碼時進行一種用於判定由多個處理器記憶體或與個別處理器相關聯之記憶體所保有之多個二進制數值中之一最小值/最大值之方法，該方法包含：判定於該等多個二進制數值中其隨後之全部位元數值皆相同之一位元位置，其中該判定步驟初步包含：由全部記憶體共通讀取全部二進制數值及產生該等被共通讀取之二進制數值之一逐位元或(OR)組合及該等被共通讀取之二進制數值之一逐位元及(AND)組合，及 基於該等共通讀取二進制數值之該逐位元(OR)組合及該逐位元及(AND)組合間之比較，判定於該等多個二進制數值中其隨後之全部位元數值皆相同之該位元位置；由該等多個二進制數值中選出其等之二進制數值，於該判定步驟中所判定之該位元位置及全部隨後之位元位置(若有)之其等之二進制數值之位元數值包含一預定值；重複該判定步驟及該選出步驟，其中該判定步驟係基於由該選出步驟中所選出之二進制數值重複，直至只剩餘一個被選出之二進制數值或多個匹配之二進制數值為止；及提供該剩餘之二進制數值作為該最小值/最大值。
  9. 一種用於判定由與個別處理器相關聯之多個記憶體所保有之多個二進制數值中之一最小值/最大值之系統，該系統包含：一中央處理器；一邏輯電路，其耦接至該中央處理器及配置來輸出多個輸入值之一逐位元或(OR)組合及一逐位元及(AND)組合至該中央處理器；及與個別處理器相關聯之多個記憶體，該等記憶體各自係耦接至該邏輯電路且配置來保有該等多個二進制數值中之一者，其中該中央處理器係配置來根據一種用於判定由 多個處理器記憶體或與個別處理器相關聯之記憶體所保有之多個二進制數值中之一最小值/最大值之方法來運算，該方法包含：判定於該等多個二進制數值中其隨後之全部位元數值皆相同之一位元位置，其中該判定步驟初步包含：由全部記憶體共通讀取全部二進制數值及產生該等被共通讀取之二進制數值之一逐位元或(OR)組合及該等被共通讀取之二進制數值之一逐位元及(AND)組合，及基於該等共通讀取二進制數值之該逐位元或(OR)組合及該逐位元及(AND)組合間之比較，判定於該等多個二進制數值中其隨後之全部位元數值皆相同之該位元位置；由該等多個二進制數值中選出其等之二進制數值，於該判定步驟中所判定之該位元位置及全部隨後之位元位置(若有)之其等之二進制數值之位元數值包含一預定值；重複該判定步驟及該選出步驟，其中該判定步驟係基於由該選出步驟中所選出之該等二進制數值重複，直至只剩餘一個被選出之二進制數值或多個匹配之二進制數值為止；及提供該剩餘之二進制數值作為該最小值/最大值。
  10. 如申請專利範圍第9項之系統，其中該邏輯電路係藉該中央處理器實施。
  11. 如申請專利範圍第9項之系統，其為用於測試電子元件之一測試器，其中該等二進制數值表示測試結果。
  12. 一種用於判定多個二進制數值中之一最小值/最大值之裝置，該裝置包含：多個處理器記憶體或與個別處理器相關聯之記憶體；及一處理器，其係配置來根據一種用於判定由該等多個處理器記憶體或該等與個別處理器相關聯之記憶體所保有之多個二進制數值中之一最小值/最大值之方法來運算，該方法包含：由全部記憶體共通讀取全部二進制數值，及產生該等被共通讀取之二進制數值之一逐位元或(OR)組合及該等被共通讀取之二進制數值之一逐位元及(AND)組合，及基於該等共通讀取二進制數值之該逐位元或(OR)組合及該逐位元及(AND)組合間之比較，判定於該等多個二進制數值中其隨後之全部位元數值皆相同之該位元位置；由該等多個二進制數值中選出其等之二進制數值，於所判定之該位元位置及全部隨後之位元位置(若有)之其等之二進制數值之位元數值包含一預定值；重複該判定步驟及該選出步驟，其中該判定步驟係基於由該選出步驟中所選出之二進制數值重複，直至只 剩餘一個被選出之二進制數值或多個匹配之二進制數值為止；及提供該剩餘之二進制數值作為該最小值/最大值。
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