KR100190214B1 - 반도체 집적회로 - Google Patents

Abstract

[목 적] 피시험 LSI 의 모든 기능 단자수보다 작은 고속 LSI 시험기를 사용해서, 피시험, LSI의 고속 인터페이스 부분의 시험을 가능하게 하는 LSI 및 검사 방법을 제공한다.

[구 성] 고속 인터페이스의 입력 데이터를 출력부에 루프백하기 위한 셀렉터(24), 루프백 데이터를 일시 저장하는 FIFO 버퍼(16), 루프백 동작을 제어하는 시켄서(17)를 갖는다. 이것으로, 고속 인터페이스부로부터 입력된 데이터를 출력 데이터로서 고속 인터페이스부에 루프백 하고 LSI 시험기에서 시험한다.

Description

반도체 집적회로

제1도는 본 발명의 반도체 집적회로의 1실시예의 구성을 도시하는 도면.

제2도는 본 발명의 1실시예(제1도 참조)의 동작 타이밍을 도시하는 도면.

제3도는 본 발명의 반도체 집적회로에 있어서의 루프백 동작의 원리도.

제4도는 본 발명을 이용한 고속 인터페이스 시험의 1실시예를 도시하는 도면.

제5도는 종래의 LSI 테스트 회로의 구성예를 도시하는 도면.

제6도는 종래의 LSI 테스트 시스템의 개념도.

제7도는 LSI 시험기(tester)의 핀수를 감소시키는 종래의 시험방법을 도시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

3 : LSI 시험기 10 : 반도체 집적회로(LSI)

11 : 내부 회로(저속)

[산업상의 이용분야]

본 발명은 반도체 집적회로 및 그 검사방법에 관한 것이며, 특히, 외부로부터 인가되는 테스트 데이터에 의거해서 반도체 집적회로의 각 내부회로의 동작, 특성 등을 시험하는 집적회로의 검사 방법에 관한 것이다.

[종래의 기술]

반도체 집적 회로(LSI 라 한다)의 개발 및 생산에 있어서, 결함을 가진 불량 LSI 을 정상의 LSI 와 구별하고, 또한, 불량 LSI 에 대해서는 그 불량 원인을 조사 분석함으로서 품질 및 생산성의 향상을 도모하고 있다. 이 불량 LSI 의 발견 및 해석을 위해서 실시되고 있는 것이 LSI 의 시험(테스트)이다.

LSI 의 시험 내용으로선 여러가지가 있는데, 크게 분류하면 기능 테스트(Function Test)와 파라메트릭 테스트(Parametric Test)의 2종류가 있다.

기능 테스트는 LSI 의 기능에 착안한 시험이며, 전원전압, 동작온도, 입력신호 타이밍등의 시험조건을 결정하는 각 파라미터는 LSI 개발, 생산시에 상정한 전형적인 동작 조건으로 설정하고, LSI의 기능이 완전히 실현되고 있는지 어떤지를 시험하는 것이다.

한편, 파라메트릭 테스트는 LSI 의 동작 조건 범위에 착안한 시험이며, 상기 기능 테스트와 거의 동일한 시험으로서, 시험조건을 결정하는 각 파라미터를 바꿔서 실행하여 LSI가 그 정해진 동작 조건범위내에서 소정의 기능, 특성을 갖고 있는 것을 시험하는 것이며, 직류 특성을 테스트하는 DC 파라메트릭 테스트와, 예컨대, 입력, 출력 단자간의 신호의 지연시간등, 주로 타이밍 엣지의 특성을 테스트하는 AC 파라메트릭 테스트가 있다.

이러한 LSI 시험을 실시하는 방법에서는 주로 외부로부터 입력단자를 거쳐서 피시험 LSI 에 테스트 데이터를 인가하고, 인가된 테스트 데이터에 따른 피시험 LSI 의 출력단자를 거쳐서 외부에 출력시키며, 그 결과를 관찰하는 것에 의해 피시험 LSI 의 내부회로를 시험하는 단계를 포함한다.

제5도는 테스트될 종래의 LSI 의 구성예를 도시하는 도면이다.

제5도를 참조하면, LSI(20)의 내부에는 소정의 기능을 실현하기 위해서 순서회로 및 조합회로를 적절하게 조합하여 구성된 내부 회로(21)가 포함된다. 테스트 데이터는 각각 단자(211 내지 21x)를 통해 내부 회로(21)에 인가된다. 그리고, 내부 회로(21)로부터 출력되는 데이터는 각각 단자(221 내지 22x)를 통해 LSI(20)의 외부에 출력된다.

제6도는 제5도에 도시된 LSI 를 LSI 시험기(LSI 테스터)에 의해서 시험할 때의 개념을 도시하는 도면이다.

제6도를 참조하면, LSI(30)는 제5도와 마찬가지로 내부회로(31)를 포함하며, LSI 시험기(3)의 각 핀이 피시험 LSI(30)의 입력단자(311 내지 319), 및 출력단자(321 내지 329)에 접속되어 있다.

LSI 시험기(3)는 시험항목마다에 대응하는 테스트 데이터를 발생하고 피시험 LSI(30)의 입력단자(311 내지 31x)에 테스트 데이터를 인가하여 내부회로(31)에 테스트 데이터가 공급된다. 내부회로(31)는 각 테스트 데이터에 따른 동작을 행하고 시험결과 데이터를 출력한다.

LSI 시험기(3)는 피시험 LSI(30)의 출력단자(321 내지 32x)를 통해 이들 시험 결과 데이터를 수신하고, 그 내용에 따라 각 회로의 동작, 특성 등을 판정한다. LSI 시험기(3)는 이러한 일련의 동작을 소정의 프로그램에 따라서 순차적으로 실행함으로서 소정항목의 시험을 행한다.

[발명이 해결하려는 과제]

그러나, 이같은 종래의 LSI 시험 방법에서는, 테스트 데이터를 LSI 의 모든 입력단자에 입력하고, LSI 의 모든 시험결과 데이터를 출력단자를 통해서 수신해야 하며, 이때문에, 일반적인 피시험 디바이스(DUT : Device Under Test) LSI 의 기능핀 모두를 커버할 수 있는 핀 갯수를 가진 LSI 시험기를 사용해야 한다.

또, LSI 시험기는 피시험 디바이스 LSI 의 타이밍 시험에 충분한 속도 및 정밀도를 가진 것이어야 된다.

근래, 반도체 기술의 진보에 따라, LSI 의 동작 주파수는 현저하게 향상되어, 이러한 고속 LSI 을 시험하려면 고속 LSI 시험기가 필요하다. 즉, 상기 한 바와 같이 피시험 디바이스인 고속 LSI 의 모든 기능 핀을 커버하는 핀수를 가지며 고속 LSI 의 동작 주파수에 대응하는 테스트 속도를 갖는 고속 LSI 시험기를 사용 해야 된다.

고속 LSI 시험기는 일반적으로 저속 LSI 시험기보다 고가이다. 특히, 고속 LSI 시험기에서는 1핀 마다의 단가가 저속의 것에 비해서 고가임으로, 고속의 다수 핀을 갖는 LSI 시험기는 매우 고가의 시스템이 된다.

또한, 최근에 LSI 의 고성능화, 복잡화로 인하여, LSI 디바이스의 단자수도 다수 핀을 지향함으로, LSI 시험기에 대한 비용이 더욱 커지게 된다.

그런데, 고속의 LSI 라고 해도 모든 기능핀이 고속일 수는 없다. 예컨대, 고속 직렬 통신용 LSI 등에서는 고속 직렬 통신측의 몇개의 단자만이 수백 MHz 내지 수 GHz인 초고속으로 동작하고, 나머지 단자는 기껏 수십 MHz 정도로 동작한다. 따라서, 피시험 LSI 의 단자중 가장 고속인 것에 대응할 수 있는 속도 및 정밀도를 모든 핀에 대해 적용한 고속의 다수 핀을 갖는 LSI 시험기를 그 시험을 위해 도입하는 것은, 개발 비용, 생산 비용면을 고려할때 바람직하지 못한 결점이 있다.

테스트에 요구되는 LSI 시험기의 핀수를 감소시키는 시험방법으로서, 예컨대, 특개평 제 4-220576호 공보에는 제7도에 도시하듯이, 테스트 데이터를 직렬로 입력하고 병렬 데이터로 변환해서 집적회로내의 다수의 피시험 회로(41₁내지 41_n)에 각각 분배하는 직렬병렬 변화수단(43)을 구비함으로서, 테스트 단자를 감소 시키는 집적 회로의 시험 방식이 제안되어 있다.

상기 특개평 제 4-220576호 공보에 개시된 시험 방법을 이용하면, 핀수가 작은 LSI 시험기에 의해 시험이 가능한데, 이 시험 방법에서는 내부 회로의 기능 테스트가 가능하지만. 피시험 LSI 의 외부 인터페이스의 타이밍이 수단을 만족시키는가의 시험은 불가능하다. 그 까닭은 집적회로내의 피시험회로에는 직렬병렬 변환수단(43)을 통해서 테스트 테이터가 공급되며, 실제의 수단 상태와는 상이한 것으로 되기 때문이다.

따라서, 본 발명은 상기 문제점을 해소하여 피시험 LSI 의 모든 기능 단자수 보다 작은 최소한의 핀수를 갖는 고속 LSI 시험기를 사용하여 피시험 LSI 의 고속 인터페이스 부분의 시험을 가능하게 하는 반도체 집적회로 및 검사 방법을 제공하는 것을 목적으로 한다.

[과제를 해결하기 위한 수단]

상기 목적은 본 발명에 따라 데이터를 입력해서 내부 회로에 공급하는 입력부와, 상기 내부 회로의 출력 결과를 외부에 출력하는 출력부 및, 테스트 모드를 지시하는 테스트 제어 신호를 입력하여 테스트 모드시에 상기 입력부의 출력을 상기 출력부에 입력시키는 루프백 제어부를 포함하는 반도체 집적회로에 의해서 달성 된다.

본 발명의 반도체 집적회로에 있어서, 상기 루프백 제어부는 상기 입력부의 출력을 저장하는 기억부와, 상기 내부회로의 출력과 상기 기억부의 출력중의 한 출력을 선택 신호에 의거하여 출력하는 셀렉터 및, 상기 테스트 제어신호에 응답하여 상기 셀렉터에 전송될 선택 신호를 발생하고 테스트 모드시에 상기 기억부의 기록 및 판독을 제어하는 시켄서를 포함하고 있다.

또, 본 발명의 반도체 집적회로에 있어서, 상기 기억부는 FIFO(First In First Out) 버퍼 메모리로 구성되어 있다.

그리고, 본 발명의 반도체 집적회로의 또다른 양상에 따라, 외부로부터 타이밍 신호를 수신하는 타이밍 입력 수단과, 외부로부터 입력 데이터를 수신하는 데이터 입력 수단과, 출력 데이터를 외부에 출력하는 데이터 출력 수단과, 상기 타이밍 신호를 기준으로 해서 상기 데이터 입력 수단을 통해 입력된 데이터를 래치하는 래치 수단 및, 상기 타이밍 신호를 기준으로 해서 상기 데이터 출력 수단으로의 데이터의 공급을 제어하는 게이트 수단을 갖는 반도체 집적회로에 있어서, 상기 래치 수단내에 래치된 데이터를 상기 게이트 수단에 루프백하는 루프백 수단 및, 상기 루프백 수단을 활성화시키는 루프백 활성화 수단을 포함하는 것을 특징으로 하는 것이다.

본 발명에 있어서, 상기 루프백 수단은 루프백 데이터를 저장하는 메모리를 갖는 것을 특징으로 한다. 또한, 본 발명에 있어서, 상기 루프백 활성화 수단은 외부로부터의 소정의 신호에 의거해서 루프백 동작 모드를 제어한다.

다음에, 본 발명은 내부회로 및 다른 입출력부보다 고속으로 동작하는 고속 입력부 및 고속 출력부를 적어도 1쌍 포함하는 반도체 집적회로의 검사 방법에 있어서, 상기 고속 입력부의 출력을 고속 출력부에 루프백시키고, 상기 고속 입력부와 고속 출력부의 신호 경로 단위로 시험하는 것을 특징으로 하는 검사 방법을 제공한다.

본 발명에 관한 집적회로의 검사 방법은 바람직하게는 외부로부터 타이밍 신호를 입력하는 타이밍 입력수단과, 외부로부터 입력 데이터를 입력하는 데이터 입력수단과, 외부에 출력 데이터를 출력하는 데이터 출력수단과, 상기 타이밍 신호를 기준으로 해서 상기 데이터 입력수단으로부터 입력된 데이터를 래치하는 래치수단 및, 상기 타이밍 신호를 기준으로 해서 상기 데이터 출력수단으로의 데이터의 공급을 제어하는 게이트 수단을 포함하는 인터페이스부를 구비하며, 또한, 상기 래치 수단으로 래치된 데이터를 상기 게이트 수단에 루프백하는 루프백 수단과, 상기 루프백 수단을 활성화시키는 루프백 활성화 수단을 더 포함하는 반도체 집적 회로의 LSI 시험기에 의한 검사방법이며, 상기 반도체 집적회로의 인터페이스부의 검사를 상기 루프백 수단을 통해서 서로 독립적으로 또한 순차적으로 행하고, 상기 반도체 집적회로의 모든 단자수보다 작은 핀수의 LSI 시험기를 써서 시험하는 것을 특징으로 하는 것이다.

본 발명의 반도체 집적회로의 검사방법에 있어서, 상기 LSI 시험기가 상기 인터페이스부의 다수 조 중의 일부만이 그 요구하는 타이밍 정밀도 및 핀수를 갖는 것을 특징으로 한다.

[작용]

본 발명은 반도체 집적회로의 고속 입력부의 출력이 루프백 제어부를 통해서 고속 출력부에 출력되기 때문에, 테스트에 있어서, 고속 인터페이스부를 커버하는 핀수를 갖는 고속 LSI 시험기를 사용해서 반도체 집적 회로의 고속 인터페이스부의 시험이 가능해지며 테스트 비용을 경감시키는 것이다. 본 발명에 의하면, 특히, 고속 인터페이스부의 AC 파라메트릭 테스트가 시험가능하게 된다.

[실시예 1]

제1도는 본 발명의 반도체 집적회로의 구성을 도시하는 것이다.

제1도를 참조해서, (10)은 반도체 집적회로, (11)은 저속 클럭으로 동작하는 내부회로, (12, 13)는 입출력 버퍼, (14)는 입력 버퍼, (15)는 출력 버퍼, (16)은 FIFO 버퍼, (17)은 루프백 동작을 제어하는 시켄서, (18)은 직렬병렬 변환기, (19)는 병렬직렬 변환기, (25)는 입력 래치, (26)은 출력 래치, (22)는 입력 버퍼, (23)은 출력 버퍼, (24)는 셀렉터이다. 도면중 파선으로 에워싸인 부분은 고속 클럭으로 동작하는 부분이다.

(101 내지 108)은 LSI의 외부 단자를 나타내고 있으며, (121)은 저속 클럭 신호, (122)는 루프백 테스트 개시 신호, (123)은 FIFO 버퍼(16)로의 기록 신호, (124)는 FIFO 버퍼(16)로부터의 판독 신호, (125)는 루프백 테스트시의 데이터 경로를 절환하는 절환 제어신호, (126)은 직렬병렬 변환기(18)에 의해 변환된 입력 데이터를 내부 회로(11)에 전송하는 데이터 버스, (127)은 내부 회로(11)의 출력 데이터를 병렬직렬 변환기(19)에 전송하는 데이터 버스, (128)은 FIFO 버퍼(16)의 출력 데이터 버스, (129)는 고속 클럭 신호, (130)은 고속 데이터 입출력 버스이다.

다음에, 제1도를 참조해서, 상기 실시예에 관한 LSI 의 동작을 설명한다.

여기에서, LSI 는 도면 좌측의 저속 인터페이스(저속 클럭(SCLK)으로 동작한다)와, 도면 우측의 고속 인터페이스(고속 클럭(FCLK)로 동작한다)간에서 데이터의 입출력을 행한다.

단자(102, 103, 104)등을 통해서, LSI(10)에 인가된 데이터는 버퍼(12, 13, 14)를 통해서 LSI(10)의 내부 회로(11)에 입력된다. 입력된 각 데이터는 내부 회로(11)에서 처리된 후, 데이터 버스(127), 셀렉터(24)를 통해서 병렬직렬 변환기(19)에 출력되며, 병렬직렬 변환기(19)에서 직렬의 고속 데이터로 변환된 후, 출력 래치(26), 출력 버퍼(23)를 통해, 고속 데이터 입출력 버스(130)를 통해 단자(107)에 고속 데이터로서 출력된다.

한편, 고속 인터페이스로부터 저속 인터페이스로의 데이터 전송시에 단자 (107)를 통해서 입력된 고속 데이타(FData)는, 고속 데이터 입출력 버스(130), 입력 버퍼(22)를 통해, 단자(108)로부터 공급되는 고속 클럭FCLK를 래치 타이밍으로서 입력 래치(25)에 입력한다.

입력 래치(25)에 입력된 데이터는 직렬병렬 변환기(18)에 의해 저슥 병렬 데이터로 변환되어 데이터 버스(126)를 통해 내부회로(11)에 출력되며, 내부회로에서 처리된 후, 버퍼(12, 13, 15)등을 통해 저속 인터페이스측 단자(102, 103, 105)등 에 출력된다.

다음에, 본 실시예에 관한 LSI에 있어서의 루프백 동작시의 동작에 대해서 설명 한다.

루프백 동작은 단자(106)로부터 입력되는 테스트 제어신호(TEST)에 의해서 개시된다. 루프백 동작이 개시되면, 시켄서(17)는 루프백 테스트시의 데이터 경로를 절환하는 절환 제어 신호(125)를 액티브 상태로 하고, 절환 제어 신호(125)에 의거해서 셀렉터(24)는 FIFO 버퍼(16)의 출력으로 절환하며, FIFO 버퍼(16)의 출력 데이터 버스(128)가 병렬직렬 변환기(19)의 입력단에 접속된다.

상기 경우, 단자(107)에 입력된 데이터는 상기와 같이 입력 버퍼(22), 입력 래치(25)를 경유해서, 직렬병렬 변환기(18)에 전송되며, 직렬병렬 변환기(18)에서 저속 병렬 데이터로 변환되어 데이터 버스(126)에 출력된다.

이때, 시켄서(17)는 FIFO 버퍼 기록 신호(123)를 출력하고, 데이터 버스 (126)상의 데이터를 FIFO 버퍼(16)에 기록한다. FIFO 버퍼(16)로의 데이터 기록은 시켄서(17)에 설정된 횟수만큼 반복되며, 루프백용 데이터로서 준비된다.

이어서, 시켄서(17)가 FIFO 버퍼 판독 신호(124)를 출력해서, FIFO 버퍼에 준비된 루프백용 데이터는 출력 데이터 버스(128)에 판독되고 병렬직렬 변환기(19)에 입력된다. 병렬직렬 변환기(19)에 입력된 데이터는 고속 데이터로 변환되어 출력 래치(26), 출력 버퍼(23)를 경유해서 단자(107)로부터 출력된다.

제2도는 상기 실시예의 LSI 에 있어서, 루프백 동작의 동작 타이밍을 설명하는 도면이다. 제2도의 각 신호는 제1도의 도면중의 각 신호에 대응하며, (TEST)는 테스트 제어신호, (SCLK)는 저속 클럭, (FCLK)는 고속 클럭, (FData)는 고속 데이터를 각각 나타내며, (126)는 직렬병렬 변환기(18)로부터 내부회로(11)에 데이터를 전송하는 데이터 버스, (128)는 FIFO 버퍼(16)의 출력 데이터 버스, (123)은 FIFO 버퍼 기록신호, (124)는 FIFO 버퍼 판독신호, (125)는 절환 제어신호에 있어서의 신호 파형을 각각 나타내고 있다.

제2도를 참조해서, 입력된 테스트 제어 신호(TEST)를 트리거하여 시켄서(17)는 루프백 동작의 제어를 개시하고, 셀렉터(24)의 절환 제어 신호(125)를 고레벨로 하여 셀렉터(24)는 FIFO 버퍼(16)의 출력 데이터 버스(128)로 절환한다.

단자(107)로부터 입력된 고속 데이터 (FData)(직렬 데이터)는 직렬병렬 변환기(25)에 의해 변환되어 데이터 버스(126)상에 병렬 데이터로서 출력되며, 시켄서(17)로 부터의 FIFO 버퍼 기록신호(123)에 의해 데이터 버스(126)상의 데이터가 FIFO 버퍼 (16)에 순차 기록되며, FIFO 버퍼(16)에 기록된 데이터는 시켄서(17)로 부터의 FIFO 버퍼 판독 신호(124)에 의해서 판독되어 출력 데이터 버스(128)에 출력되며, 병렬직렬 변환기(26)에 의해 직렬 데이터로 변환되어 고속 데이터 (FData)로서 단자(107)에 출력된다.

제2도에서는, 2번째 데이터 D2 를 데이터 버스(126)부터 FIFO 버퍼(16)에 기록하는 것은, FIFO 버퍼(16)에 기록된 1번째의 데이터 D1를 출력 데이터 버스 (128)에 판독 출력하는 것과 시간상 겹치게 행하고 있는데, 본 실시예는 상기 상황에 한정되는 것이 아니다. 예를 들어, 소정량의 데이터를 FlFO 버퍼(16)에 기록한 후, FIFO 버퍼(16)내에 기록된 데이터를 판독 출력할 수도 있다.

제3도는 상기 실시예에 관한 LSI 에 있어서의 루프백 시험의 원리를 설명하는 도면이다.

제3도를 참조해서, 외부로부터 입력 데이터(67)로서 입력된 시험 패턴을, 다시 외부로 출력 데이터(68)로서 관찰함으로서, 고속 입력부(62) 및 고속 출력부(63)를 포함하는 LSI(60)의 고속 인터페이스를 시험하는 것이 가능하게 된다. 루프백 수단(64)은 LSI(60)를 루프백 동작 모드에 설정하는 루프백 지시 신호(66)에 의거하여 루프백 동작시에 고속 입력부(62)로부터 출력된 신호를 고속 출력부(63)에 다시 출력한다. 또한, 제1도에서 고속 데이터(FData)는 입출력단자(107)로부터 입출력되고 있는데, 본 발명에 있어서는, 제3도에 도시하듯이 입력 데이터용, 출력 데이터용의 단자를 각각 별개로 구비해도 좋음은 물론이다.

[실시예 2]

제4도를 참조해서 본 발명의 다른 실시예를 설명한다.

제4도는 상기 제1실시예에서 설명한 LSI 의 고속 인터페이스의 시험 시스템의 1실시예를 도시하는 도면이다.

제4도에서, (70)은 고속 LSI 시험기를 나타내며, 고속 LSI 시험기(70)는 출력 드라이버(71 내지 73), 입력 버퍼(74), 비교기(75), 타이밍 생성기(76), 테스트 패턴 메모리(77), 및 기대값 패턴 메모리(78)를 포함한다.

또, 제4도에 있어서, (700)는 상기 제1실시예에서 설명한 본 발명에 관한 반도체 집적회로(이하, 「LSI」 라 한다)를 나타내며, (701)는 고속 인터페이스부 이외의 논리 회로 수단 및 입출력 수단, (702)는 루프백 수단, (703)은 고속 입출력 수단을 각각 나타내고 있다.

(710)은 LSI의 테스트 지시 신호의 입력단자, (711)은 고속 클럭 입력단자, (712)는 고속 데이터의 입출력 단자를 각각 나타내고 있다. 또, (713)은 고속 입출력 수단에 의해 입력된 데이터를 논리 회로수단 및 입출력 수단(701)에 전송하는 내부 버스, (714)는 루프백 수단(702)으로부터 출력되는 루프백 데이터를 각각 나타내고 있다.

고속 LSI 시험기(70)에 있어서, (715 내지 717)은 테스트 패턴의 출력 타이밍을 지정하는 신호, (718)은 비교기(75)에 피시험 디바이스인 LSI(700)의 출력과 기대값 패턴(expected pattern)과의 조합의 타이밍을 지시하는 스트로브 신호, (719)는 기대값과의 비교의 결과를 나타내는 비교기(75)의 출력신호이다.

제4도를 참조해서 고속 LSI 시험기(70)의 동작을 간단히 설명한다.

테스트 패턴 메모리(77)에는 LSI(700)의 입력단자 및 출력단자에 인가하는 테스트 패턴이 저장되어 있다. 이들 테스트 패턴은 순차 판독되어 출력 드라이버(71 내지 73)를 통해 고속 LSI 시험기(70)로부터 출력되어 LSI(700)에 인가된다. 고속 LSI 시험기(70)로부터의 출력신호는 타이밍 생성기(76)에서 생성되는 타이밍 신호(715 내지 717)에 의해 제어된다.

LSI(700)는 인가된 테스트 패턴에 따라 동작을 행하고, 그 결과를 출력단자(712)에 출력한다. 고속 LSI 시험기(70)는 입력 버퍼(74)를 통해 LSI(700)의 출력 결과를 수신하고, 비교기(75)는 타이밍 생성기(76)에서 생성되는 타이밍 신호(718)로 지정된 타이밍과 기대값 패턴 메모리(78)에 저장되어 있는 동작 기대값 패턴을 비교하여, 비교 결과를 비교 결과신호(719)로서 출력한다.

이하, 제4도에 도시한 LSI 시험 시스템을 참조하여, LSI(700)에 있어서의 입출력 데이터(712)(입출력 단자(712)에 입출력되는 데이터)의 클럭(711)(단자 (711)에 입력되는 클럭 신호)에 대한 입력 설정 시간(셋업 타임), 입력 유지 시간 (홀드 타임), 출력 지연 시간을 시험하는 AC 파라메트릭 테스트를 예로서 설명한다.

우선, 피시험 디바이스인 LSI(700)의 출력 데이터의 출력 지연 시간을 시험 하는 경우에 대해서 설명한다.

먼저, 테스트 패턴 메모리(77)에 저장되어 있는 패턴이 단자(710)를 통해 LSI(700)에 인가된다. 이것에 의해서 상기 제1실시예에서 설명한 바와 같이 LSI(700)은 루프백 시험 동작에 들어간다.

이어서, 테스트 패턴 메모리(71)로부터 판독되는 패턴을 따라 클럭 단자(711)에는 클럭 신호가, 입출력 단자(712)에는 입력 데이터가 인가된다. 이때, 타이밍 생성기(76)에서 생성되는 타이밍 신호(716 및 717)를 제어하여, 입력 데이터가 클럭 신호에 대해 여유 있는 타이밍으로 확실하게 고속 입출력 수단(703)을 통해 LSI(700)내부에 입력되게 한다.

고속 입출력 수단(703)에 의해 입력된 데이터는, 미리 정해진 소정 시간후에 루프백 수단(702)에 의해서 고속 입출력 수단(703)을 통해 루프백되고, 입출력 단자(712)를 통해 출력된다.

고속 LSI 시험기(70)는 이 출력 데이터를 입력 버퍼(74)를 통해 입력하고, 타이밍 생성기(76)에 의해 생성된 타이밍 신호(718)에 의해 지정되는 타이밍으로, 기대값 패턴 메모리(78)에 저장되어 있는 기대값 패턴과 상기 입력이 일치하고 있는지 아닌지를 비교기(75)로 비교하여 그 결과를 비교결과(716)로써 발생한다.

여기에서, 타이밍 신호(718)를 입출력 데이터의 출력 지연 시간의 최대값에 설정해두면, 입출력 단자(712)에서 출력되는 출력 데이터가 출력 지연 시간의 규격을 만족하고 있는지 어떤지를 시험할 수 있다.

다음에, 피시험 디바이스인 LSI(700)의 입력 데이터의 설정시간 및 유지시간을 시험하는 경우를 설명한다.

이 경우는, 상기 입출력 단자(712)에 대해 인가하는 입력 데이터의 타이밍이 각각 입력 설정시간의 최소값, 및 유지시간의 최소값이 되도록 데이터의 출력 타이밍을 제어하면 좋다.

만일, LSI가 규격대로의 설정/유지(Setup/Hold) 특성을 갖는다면, 입력 데이터는, 상기 데이터 루프백 과정을 따라, 고속 입출력 수단(703)에 바르게 입력되고, 이 입력 데이터와 동일한 데이터가 루프백 출력 데이터로서 관찰될 수 있다. 따라서, 수신된 패턴이 기대값 패턴과 비교될 때, 두 패턴은 서로 일치한다. 만일, LSI 가 규격대로의 설정/유지 특성을 갖고 있지 않다면, 상기 비교 결과는 두 패턴이 서로 일치하지 않음을 나타낸다. 이 방식으로, 불량 LSI 가 검출될 수 있다. 또한, 규격값에 대응해서 입출력 신호의 타이밍 위치 등을 설정하고 피시험 LSI 의 기능을 시험함으로서, AC 파라미터 값이 규격값을 만족하는지 아닌지를 시험 (우량 디바이스, 불량 디바이스의 테스트)하는 방법은, 통상 GO/NOGO TEST라 하며, 생산 시험등에서 사용된다.

이와같이, 상기 실시예에 있어서는, LSI(700)의 고속 입출력 수단(703)의 검사를 루프백 수단(702)을 통해, 각각 별개로 또한 순차적으로 행함으로서, LSI(700)의 전체 단자수보다 작은 핀수의 고속 LSI 시험기(70)를 써서 시험하는 것이다. 따라서, 고속 LSI 시험기는(70)는, 테스트 될 LSI(700)가 다수의 고속 입출력 수단(703)을 포함하는 경우 그 일부가 요구하는 타이밍 정밀도, 핀수를 포함하는 것만으로 충분하다.

이상, 상기 실시예에 의하면, 반도체 집적회로의 고속 인터페이스부에 대해서, 소수의 고속 핀을 갖는 고속 LSI 시험기에서, 기능시험 뿐 아니라, 예컨대, AC 파라미터가 규격값을 만족하는지 아닌지 등의 파라메트릭 테스트를 고속 및 고정밀도로 행하는 것을 가능하게 하며, 고속 인터페이스부 이외의 내부회로에 대해선, 예컨대, 다수 핀의 저속 LSI 시험기로 테스트함으로서 테스트 비용을 저감할 수 있다.

또한, 본 발명을 상기 각 실시예에 따라서 설명했는데, 본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 원리에 기초하는 각종 실시예를 포함한다.

[발명의 효과]

이상, 설명한 바와 같이 본 발명의 반도체 집적회로에 의하면, 테스트시에 반도체 집적회로의 고속 입력부의 출력은 루프백 제어부를 거쳐서 고속 출력부에 출력되기 때문에, 본 발명에 관한 반도체 집적회로의 테스트에 있어서, 고속 인터페이스부를 커버하는 핀수를 갖는 고속 LSI 시험기를 사용해서 반도체 집적회로의 고속 인터페이스 부분의 시험을 가능하게 하며 테스트 비용을 저감한다.

그리고, 본 발명의 반도체 집적회로에 의하면, 기능시험 뿐 아니라 고속 인터페이스부의 AC 파라메트릭 테스트에 대해서도, 소송이 고속 핀을 갖는 고속 LSI 시험기로 고정밀도로 테스트 가능하며, 동시에, 고속 인터페이스부 이외의 내부 회로에 대해선 예컨대 다수 핀의 저속 LSI 시험기로 측정함으로서 테스트 비용을 저감할 수 있다.

또, 본 발명의 검사방벙에 의하면 고속 인터페이스를 가진 반도체 집적회로의 시험에 필수적인 고속 LSI 시험기의 고속 테스트 프로브의 개수를 감소시킬 수 있으며 테스트 비용을 저감할 수 있다.

본 발명의 반도체 집적회로에 있어서, 루프백 제어부는, 테스트 제어신호에 의거하여 루프백 제어를 행하는 제어부와, 고속 입력부로부터의 출력 데이터를 저장하는 기억부, 및 내부회로와 기억부의 출력중의 어느 하나를 고속 출력부에 출력하는 셀렉터라고 하는 소형의 테스트 회로를 포함하며, 반도체 집적 회로의 비용의 상승을 억제한다.

Claims (6)

1. 내부회로, 외부 장치로부터 데이터를 수신하고, 그 수신된 데이터를 상기 내부 회로에 출력하는 입력부, 상기 내부 회로로부터 처리 결과를 수신하고, 이 처리 결과를 외부 장치에 출력하는 출력부, 및 테스트 모드를 나타내는 테스트 제어 신호를 수신하고, 상기 입력부의 출력을 상기 내부 회로에 전달하지 않은채, 상기 테스트 모드에서 상기 입력부의 출력을 상기 출력부에 루프백시키는 루프백 제어부를 구비하며, 상기 루프백 제어부는 상기 입력부의 상기 출력을 저장하는 기억부, 상기 내부 회로로부터의 상기 처리 결과 및 상기 기억부의 출력을 수신하고, 상기 처리 결과와 상기 기억부의 상기 출력중의 하나를 선택 신호에 의거해서 출력 하는 셀렉터, 및 상기 테스트 제어 신호에 응답하고, 상기 선택 신호를 상기 셀렉터에 공급하고, 상기 테스트 모드에서 상기 기억부의 기록 및 판독을 제어하는 시켄서를 포함하는 반도체 집적회로.
2. 제1항에 있어서, 상기 기억부는 선입선출 버퍼 메모리로 구성되는 반도체 집적회로.
3. 외부 장치로부터 타이밍 신호를 수신하는 타이밍 입력 수단, 외부 장치로부터 입력 테이터를 수신하는 데이터 입력 수단, 외부 장치에 출력 데이터를 출력하는 데이터 출력 수단, 상기 타이밍 신호에 근거하여 상기 데이터 입력 수단으로부터 상기 데이터 입력을 래치하는 래치 수단, 상기 타이밍 신호에 근거하여 상기 데이터 출력 수단으로의 데이터 공급을 제어하는 게이트 수단, 상기 래치 수단내에 래치된 상기 데이터를 저장하는 메모리, 및 상기 메모리 내에 저장된 데이터를 제어하는 수단을 갖추며, 상기 래치 수단에 의해 래치된 데이터를 상기 게이트 수단에 루프백하는 루프백 수단, 및 상기 루프백 수단을 활성화시키고, 상기 외부 장치로부터 소정의 신호에 응답하여 루프백 모드를 제어하는 루프백 활성화 수단을 포함하는 반도체 집적회로.
4. 내부회로, 외부 장치로부터 입력 데이터를 수신하고, 그 수신된 데이터를 상기 내부 회로에 출력하는 데이터 입력 수단, 상기 내부 회로로부터 처리 결과를 수신하고, 이 처리 결과를 상기 외부 장치에 출력하는 데이터 출력 수단, 기록 신호에 응답하여 상기 데이터 입력 수단의 상기 출력을 저장하고, 판독 신호에 응답하여 상기 데이터 입력 수단의 상기 출력을 판독 출력하는 FIFO 버퍼, 상기 내부 회로로부터의 처리 결과 및 상기 FIFO 버퍼의 상기 판독 출력을 수신하고, 상기 처리 결과와 상기 FIFO 버퍼의 판독 출력중의 하나를, 선택 신호에 따라 선택하여, 상기 데이터 출력 수단에 출력하는 셀렉터, 및 테스트 모드를 나타내는 테스트 제어 신호에 응답하여, 상기 기록 신호를 상기 FIFO 버퍼에 발생하고, 그후, 상기 판독 신호를 상기 FIFO 버퍼에, 상기 선택 신호를 상기 셀렉터에 발생하며, 이로써, 상기 데이터 입력 수단의 상기 출력을 상기 내부 회로에 전달하지 않은채, 상기 테스트 모드에서 상기 데이터 입력 수단의 상기 출력을 상기 데이터 출력 수단에 루프백시키는 시켄서를 구비하는 반도체 집적회로.
5. 제4항에 있어서, 외부 장치로부터 타이밍 신호를 수신하는 타이밍 입력 수단을 더 구비하며, 여기서, 상기 데이터 입력 수단은 상기 입력 데이터를 유지하는 입력 버퍼 및, 상기 타이밍 신호에 근거하여 상기 입력 데이터를 래치하는 입력 래치를 포함하며, 상기 데이터 출력 수단은 상기 타이밍 신호에 근거하여 상기 데이터 입력수단의 상기 출력 또는 상기 처리 결과를 래치하는 출력 래치, 및 상기 데이터 입력 수단의 상기 출력 또는 상기 처리 결과를 유지하는 출력 버퍼를 포함하는 반도체 집적회로.
6. 제5항에 있어서, 상기 입력 데이터는 고속 데이터이며, 상기 데이터 입력 수단은 상기 테스트 모드에서 상기 고속 입력 데이터를, 상기 내부 회로에 의해 처리되거나 루프백될 저속 데이터로 변환하는 직렬병렬 변환기를 더 구비하고, 상기 데이터 출력 수단은 상기 처리 결과 또는 상기 루프백된 데이터를, 고속 데이터로 변환하는 병렬직렬 변환기를 더 구비하는 반도체 집적회로.