JP2007292603A - 試験装置および試験方法 - Google Patents

Abstract

【課題】消費電力を低減する。
【解決手段】複数の被試験デバイスを並行して試験する試験装置であって、共通パターン発生部と、対応する被試験デバイス毎に設けられた複数の個別パターン発生部と、共通パターンまたは個別パターンを選択する複数のパターン選択部とを備え、個別パターン発生部は、複数の個別パターンを、異なるサイクルに供給される２以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶し、基準クロックと同期して動作するメモリと、メモリにおける次の個別パターンが記憶されたアドレスを保持するアドレスポインタ部と、保持されたアドレスが変更されない期間の間、メモリに入力される基準クロックをマスクするマスク部と、メモリから読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応するパターン選択部に供給するデータ選択部とを有する試験装置を提供する。
【選択図】図２

Description

本発明は、試験装置および試験方法に関する。特に本発明は、複数の被試験デバイスを並行して試験する試験装置および試験方法に関する。

特許文献１には、複数の被試験デバイスを並行して試験する試験装置であって、複数の被試験デバイスのそれぞれに対応した個別パターンを記憶するユニバーサル・バッファ・メモリを備える試験装置が記載されている。当該試験装置は、基本的に複数の被試験デバイスに共通パターンを供給し、指定されたタイミングにおいて、共通パターンに代えて、ユニバーサル・バッファ・メモリに記憶された個別パターンを各被試験デバイスに供給する。これにより、当該試験装置によれば、異なるパターンを供給すべき複数の被試験デバイスを並行して試験することができるので、試験のスループットを向上することができる。
特開２００５−２７６３１７号公報

ところで、特許文献１に記載の試験装置は、並行して試験する被試験デバイス毎または各被試験デバイスの複数の端子毎に、ユニバーサル・バッファ・メモリを備える。そして、これらのユニバーサル・バッファ・メモリを試験装置の基準クロックで動作させることから、全ユニバーサル・バッファ・メモリの合計の消費電力が大きくなってしまっていた。

そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、複数の被試験デバイスを並行して試験する試験装置であって、複数の被試験デバイスに共通して供給する共通パターンを発生する共通パターン発生部と、複数の被試験デバイスのそれぞれに対応して設けられ、対応する被試験デバイスに個別に供給する個別パターンを発生する複数の個別パターン発生部と、複数の被試験デバイスのそれぞれに対応して設けられ、共通パターン発生部が発生した共通パターンおよび対応する個別パターン発生部が発生した個別パターンのいずれを対応する被試験デバイスに供給するかを選択する複数のパターン選択部とを備え、それぞれの個別パターン発生部は、対応する被試験デバイスに個別に供給する複数の個別パターンを、異なるサイクルに供給される２以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶し、当該試験装置の基準クロックと同期して書込動作および読出動作を行うユニバーサル・バッファ・メモリと、ユニバーサル・バッファ・メモリにおける次の個別パターンが記憶されたアドレスを保持するアドレスポインタ部と、 アドレスポインタ部に保持されたアドレスが変更されない期間の間、ユニバーサル・バッファ・メモリに入力される基準クロックをマスクし、アドレスポインタ部に保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する被試験デバイスに供給する場合において、基準クロックをユニバーサル・バッファ・メモリに入力して変更後のアドレスに記憶されたデータを読み出させるマスク部と、アドレスポインタ部により指定されたアドレスに記憶された２以上の個別パターンを順次被試験デバイスに供給する場合において、ユニバーサル・バッファ・メモリから読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応するパターン選択部に供給するデータ選択部と、を有する試験装置を提供する。

それぞれのユニバーサル・バッファ・メモリは、基準クロックを入力するクロック入力端子と、書込動作または読出動作を指示する少なくとも１つのコマンド入力端子とを別個に有してよい。

それぞれの個別パターン発生部は、対応する被試験デバイスに個別に供給する複数の個別パターンをユニバーサル・バッファ・メモリに順次書き込む指示を受けた場合に、同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまで、受け取った個別パターンを順次バッファする書込バッファ部を更に有し、マスク部は、書込バッファ部において同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまでの間、ユニバーサル・バッファ・メモリに入力される基準クロックをマスクし、書込バッファ部にバッファされた２以上の個別パターンを含むデータをユニバーサル・バッファ・メモリに書き込む場合に基準クロックをユニバーサル・バッファ・メモリに入力してよい。

マスク部は、ユニバーサル・バッファ・メモリに書き込むべき末尾の個別パターンが書込バッファ部にバッファされたことに応じて、基準クロックをユニバーサル・バッファ・メモリに入力して書込バッファ部にバッファされたデータをユニバーサル・バッファ・メモリに書き込ませてよい。書込バッファ部は、対応する被試験デバイスに個別に供給する複数の個別パターンをユニバーサル・バッファ・メモリに順次書き込む指示を受けた場合において、個別パターンを書き込むべきアドレスのデータが既に他の個別パターンを記憶していることに応じて、当該他の個別パターンを読み出してバッファした後に、受け取った個別パターンを順次バッファしてよい。

上記課題を解決するために、本発明の第２の形態においては、複数の被試験デバイスを並行して試験する試験方法であって、複数の被試験デバイスに共通して供給する共通パターンを発生する共通パターン発生段階と、複数の被試験デバイスのそれぞれに対応して設けられ、対応する被試験デバイスに個別に供給する個別パターンを発生する複数の個別パターン発生段階と、複数の被試験デバイスのそれぞれに対応して設けられ、共通パターン発生段階において発生した共通パターンおよび対応する個別パターン発生段階において発生した個別パターンのいずれを対応する被試験デバイスに供給するかを選択する複数のパターン選択段階とを備え、それぞれの個別パターン発生段階は、当該試験装置の基準クロックと同期して書込動作および読出動作を行うユニバーサル・バッファ・メモリに、対応する被試験デバイスに個別に供給する複数の個別パターンを、異なるサイクルに供給される２以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶する記憶段階と、ユニバーサル・バッファ・メモリにおける次の個別パターンが記憶されたアドレスを保持するアドレスポインタ段階と、アドレスポインタ段階により保持されたアドレスが変更されない期間の間、ユニバーサル・バッファ・メモリに入力される基準クロックをマスクし、アドレスポインタ段階により保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する被試験デバイスに供給する場合において、基準クロックをユニバーサル・バッファ・メモリに入力して変更後のアドレスに記憶されたデータを読み出させるマスク段階と、アドレスポインタ段階において保持されたアドレスに記憶された２以上の個別パターンを順次被試験デバイスに供給する場合において、ユニバーサル・バッファ・メモリから読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応するパターン選択段階に供給するデータ選択段階と、を有する試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、消費電力を低減することができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。試験装置１０は、複数の被試験デバイス１００を並行して試験する。試験装置１０は、共通パターン発生部１２を備える。試験装置１０は、複数の被試験デバイス１００のそれぞれに対応して設けられた、複数の個別パターン発生部１４と、複数のパターン選択部１６と、複数の波形成形部１８と、複数の判定部２０とを、更に備える。

共通パターン発生部１２は、複数の被試験デバイス１００に共通して供給する共通パターンを発生する。これに加えて、共通パターン発生部１２は、複数の被試験デバイス１００に共通する良否判定のための共通パターンを発生してもよい。個別パターン発生部１４のそれぞれは、対応する被試験デバイス１００に個別に供給する個別パターンを発生する。これに加えて、個別パターン発生部１４のそれぞれは、対応する被試験デバイス１００を良否判定するための個別パターンを発生してもよい。

パターン選択部１６のそれぞれは、共通パターン発生部１２が発生した共通パターンおよび対応する個別パターン発生部１４が発生した個別パターンのいずれを対応する被試験デバイス１００に供給するかを選択する。これに加えて、パターン選択部１６のそれぞれは、共通パターン発生部１２が発生した共通パターンおよび対応する個別パターン発生部１４が発生した個別パターンのいずれを対応する判定部２０に供給するかを選択してもよい。

波形成形部１８のそれぞれは、対応するパターン選択部１６により選択されたパターンに基づき試験信号を生成し、対応する被試験デバイス１００に供給する。判定部２０のそれぞれは、試験信号に応じて出力された出力信号を、対応する被試験デバイス１００から入力する。そして、判定部２０のそれぞれは、対応するパターン選択部１６により選択されたパターンと入力した出力信号とを比較して、対応する被試験デバイス１００を良否判定する。

このような試験装置１０によれば、指定されたタイミングにおいて、個別パターン発生部１４により生成された個別パターンを選択して試験をし、指定されたタイミング以外のタイミングにおいて、共通パターン発生部１２により生成された共通パターンを選択して試験をする。これにより、試験装置１０によれば、個別対応したパターンを発生して試験しなければならない複数の被試験デバイス１００を、並行して試験することができる。

なお、共通パターン発生部１２は、被試験デバイス１００の複数の端子に共通する共通パターンを発生してよい。この場合において、複数の個別パターン発生部１４、複数のパターン選択部１６、複数の波形成形部１８および複数の判定部２０は、被試験デバイス１００の複数の端子にそれぞれ対応して設けられてもよい。

図２は、本実施形態に係る個別パターン発生部１４の構成をパターン選択部１６とともに示す。個別パターン発生部１４のそれぞれは、ユニバーサル・バッファ・メモリ（以下、ＵＢＭと称する。）３０と、アドレスポインタ部３２と、データ選択部３４と、書込バッファ部３６と、マスク部３８と、制御部４０とを有する。

ＵＢＭ３０は、対応する被試験デバイス１００に個別に供給する複数の個別パターンを、異なるサイクルに供給される２以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶する。本実施形態において、ＵＢＭ３０は、２^Ｎ個（Ｎは、正の整数。）のビットフィールドを含み、ビットフィールドのそれぞれに１サイクルで発生されるべき個別パターンを含んだデータを、それぞれのアドレスに記憶する。本実施形態において、ＵＢＭ３０は、連続して発生すべき２^Ｎ個の個別パターン（以下、個別パターングループと呼ぶ。）を、１つのアドレスのデータの連続したビットフィールドに順番に含めてよい。これにより、ＵＢＭ３０によれば、１つのデータを読み出すことにより、２^Ｎ個の連続した個別パターンを出力することができる。また、ＵＢＭ３０は、連続して発生すべき個別パターングループを、連続したアドレスのデータとして順番に記憶してよい。これによりＵＢＭ３０によれば、アドレスを順次に増加することにより、連続した個別パターングループを読み出すことができる。

さらに、ＵＢＭ３０は、書き込むべきデータを入力するデータ入力端子４２と、記憶しているデータを出力するデータ出力端子４４と、アドレスを入力するアドレス端子４６と、基準クロックを入力するクロック入力端子４８と、書込動作または読出動作を指示する少なくとも１つのコマンド入力端子５０とを別個に有する。ＵＢＭ３０は、コマンド入力端子５０を介して書込動作の指示が入力された場合、データ入力端子４２を介して入力されたデータを、アドレス端子４６を介して入力されたアドレスに対応した領域に書き込む。また、ＵＢＭ３０は、コマンド入力端子５０を介して読出動作の指示が入力された場合、アドレス端子４６を介して入力されたアドレスに対応する領域に記憶されたデータを読み出して、データ出力端子４４を介して出力する。そして、ＵＢＭ３０は、クロック入力端子４８を介して入力された当該試験装置１０の基準クロックと同期して書込動作および読出動作を行う。

アドレスポインタ部３２は、ＵＢＭ３０における次の個別パターンが記憶されたアドレスを保持する。そして、アドレスポインタ部３２は、保持しているアドレスをアドレス端子４６を介してＵＢＭ３０に供給する。本実施形態において、アドレスポインタ部３２は、アドレスポインタを保持する。アドレスポインタは、ＵＢＭ３０における次の個別パターンが記憶されたアドレス、並びに、当該アドレスのデータにおける次の個別パターンを含むビットフィールドを指定する。アドレスポインタは、一例としてＮ＋Ｍビット（Ｍは、正の整数。）の２進数で表されてよい。本例のアドレスポインタの上位Ｍビットは、次に発生すべき個別パターンが記憶されたＵＢＭ３０におけるアドレスを指定する。本例のアドレスポインタの下位Ｎビットは、データ内における、次に発生すべき個別パターンを含むビットフィールドの位置を指定する。

さらに、アドレスポインタ部３２は、一例として、アドレスポインタの初期値を指定するアドレスポインタロード信号および個別パターンを発生すべきタイミングを示す制御信号を入力してよい。アドレスポインタ部３２は、アドレスポインタロード信号を入力した場合、当該アドレスポインタロード信号により指定されたアドレスポインタを保持する。アドレスポインタ部３２は、制御信号を入力した場合、保持しているアドレスポインタを１ずつ増加する。

このようなアドレスポインタ部３２は、制御信号に応じてアドレスポインタを１ずつ増加するので、当該アドレスポインタの下位Ｎビットを用いて、任意のアドレスのデータに含まれる２^Ｎ個のビットフィールドを順次に指定することができる。さらに、アドレスポインタ部３２は、下位Ｎビットの桁上りに応じてアドレスポインタの上位Ｍビットを１増加するので、当該アドレスポインタの上位Ｍビットを用いて、任意のアドレスのデータに含まれる全てのビットフィールドを指定した後に、次のアドレスを指定することができる。

データ選択部３４は、アドレスポインタ部３２により指定されたアドレスに記憶された２以上の個別パターンを順次被試験デバイス１００に供給する場合において、ＵＢＭ３０から読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応するパターン選択部１６に供給する。本実施形態において、データ選択部３４は、ＵＢＭ３０から出力される、アドレスポインタの上位Ｍビットにより指定されたアドレスに記憶されたデータ（２^Ｎ個分の個別パターン）を入力する。そして、データ選択部３４は、入力されたデータにおけるアドレスポインタの下位Ｎビットにより指定されるビットフィールドの個別パターンを選択し、選択した個別パターンを対応するパターン選択部１６に対して出力する。これによりデータ選択部３４によれば、アドレスポインタにより指定されたアドレスのデータに含まれた２^Ｎ個の個別パターンを、ビットフィールドの順番に従い順次に出力することができる。

書込バッファ部３６は、対応する被試験デバイス１００に個別に供給する複数の個別パターンをＵＢＭ３０に順次書き込む指示を受けた場合に、同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまで、受け取った個別パターンを順次バッファする。本実施形態において、書込バッファ部３６は、ＵＢＭ３０に書き込むべき個別パターンを順次に含んだキャプチャ対象信号を入力する。被試験デバイス１００がフラッシュメモリ等である場合、書込バッファ部３６は、対応する被試験デバイス１００の不良位置を示すフェイル情報をキャプチャ対象信号として入力してよい。本実施形態において、書込バッファ部３６は、同一アドレスのデータに含むべき２^Ｎ個の個別パターンが揃い、さらに、これら２^Ｎ個の個別パターンがＵＢＭ３０の対応するアドレスに対して書き込まれるまで、受け取った個別パターンをバッファする。

さらに、書込バッファ部３６は、対応する被試験デバイス１００に個別に供給する複数の個別パターンをＵＢＭ３０に順次書き込む指示を受けた場合において、個別パターンを書き込むべきアドレスのデータが既に他の個別パターンを記憶していることに応じて、当該他の個別パターンを読み出してバッファした後に、受け取った個別パターンを順次バッファしてよい。これにより、書込バッファ部３６は、任意のアドレスのデータにおける一部のビットフィールドの個別パターンを書き換える場合、当該任意のアドレスに記憶されているデータにおける書き換えをしないビットフィールドに予め含まれている個別パターンを消去することなく、新たな個別パターンを当該データに含めることができる。

マスク部３８は、データ読み出し時において、アドレスポインタ部３２に保持されたアドレスが変更されない期間の間、ＵＢＭ３０に入力される基準クロックをマスクする。本実施形態において、マスク部３８は、アドレスポインタの上位Ｍビットが変更されない期間の間、ＵＢＭ３０に入力される基準クロックをマスクする。そして、マスク部３８は、アドレスポインタ部３２に保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する被試験デバイス１００に供給する場合において、基準クロックをＵＢＭ３０に入力して変更後のアドレスに記憶されたデータを読み出させる。

マスク部３８は、データ書込み時において、書込バッファ部３６において同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまでの間、ＵＢＭ３０に入力される基準クロックをマスクする。そして、マスク部３８は、書込バッファ部３６にバッファされた２以上の個別パターンを含むデータをＵＢＭ３０に書き込む場合に基準クロックをＵＢＭ３０に入力する。

さらに、マスク部３８は、ＵＢＭ３０に書き込むべき末尾の個別パターンが書込バッファ部３６にバッファされたことに応じて、基準クロックをＵＢＭ３０に入力して書込バッファ部３６にバッファされたデータをＵＢＭ３０に書き込ませてよい。本実施形態において、マスク部３８は、読出終了または書込終了タイミングを示すパターン終了信号が入力されたことに応じて、基準クロックをＵＢＭ３０に入力して書込バッファ部３６にバッファされたデータをＵＢＭ３０に書き込ませる。これにより、マスク部３８によれば、個別パターンを末尾まで確実にＵＢＭ３０に記憶させることができる。

制御部４０は、ＵＢＭ３０に対して書込指示コマンドまたは読出指示コマンドを供給することによって、ＵＢＭ３０を読出動作させるかまたは書込動作させる。本実施形態において、制御部４０は、アドレスポインタの上位Ｍビットに変化があった場合、ＵＢＭ３０に対して書込指示コマンドまたは読出指示コマンドを発行してよい。また、制御部４０は、読出開始または書込開始タイミングを示すパターン開始信号に応じて、書込指示コマンドまたは読出指示コマンドを発行してＵＢＭ３０に対して読出動作または書込動作を開始させ、以後、パターン終了信号を入力するまで書込指示または読出指示コマンドを発行し続けてもよい。

パターン選択部１６は、共通パターン発生部１２により出力された共通パターンおよび対応する個別パターン発生部１４により出力された個別パターンを入力し、いずれか一方を選択して出力する。本実施形態において、パターン選択部１６は、制御信号に応じて、共通パターンまたは個別パターンのいずれか一方を選択して出力する。

このような個別パターン発生部１４によれば、１のアドレスのデータに含まれる複数の個別パターンをＵＢＭ３０から一括して読み出せるので、当該ＵＢＭ３０に対するデータ読み出し回数を少なくすることができる。さらに、個別パターン発生部１４は、読出時以外のタイミングにおいてＵＢＭ３０に入力される基準クロックをマスクする。これにより、個別パターン発生部１４によれば、読出時におけるＵＢＭ３０に入力する基準クロックの数を減らすことができ、この結果、ＵＢＭ３０により消費される電力を低減することができる。

また、このような個別パターン発生部１４によれば、個別パターンの書込時において、同一アドレスのデータに含めるべき全ての個別パターンが揃ってから、当該データをＵＢＭ３０に一括して書き込むので、ＵＢＭ３０に対するデータの書き込み回数を少なくすることができる。さらに、個別パターン発生部１４は、書込時以外のタイミングにおいてＵＢＭ３０に入力される基準クロックをマスクする。これにより、個別パターン発生部１４によれば、書込時におけるＵＢＭ３０に入力する基準クロックの数を減らすことができ、この結果、ＵＢＭ３０により消費される電力を低減することができる。

なお、個別パターン発生部１４およびパターン選択部１６のそれぞれは、制御信号を共通パターン発生部１２から入力してよい。また、個別パターン発生部１４は、アドレスポインタロード信号、パターン開始信号およびパターン終了信号を共通パターン発生部１２から入力してよい。個別パターン発生部１４は、基準クロックを、当該試験装置１０に備えられた基準クロック発生部から入力してよい。また、個別パターン発生部１４およびパターン選択部１６のそれぞれは、対応する被試験デバイス１００に個別に供給する個別パターンに加えて、良否判定のために対応する判定部２０に個別に供給する個別パターンに対して、同様の処理を行ってよい。

図３は、本実施形態に係るＵＢＭ３０の構成の一例を、アドレスポインタ部３２、データ選択部３４および書込バッファ部３６とともに示す。ＵＢＭ３０は、一例として、メモリセル５２と、アドレス制御部５４と、入力制御部５６と、出力制御部５８とを含んでよい。

メモリセル５２は、２^Ｎ個（例えば、４個）のビットフィールドを含むデータを少なくとも格納可能なワード単位で、アドレスが割り当てられている。アドレス制御部５４は、アドレスポインタの上位Ｍビットに応じて、メモリセル５２上の対応するワードを指定する。入力制御部５６は、コマンド入力端子５０を介して書込動作の指示が入力された場合、書込バッファ部３６からデータを入力し、基準クロックに同期してアドレス制御部５４により指定されたワードに書き込む。

出力制御部５８は、コマンド入力端子５０を介して読出動作の指示が入力された場合、アドレス制御部５４により指定されたワードに記憶されているデータを、基準クロックに同期して読み出す。データ選択部３４は、出力制御部５８により読み出されたデータにおける、アドレスポインタの下位Ｎビットにより指定されるビットフィールドの値を、個別パターンとしてパターン選択部１６へ出力する。なお、データ選択部３４は、出力制御部５８により読み出されたデータを、基準クロックに同期せずにパターン選択部１６に出力できる。以上のようなＵＢＭ３０によれば、２以上の個別パターンを、同一のアドレスのデータにおける異なるビットフィールドに対応して記憶することができる。

図４は、本実施形態に係る書込バッファ部３６の構成の一例を、ＵＢＭ３０、アドレスポインタ部３２、マスク部３８および制御部４０とともに示す。書込バッファ部３６は、一例として、入力選択部６２と、複数のレジスタ６４と、アドレスデコード部６６とを含んでよい。

入力選択部６２は、キャプチャ対象信号またはキャプチャ対象信号を書き込むべきアドレスから読み出された信号のいずれか一方を入力する。入力選択部６２は、キャプチャ対象信号をＵＢＭ３０に順次書き込む指示を受けた場合であって、キャプチャ対象信号を書き込むべきＵＢＭ３０のアドレスのデータにおける、キャプチャ対象信号が書き込まれないビットフィールドに他の個別パターンを含んでいる場合、キャプチャ対象信号を入力する前に、当該アドレスに記憶されているデータをＵＢＭ３０から入力する。

また、入力選択部６２は、キャプチャ対象信号をＵＢＭ３０に順次書き込む指示を受けた場合であって、キャプチャ対象信号を書き込むべきＵＢＭ３０のアドレスのデータに、キャプチャ対象信号に含まれている個別パターン以外の個別パターンを含めない場合、または、キャプチャ対象信号を書き込むべきアドレスのデータの読み出しが完了した場合、キャプチャ対象信号を入力する。

レジスタ６４のそれぞれは、ＵＢＭ３０のアドレスのデータにおけるそれぞれのビットフィールドに対応して設けられ、入力選択部６２を介して入力した信号をバッファする。レジスタ６４は、一例として、データが４つのビットフィールドを含む場合、第１〜第４レジスタ６４−１〜６４−４を含んでよい。アドレスデコード部６６は、複数のレジスタ６４のうち、アドレスポインタの下位Ｎビットにより指定されるビットフィールドに対応したレジスタ６４を、データを保持すべきレジスタとして選択する。

このような書込バッファ部３６は、キャプチャ対象信号に含まれる個別パターンを、対応するビットフィールドのレジスタ６４に順次に格納する。そして、１つのアドレスに含められるべき全ての個別パターンが揃うと、ＵＢＭ３０は、複数のレジスタ６４内に格納されている全ての個別パターンを一括して入力して、対応するアドレスに記憶する。これにより、書込バッファ部３６によれば、同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまで、個別パターンを順次バッファすることができる。

さらに、書込バッファ部３６は、書き込むべきＵＢＭ３０のアドレスのデータに他の個別パターンを含んでいる場合には、当該他の個別パターンをＵＢＭ３０から一旦読み出して、対応するビットフィールドのレジスタ６４にバッファする。その後、書込バッファ部３６は、キャプチャ対象信号に含まれる個別パターンを、対応するビットフィールドのレジスタ６４に順次にバッファする。これにより、書込バッファ部３６によれば、当該他の個別パターンを読み出してバッファした後に、受け取った個別パターンを順次バッファすることができる。

図５は、読出時の試験装置１０の各信号のタイミングの一例を示す。図５において、（Ａ）は基準クロックを示す。（Ｂ）は試験周期（サイクル）を示す。（Ｃ）は共通パターンを示す。（Ｄ）はパターン開始信号を示す。（Ｅ）は制御信号を示す。（Ｆ）はアドレスポインタロード信号を示す。（Ｇ）はアドレスポインタの上位Ｍビットを示す。（Ｈ）はアドレスポインタの下位Ｎビットを示す。（Ｉ）はＵＢＭ３０に入力する基準クロックを示す。（Ｊ）はＵＢＭ３０の出力データのＤ［３］ビットフィールドを示す。（Ｋ）はＵＢＭ３０の出力データのＤ［２］ビットフィールドを示す。（Ｌ）はＵＢＭ３０の出力データのＤ［１］ビットフィールドを示す。（Ｍ）はＵＢＭ３０の出力データのＤ［０］ビットフィールドを示す。（Ｎ）は個別パターンを示す。（Ｏ）は被試験デバイス１００に印加される印加パターンを示す。（Ｐ）は当該タイミングチャートの時刻を示す。なお、試験装置１０は、（Ｂ）に示す試験周期（サイクル）がＨ論理の場合に試験する。

まず、時刻ｔ１において、個別パターン発生部１４は、パターン開始信号（Ｄ）およびアドレスポインタロード信号（Ｆ）を入力する。次に、時刻ｔ２において、アドレスポインタ部３２は、アドレスポインタロード信号により指定されたアドレスポインタ（Ｇ、Ｈ）を保持する。さらに、時刻ｔ２において、マスク部３８は、パターン開始信号の入力に応じてＵＢＭ３０に基準クロックを入力する（Ｉ）。基準クロックの入力により、ＵＢＭ３０は、アドレスポインタの上位Ｍビットにより指定されたアドレスに記憶しているデータを出力する（Ｊ、Ｋ、Ｌ、Ｍ）。そして、データ選択部３４は、ＵＢＭ３０から出力されたデータにおける、アドレスポインタの下位Ｎビットにより指定されたビットフィールド（Ｈ）を選択して、個別パターンとして出力する（Ｎ）。

次に、時刻ｔ３、ｔ４、ｔ５の各タイミングにおいて、個別パターン発生部１４は、制御信号を入力する（Ｅ）。アドレスポインタ部３２は、制御信号に応じて、アドレスポインタを１ずつ増加する（Ｇ、Ｈ）。そして、データ選択部３４は、アドレスポインタの下位Ｎビットにより指定されたビットフィールド（Ｈ）を選択して、個別パターンとして順次に出力する（Ｎ）。なお、マスク部３８は、時刻ｔ３、ｔ４、ｔ５において、アドレスポインタの上位Ｍビットが変更しないので、ＵＢＭ３０に入力する基準クロックをマスクする（Ｉ）。

次に、時刻ｔ６において、個別パターン発生部１４は、制御信号を入力する（Ｅ）。アドレスポインタ部３２は、制御信号に応じて、アドレスポインタをインクリメントする（Ｇ、Ｈ）。ここで、時刻ｔ６において、アドレスポインタの下位Ｎビットが桁上がりするので、アドレスポインタの上位Ｍビットは１増加する（Ｇ）。マスク部３８は、アドレスポインタの上位Ｍビットの変更に応じて、基準クロックをＵＢＭ３０に供給する（Ｉ）。そして、ＵＢＭ３０は、基準クロックの供給に応じて、アドレスポインタの上位Ｍビットにより指定されたアドレスのデータを出力する。

以上のように、個別パターン発生部１４によれば、ＵＢＭ３０からデータを読み出すタイミングにおいてＵＢＭ３０に基準クロックを供給し、ＵＢＭ３０からデータを読み出すタイミング以外のタイミングにおいてＵＢＭ３０に入力される基準クロックをマスクする。これにより、個別パターン発生部１４によれば、ＵＢＭ３０により消費される電力を低減することができる。

図６は、書込時の試験装置１０の各信号のタイミングの一例を示す。図６において、（Ａ）は基準クロックを示す。（Ｂ）は試験周期（サイクル）を示す。（Ｃ）はパターン開始信号を示す。（Ｄ）は制御信号を示す。（Ｅ）は、キャプチャ対象信号を示す。（Ｆ）はアドレスポインタの上位Ｍビットを示す。（Ｇ）はアドレスポインタの下位Ｎビットを示す。（Ｈ）はＤ［３］ビットフィールドを格納する第１レジスタ６４−１を動作させるイネーブル信号を示す。（Ｉ）はＤ［３］ビットフィールドを格納する第１レジスタ６４−１が保持する値を示す。（Ｊ）はＤ［２］ビットフィールドを格納する第２レジスタ６４−２を動作させるイネーブル信号を示す。（Ｋ）はＤ［２］ビットフィールドを格納する第２レジスタ６４−２が保持する値を示す。（Ｌ）はＤ［１］ビットフィールドを格納する第３レジスタ６４−３を動作させるイネーブル信号を示す。（Ｍ）はＤ［１］ビットフィールドを格納する第３レジスタ６４−３が保持する値を示す。（Ｎ）はＤ［０］ビットフィールドを格納する第４レジスタ６４−４を動作させるイネーブル信号を示す。（Ｏ）はＤ［０］ビットフィールドを格納する第４レジスタ６４−４が保持する値を示す。（Ｐ）はＵＢＭ３０に入力する基準クロックを示す。（Ｑ）は当該タイミングチャートの時刻を示す。なお、試験装置１０は、（Ｂ）に示す試験周期（サイクル）がＨ論理の場合に試験する。

まず、時刻ｔ１１において、個別パターン発生部１４は、パターン開始信号（Ｃ）を入力する。次に、時刻ｔ１２において、個別パターン発生部１４は、制御信号およびキャプチャ対象信号を入力する。さらに、時刻ｔ１２において、アドレスポインタの下位Ｎビットにより指定されたビットフィールド（Ｄ［３］）に対応する第１レジスタ６４−１は、制御信号の入力に応じて、キャプチャ対象信号をバッファする（Ｈ、Ｉ）。

次に、時刻ｔ１３、ｔ１４、ｔ１５の各タイミングにおいて、個別パターン発生部１４は、制御信号を入力する（Ｄ）。アドレスポインタ部３２は、制御信号に応じて、アドレスポインタを１ずつ増加する（Ｆ、Ｇ）。時刻ｔ１３において、アドレスポインタの下位Ｎビットにより指定されたビットフィールド（Ｄ［２］）に対応する第２レジスタ６４−２は、制御信号の入力に応じてキャプチャ対象信号をバッファする（Ｊ、Ｋ）。時刻ｔ１４において、アドレスポインタの下位Ｎビットにより指定されたビットフィールド（Ｄ［１］）に対応する第３レジスタ６４−３は、制御信号の入力に応じてキャプチャ対象信号をバッファする（Ｌ、Ｍ）。時刻ｔ１４において、アドレスポインタの下位Ｎビットにより指定されたビットフィールド（Ｄ［０］）に対応する第４レジスタ６４−４は、制御信号の入力に応じてキャプチャ対象信号をバッファする（Ｎ、Ｏ）。なお、マスク部３８は、時刻ｔ１３、ｔ１４、ｔ１５において、アドレスポインタの上位Ｍビットが変更しないので、ＵＢＭ３０に入力する基準クロックをマスクする（Ｉ）。

次に、時刻ｔ１６において、個別パターン発生部１４は、制御信号を入力する（Ｄ）。アドレスポインタ部３２は、制御信号に応じて、アドレスポインタをインクリメントする（Ｆ、Ｇ）。ここで、時刻ｔ１６において、アドレスポインタの下位Ｎビットが桁上がりするので、アドレスポインタの上位Ｍビットは１増加する（Ｆ）。マスク部３８は、アドレスポインタの上位Ｍビットの変更に応じて基準クロックをＵＢＭ３０に供給する（Ｐ）。そして、ＵＢＭ３０は、基準クロックの供給に応じて、第１〜第４レジスタ６４−１〜６４−４にバッファされている値を、アドレスポインタの上位Ｍビットにより指定されたアドレスに書き込む。

以上のように、個別パターン発生部１４によれば、ＵＢＭ３０からデータを書き込むタイミングにおいてＵＢＭ３０に基準クロックを供給し、ＵＢＭ３０からデータを書き込むタイミング以外のタイミングにおいてＵＢＭ３０に入力される基準クロックをマスクする。これにより、個別パターン発生部１４によれば、ＵＢＭ３０により消費される電力を低減することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。 本発明の実施形態に係る個別パターン発生部１４の構成をパターン選択部１６とともに示す。 本発明の実施形態に係るＵＢＭ３０の構成の一例を、アドレスポインタ部３２、データ選択部３４および書込バッファ部３６とともに示す。 本発明の実施形態に係る書込バッファ部３６の構成の一例を、ＵＢＭ３０、アドレスポインタ部３２およびマスク部３８とともに示す。 読出時の試験装置１０の各信号のタイミングの一例を示す。 書込時の試験装置１０の各信号のタイミングの一例を示す。

符号の説明

１０ 試験装置
１２ 共通パターン発生部
１４ 個別パターン発生部
１６ パターン選択部
１８ 波形成形部
２０ 判定部
３０ ＵＢＭ
３２ アドレスポインタ部
３４ データ選択部
３６ 書込バッファ部
３８ マスク部
４０ 制御部
４２ データ入力端子
４４ データ出力端子
４６ アドレス端子
４８ クロック入力端子
５０ コマンド入力端子
５２ メモリセル
５４ アドレス制御部
５６ 入力制御部
５８ 出力制御部
６２ 入力選択部
６４ レジスタ
６６ アドレスデコード部
１００ 被試験デバイス

Claims (6)

1. 複数の被試験デバイスを並行して試験する試験装置であって、
   前記複数の被試験デバイスに共通して供給する共通パターンを発生する共通パターン発生部と、
   前記複数の被試験デバイスのそれぞれに対応して設けられ、対応する前記被試験デバイスに個別に供給する個別パターンを発生する複数の個別パターン発生部と、
   前記複数の被試験デバイスのそれぞれに対応して設けられ、前記共通パターン発生部が発生した共通パターンおよび対応する前記個別パターン発生部が発生した個別パターンのいずれを対応する前記被試験デバイスに供給するかを選択する複数のパターン選択部と
   を備え、
   それぞれの前記個別パターン発生部は、
   対応する前記被試験デバイスに個別に供給する複数の個別パターンを、異なるサイクルに供給される２以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶し、当該試験装置の基準クロックと同期して書込動作および読出動作を行うユニバーサル・バッファ・メモリと、
   前記ユニバーサル・バッファ・メモリにおける次の前記個別パターンが記憶されたアドレスを保持するアドレスポインタ部と、
   前記アドレスポインタ部に保持されたアドレスが変更されない期間の間、前記ユニバーサル・バッファ・メモリに入力される前記基準クロックをマスクし、前記アドレスポインタ部に保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する前記被試験デバイスに供給する場合において、前記基準クロックを前記ユニバーサル・バッファ・メモリに入力して変更後のアドレスに記憶されたデータを読み出させるマスク部と、
   前記アドレスポインタ部により指定されたアドレスに記憶された２以上の個別パターンを順次前記被試験デバイスに供給する場合において、前記ユニバーサル・バッファ・メモリから読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応する前記パターン選択部に供給するデータ選択部と、
   を有する試験装置。
2. それぞれの前記ユニバーサル・バッファ・メモリは、前記基準クロックを入力するクロック入力端子と、書込動作または読出動作を指示する少なくとも１つのコマンド入力端子とを別個に有する請求項１に記載の試験装置。
3. それぞれの前記個別パターン発生部は、
   対応する前記被試験デバイスに個別に供給する複数の個別パターンを前記ユニバーサル・バッファ・メモリに順次書き込む指示を受けた場合に、同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまで、受け取った個別パターンを順次バッファする書込バッファ部を更に有し、
   前記マスク部は、前記書込バッファ部において同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまでの間、前記ユニバーサル・バッファ・メモリに入力される前記基準クロックをマスクし、前記書込バッファ部にバッファされた２以上の個別パターンを含むデータを前記ユニバーサル・バッファ・メモリに書き込む場合に前記基準クロックを前記ユニバーサル・バッファ・メモリに入力する
   請求項１に記載の試験装置。
4. 前記マスク部は、前記ユニバーサル・バッファ・メモリに書き込むべき末尾の個別パターンが前記書込バッファ部にバッファされたことに応じて、前記基準クロックを前記ユニバーサル・バッファ・メモリに入力して前記書込バッファ部にバッファされたデータを前記ユニバーサル・バッファ・メモリに書き込ませる請求項３に記載の試験装置。
5. 前記書込バッファ部は、対応する被試験デバイスに個別に供給する複数の個別パターンを前記ユニバーサル・バッファ・メモリに順次書き込む指示を受けた場合において、個別パターンを書き込むべきアドレスのデータが既に他の個別パターンを記憶していることに応じて、当該他の個別パターンを読み出してバッファした後に、受け取った個別パターンを順次バッファする請求項３に記載の試験装置。
6. 複数の被試験デバイスを並行して試験する試験方法であって、
   前記複数の被試験デバイスに共通して供給する共通パターンを発生する共通パターン発生段階と、
   前記複数の被試験デバイスのそれぞれに対応して設けられ、対応する前記被試験デバイスに個別に供給する個別パターンを発生する複数の個別パターン発生段階と、
   前記複数の被試験デバイスのそれぞれに対応して設けられ、前記共通パターン発生段階において発生した共通パターンおよび対応する前記個別パターン発生段階において発生した個別パターンのいずれを対応する前記被試験デバイスに供給するかを選択する複数のパターン選択段階と
   を備え、
   それぞれの前記個別パターン発生段階は、
   当該試験装置の基準クロックと同期して書込動作および読出動作を行うユニバーサル・バッファ・メモリに、対応する前記被試験デバイスに個別に供給する複数の個別パターンを、異なるサイクルに供給される２以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶する記憶段階と、
   前記ユニバーサル・バッファ・メモリにおける次の前記個別パターンが記憶されたアドレスを保持するアドレスポインタ段階と、
   前記アドレスポインタ段階により保持されたアドレスが変更されない期間の間、前記ユニバーサル・バッファ・メモリに入力される前記基準クロックをマスクし、前記アドレスポインタ段階により保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する前記被試験デバイスに供給する場合において、前記基準クロックを前記ユニバーサル・バッファ・メモリに入力して変更後のアドレスに記憶されたデータを読み出させるマスク段階と、
   前記アドレスポインタ段階において保持されたアドレスに記憶された２以上の個別パターンを順次前記被試験デバイスに供給する場合において、前記ユニバーサル・バッファ・メモリから読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応する前記パターン選択段階に供給するデータ選択段階と、
   を有する試験方法。
   
   

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