JP2001144259A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001144259A JP2001144259A JP32662499A JP32662499A JP2001144259A JP 2001144259 A JP2001144259 A JP 2001144259A JP 32662499 A JP32662499 A JP 32662499A JP 32662499 A JP32662499 A JP 32662499A JP 2001144259 A JP2001144259 A JP 2001144259A
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Abstract
(57)【要約】
【課題】ＤＣ特性テストの１ステップ当たり複数個の入
力バッファのＤＣ特性テストを同時に行うことによりテ
スト時間の短縮を可能とする。 【解決手段】検出モード指定信号ＴＭの指定に応じて入
力信号Ｔ１〜Ｔ６のオール“Ｌ”であるかを検出するオ
ール“Ｌ”検出モードと、オール“Ｈ”であるかを検出
するオール“Ｈ”検出モードとのいずれか一方の検出モ
ードに設定され、テスト出力信号ＴＤを出力する検出回
路２と、内部回路１の出力信号とテスト出力信号ＴＤの
いずれか一方を選択するセレクタＳ１〜Ｓ６とを備え
る。テスト出力信号ＴＤをセレクタＳ１〜Ｓ６と出力バ
ッファとを経由して出力端子へ出力することにより、入
力バッファＢＩ１〜ＢＩ６及び出力バッファＢＯ１〜Ｂ
Ｏ６を同一のテストステップでテストを実施する。
力バッファのＤＣ特性テストを同時に行うことによりテ
スト時間の短縮を可能とする。 【解決手段】検出モード指定信号ＴＭの指定に応じて入
力信号Ｔ１〜Ｔ６のオール“Ｌ”であるかを検出するオ
ール“Ｌ”検出モードと、オール“Ｈ”であるかを検出
するオール“Ｈ”検出モードとのいずれか一方の検出モ
ードに設定され、テスト出力信号ＴＤを出力する検出回
路２と、内部回路１の出力信号とテスト出力信号ＴＤの
いずれか一方を選択するセレクタＳ１〜Ｓ６とを備え
る。テスト出力信号ＴＤをセレクタＳ１〜Ｓ６と出力バ
ッファとを経由して出力端子へ出力することにより、入
力バッファＢＩ１〜ＢＩ６及び出力バッファＢＯ１〜Ｂ
Ｏ６を同一のテストステップでテストを実施する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に内部回路として論理回路を有しその直流（Ｄ
Ｃ）特性のテストの効率化を図った半導体集積回路に関
する。
し、特に内部回路として論理回路を有しその直流（Ｄ
Ｃ）特性のテストの効率化を図った半導体集積回路に関
する。
【０００２】
【従来の技術】この種の半導体集積回路（以下ＩＣ）の
テストとして、基本的なものとして、入力ＤＣ特性テス
トと出力特性テストがある。これら両テストを総称し
て、ＤＣ特性テストと呼ぶ。
テストとして、基本的なものとして、入力ＤＣ特性テス
トと出力特性テストがある。これら両テストを総称し
て、ＤＣ特性テストと呼ぶ。
【０００３】ここで、ＤＣ特性テストは、テスト対象と
なる半導体集積回路の入力端子や出力端子あるいは電源
端子の定常的な電圧や定常的な電流を測定するテストで
ある。
なる半導体集積回路の入力端子や出力端子あるいは電源
端子の定常的な電圧や定常的な電流を測定するテストで
ある。
【０００４】例えば入力端子については、電源電圧に対
応する高（Ｈ）レベル入力電圧ＶＩＨから、接地電位に
対応する低（Ｌ）レベル入力電圧ＶＩＬまでの種々の電
圧の信号を入力する。この際、その入力端子に接続され
る入力パッファの動作が正常であるか否かをテストす
る。例えば、上記入力パッファのしきい値電圧Ｖｔｈや
Ｖｔｌ等が適正であるかをテストする。
応する高（Ｈ）レベル入力電圧ＶＩＨから、接地電位に
対応する低（Ｌ）レベル入力電圧ＶＩＬまでの種々の電
圧の信号を入力する。この際、その入力端子に接続され
る入力パッファの動作が正常であるか否かをテストす
る。例えば、上記入力パッファのしきい値電圧Ｖｔｈや
Ｖｔｌ等が適正であるかをテストする。
【０００５】また、入力端子に関するＤＣ特性テストで
は、Ｈレベル入力電圧ＶＩＨの信号入力時における入力
信号電流、すなわち、Ｈレベル入力電流ＩＩＨの測定を
行う。また、Ｌレベル入力電圧ＶＩＬの入力時にあって
は、その入力信号の電流、すなわち、Ｌレベル入力電流
ＩＩＬを測定する。これらＨレベル入力電流ＩＩＨの測
定や、Ｌレベル入力電流ＩＩＬの測定によって、その入
力端子の人カインピーダンスが適性であるかをテストす
る。
は、Ｈレベル入力電圧ＶＩＨの信号入力時における入力
信号電流、すなわち、Ｈレベル入力電流ＩＩＨの測定を
行う。また、Ｌレベル入力電圧ＶＩＬの入力時にあって
は、その入力信号の電流、すなわち、Ｌレベル入力電流
ＩＩＬを測定する。これらＨレベル入力電流ＩＩＨの測
定や、Ｌレベル入力電流ＩＩＬの測定によって、その入
力端子の人カインピーダンスが適性であるかをテストす
る。
【０００６】また、ＩＣの出力端子では、ＤＣ特性テス
トとして、その出力端子の信号の電圧の測定を行う。例
えば、その出力端子からＨ状態が出力される場合の信号
の出力電圧、すなわち、Ｈレベル出力電圧ＶＯＨの測定
を行う。また、その出力端子からＬ状態が出力される際
の信号の出力電圧、すなわち、Ｌレベル出力電圧ＶＯＬ
の測定を行う。そのテスト対象となる出力端子につい
て、Ｈレベル出力電圧ＶＯＨが規定以下であれば、正し
いＨ状態を出力することができない。一方、その出力端
子のＨレベル出力電圧ＶＯＬが規定以上であれば、正し
くＬ状態を出力することはできない。
トとして、その出力端子の信号の電圧の測定を行う。例
えば、その出力端子からＨ状態が出力される場合の信号
の出力電圧、すなわち、Ｈレベル出力電圧ＶＯＨの測定
を行う。また、その出力端子からＬ状態が出力される際
の信号の出力電圧、すなわち、Ｌレベル出力電圧ＶＯＬ
の測定を行う。そのテスト対象となる出力端子につい
て、Ｈレベル出力電圧ＶＯＨが規定以下であれば、正し
いＨ状態を出力することができない。一方、その出力端
子のＨレベル出力電圧ＶＯＬが規定以上であれば、正し
くＬ状態を出力することはできない。
【０００７】また、ＩＣの電源については、入力信号や
出力信号が定常的な状態における、電源電流の測定を行
う。ＭＯＳ（ｍｅｔａ１ ｏｘｉｄｅ ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型のＩＣでは、定常状態における一般的
な電源電流はゼロないしは極小さい電流となる。ここ
で、このような定常状態であっても大きな電源電流が流
れる場合には、そのＩＣの内部に、何らかの不良が検出
されるものである。
出力信号が定常的な状態における、電源電流の測定を行
う。ＭＯＳ（ｍｅｔａ１ ｏｘｉｄｅ ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型のＩＣでは、定常状態における一般的
な電源電流はゼロないしは極小さい電流となる。ここ
で、このような定常状態であっても大きな電源電流が流
れる場合には、そのＩＣの内部に、何らかの不良が検出
されるものである。
【０００８】近年、ＩＣの高集積度化、高機能化に伴い
１００ピン以上の多数の端子を有するＩＣが多く開発さ
れるようになり、ＤＣ特性テストに係るテスト時間が増
加しＩＣの１チップの総テスト時間に占める割合が大き
くなってきている。
１００ピン以上の多数の端子を有するＩＣが多く開発さ
れるようになり、ＤＣ特性テストに係るテスト時間が増
加しＩＣの１チップの総テスト時間に占める割合が大き
くなってきている。
【０００９】従って、ＤＣ特性テストの所要時間短縮の
ため作業効率の向上がますます要望されている。
ため作業効率の向上がますます要望されている。
【００１０】上述したＤＣ特性テストの所要時間の短縮
を目的とした特開平８−５７０９号公報（文献１）記載
の従来の半導体集積回路は、ディジチェン接続されたｍ
個の論理ゲートについて、その最終段のテスト出力Ｔｍ
の論理状態が交互にトグルするような、その各入力信号
もトグルするｍ個の入力端子への入力信号パターンを入
力し、出力テスト選択信号をＨレベルとすることで、前
記テスト出力Ｔｍを出力端子から出力する。これによ
り、入力に関するＤＣ特性テストと出力に関するＤＣ特
性テストとを並行して行うことができるので、ＤＣ特性
テスト時間を短縮できるというものである。
を目的とした特開平８−５７０９号公報（文献１）記載
の従来の半導体集積回路は、ディジチェン接続されたｍ
個の論理ゲートについて、その最終段のテスト出力Ｔｍ
の論理状態が交互にトグルするような、その各入力信号
もトグルするｍ個の入力端子への入力信号パターンを入
力し、出力テスト選択信号をＨレベルとすることで、前
記テスト出力Ｔｍを出力端子から出力する。これによ
り、入力に関するＤＣ特性テストと出力に関するＤＣ特
性テストとを並行して行うことができるので、ＤＣ特性
テスト時間を短縮できるというものである。
【００１１】文献１記載の従来の半導体集積回路をブロ
ックで示す図５を参照すると、この従来の半導体集積回
路は、所定の論理回路から成る内部回路１と、入力端子
ＰＩ１〜ＰＩ６と内部回路１の入力端子Ｉ１〜Ｉ６の各
々との間に挿入され入力信号のバッファ増幅を行う入力
バッファＢＩ１〜ＢＩ６と、出力端子ＰＯ１〜ＰＯ６の
各々に接続し出力信号のバッファ増幅を行う出力バッフ
ァＢＯ１〜ＢＯ６と、入力バッファＢＩ１〜ＢＩ６の各
々の出力側に設けられ後述のようにデイジチェーン接続
されたＮＡＮＤゲートＴＧ１〜ＴＧ６と、各々の一方の
入力端を内部回路１の出力端子Ｏ１〜Ｏ６の各々に接続
し他方の入力端に最終段のＮＡＮＤゲートＴＧ６の出力
であるテスト出力信号ＴＤの供給を受け各々の出力端を
出力バッファＢＯ１〜ＢＯ６の各々の入力端にそれぞれ
接続し各々の制御端に出力選択信号ＴＳの供給を受ける
セレクタＳ１〜Ｓ６と、入力端をテスト制御端子ＰＴ２
に接続し出力端から出力選択信号ＴＳを出力するバッフ
ァＢ２とを備える。
ックで示す図５を参照すると、この従来の半導体集積回
路は、所定の論理回路から成る内部回路１と、入力端子
ＰＩ１〜ＰＩ６と内部回路１の入力端子Ｉ１〜Ｉ６の各
々との間に挿入され入力信号のバッファ増幅を行う入力
バッファＢＩ１〜ＢＩ６と、出力端子ＰＯ１〜ＰＯ６の
各々に接続し出力信号のバッファ増幅を行う出力バッフ
ァＢＯ１〜ＢＯ６と、入力バッファＢＩ１〜ＢＩ６の各
々の出力側に設けられ後述のようにデイジチェーン接続
されたＮＡＮＤゲートＴＧ１〜ＴＧ６と、各々の一方の
入力端を内部回路１の出力端子Ｏ１〜Ｏ６の各々に接続
し他方の入力端に最終段のＮＡＮＤゲートＴＧ６の出力
であるテスト出力信号ＴＤの供給を受け各々の出力端を
出力バッファＢＯ１〜ＢＯ６の各々の入力端にそれぞれ
接続し各々の制御端に出力選択信号ＴＳの供給を受ける
セレクタＳ１〜Ｓ６と、入力端をテスト制御端子ＰＴ２
に接続し出力端から出力選択信号ＴＳを出力するバッフ
ァＢ２とを備える。
【００１２】ＮＡＮＤゲートＴＧ１〜ＴＧ６は、一方の
入力端を入力バッファＢＩ１〜ＢＩ６の各々の出力に他
方の入力端を前段のＮＡＮＤゲートの出力端にそれぞれ
接続し、前段のＮＡＮＤゲートの出力と当段の入力バッ
ファの出力との否定論理積演算を行い、その演算結果を
次段のＮＡＮＤゲートへ供給するデイジチェーン接続さ
れ、最終段のＮＡＮＤゲートＴＧ６の出力をテスト出力
信号ＴＤとして、上述のようにセレクタＳ１〜Ｓ６に供
給する。なお、初段のＮＡＮＤゲートＴＧ１の他方の入
力端には電源ＶＤＤを供給する。
入力端を入力バッファＢＩ１〜ＢＩ６の各々の出力に他
方の入力端を前段のＮＡＮＤゲートの出力端にそれぞれ
接続し、前段のＮＡＮＤゲートの出力と当段の入力バッ
ファの出力との否定論理積演算を行い、その演算結果を
次段のＮＡＮＤゲートへ供給するデイジチェーン接続さ
れ、最終段のＮＡＮＤゲートＴＧ６の出力をテスト出力
信号ＴＤとして、上述のようにセレクタＳ１〜Ｓ６に供
給する。なお、初段のＮＡＮＤゲートＴＧ１の他方の入
力端には電源ＶＤＤを供給する。
【００１３】セレクタＳ１〜Ｓ６は、出力選択信号ＴＳ
に従って、対応する出力バッファへの出力信号を内部回
路１の出力信号にするか、テスト出力信号ＴＤにするか
を選択する。
に従って、対応する出力バッファへの出力信号を内部回
路１の出力信号にするか、テスト出力信号ＴＤにするか
を選択する。
【００１４】図５及びＤＣ特性テスト時に用いられるテ
ストパターンを示す表１を併せて参照して、従来の半導
体集積回路の動作について説明すると、ステップ１から
ステップ１３までの各テストステップで、テストパター
ンとして入力端子ＰＩ１〜ＰＩ６の各々に表１に示した
値のテスト信号を順次入力する。各ステップで入力され
るテストパターンに対して、出力端子ＰＯ１〜ＰＯ６
が、最終段ＮＡＮＤゲートＴＧ６の出力であるテスト出
力信号ＴＤと同一の論理レベルを出力すれば、そのステ
ップについては特に不具合はない、すなわち、良と判定
する。例えば、ステップ１では、入力端子ＰＩ１〜ＰＩ
６の各々にＨレベルの信号を入力し、出力端子ＰＯ１〜
ＰＯ６がＨレベルの出力を出力すれれば良と判定する。
ストパターンを示す表１を併せて参照して、従来の半導
体集積回路の動作について説明すると、ステップ１から
ステップ１３までの各テストステップで、テストパター
ンとして入力端子ＰＩ１〜ＰＩ６の各々に表１に示した
値のテスト信号を順次入力する。各ステップで入力され
るテストパターンに対して、出力端子ＰＯ１〜ＰＯ６
が、最終段ＮＡＮＤゲートＴＧ６の出力であるテスト出
力信号ＴＤと同一の論理レベルを出力すれば、そのステ
ップについては特に不具合はない、すなわち、良と判定
する。例えば、ステップ１では、入力端子ＰＩ１〜ＰＩ
６の各々にＨレベルの信号を入力し、出力端子ＰＯ１〜
ＰＯ６がＨレベルの出力を出力すれれば良と判定する。
【００１５】
【表１】
【００１６】このように、各ステップのテストパターン
を順次入力しながら入力端子ＰＩ１〜ＰＩ６に接地電位
Ｇ及び電源電圧ＶＤＤに対応するＶＩＬ及びＶＩＨを印
加することにより入力バッファＢＩ１〜ＢＩ６のＤＣ特
性テストを行う。また出力端子ＰＯ１〜ＰＯ６には、１
ステップ毎にＬレベルとＨレベルが交互に出力されるの
で、各々のレベルにおいて出力端子ＰＯ１〜ＰＯ６の各
々の出力電流を測定することにより、これら出力バッフ
ァＢＯ１〜ＢＯ６の各々のＤＣ特性テストを行う。
を順次入力しながら入力端子ＰＩ１〜ＰＩ６に接地電位
Ｇ及び電源電圧ＶＤＤに対応するＶＩＬ及びＶＩＨを印
加することにより入力バッファＢＩ１〜ＢＩ６のＤＣ特
性テストを行う。また出力端子ＰＯ１〜ＰＯ６には、１
ステップ毎にＬレベルとＨレベルが交互に出力されるの
で、各々のレベルにおいて出力端子ＰＯ１〜ＰＯ６の各
々の出力電流を測定することにより、これら出力バッフ
ァＢＯ１〜ＢＯ６の各々のＤＣ特性テストを行う。
【００１７】しかし、この従来技術は、入力バッファの
ＤＣ特性テストを行うためにはｎ本の入力端子数の場合
（ｎ×２＋１）ステップのテストパターン数を必要と
し、入力端子数が増加すれば、テストパターン数が増加
してしまうという問題点があった。
ＤＣ特性テストを行うためにはｎ本の入力端子数の場合
（ｎ×２＋１）ステップのテストパターン数を必要と
し、入力端子数が増加すれば、テストパターン数が増加
してしまうという問題点があった。
【００１８】その理由は、テスト回路として入力バッフ
ァ毎に設けられているＮＡＮＤゲートが互いにデイジチ
ェーン接続されていることにある。この結果、１ステッ
プでは１個の入力バッファのＤＣ特性テストを行うこと
しかができない。
ァ毎に設けられているＮＡＮＤゲートが互いにデイジチ
ェーン接続されていることにある。この結果、１ステッ
プでは１個の入力バッファのＤＣ特性テストを行うこと
しかができない。
【００１９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、テスト回路として入力バッファ毎に設けら
れているＮＡＮＤゲートが互いにデイジチェーン接続さ
れていることにより、ＤＣ特性テストの１ステップ当た
りでは１個の入力バッファのＤＣ特性テストを行うこと
しかができないため、入力バッファのＤＣ特性テストを
行うためにはｎ本の入力端子数の場合（ｎ×２＋１）ス
テップのテストパターン数を必要とし、入力端子数が増
加すれば、テストパターン数が増加してしまい、従って
テスト時間もかかるというという欠点があった。
集積回路は、テスト回路として入力バッファ毎に設けら
れているＮＡＮＤゲートが互いにデイジチェーン接続さ
れていることにより、ＤＣ特性テストの１ステップ当た
りでは１個の入力バッファのＤＣ特性テストを行うこと
しかができないため、入力バッファのＤＣ特性テストを
行うためにはｎ本の入力端子数の場合（ｎ×２＋１）ス
テップのテストパターン数を必要とし、入力端子数が増
加すれば、テストパターン数が増加してしまい、従って
テスト時間もかかるというという欠点があった。
【００２０】本発明の目的は、上記欠点を解決し、ＤＣ
特性テストの１ステップ当たり複数個の入力バッファの
ＤＣ特性テストを同時に行うことによりテスト時間の短
縮を可能とした半導体集積回路を提供することにある。
特性テストの１ステップ当たり複数個の入力バッファの
ＤＣ特性テストを同時に行うことによりテスト時間の短
縮を可能とした半導体集積回路を提供することにある。
【００２１】
【課題を解決するための手段】第１の発明の半導体集積
回路は、内部回路として論理回路を有する半導体集積回
路において、外部から前記内部回路への複数の入力信号
をそれぞれバッファリングし対応する複数のバッファ入
力信号を出力する複数の入力バッファと、検出モード指
定信号の指定に応じて前記複数のバッファ入力信号の全
てが第１のレベルであるオール第１レベル状態であるか
を検出するオール第１レベル状態検出モードと、全てが
第２のレベルであるオール第２レベル状態であるかを検
出するオール第２レベル状態検出モードとのいずれか一
方の検出モードに設定され、検出信号対応のテスト出力
信号を出力する少なくとも１つの検出回路と、前記内部
回路の複数の出力信号と前記検出回路の出力する前記テ
スト出力信号のいずれか一方を選択する複数のセレクタ
と、前記複数のセレクタの出力信号の各々をバッファリ
ングして外部に出力する複数の出力バッファとを備え、
前記テスト出力信号を前記セレクタと前記出力バッファ
とを経由して出力端子へ出力することにより、前記複数
の入力バッファ及び前記複数の出力バッファを同一のテ
ストステップでテストを実施することを特徴とするもの
である。
回路は、内部回路として論理回路を有する半導体集積回
路において、外部から前記内部回路への複数の入力信号
をそれぞれバッファリングし対応する複数のバッファ入
力信号を出力する複数の入力バッファと、検出モード指
定信号の指定に応じて前記複数のバッファ入力信号の全
てが第１のレベルであるオール第１レベル状態であるか
を検出するオール第１レベル状態検出モードと、全てが
第２のレベルであるオール第２レベル状態であるかを検
出するオール第２レベル状態検出モードとのいずれか一
方の検出モードに設定され、検出信号対応のテスト出力
信号を出力する少なくとも１つの検出回路と、前記内部
回路の複数の出力信号と前記検出回路の出力する前記テ
スト出力信号のいずれか一方を選択する複数のセレクタ
と、前記複数のセレクタの出力信号の各々をバッファリ
ングして外部に出力する複数の出力バッファとを備え、
前記テスト出力信号を前記セレクタと前記出力バッファ
とを経由して出力端子へ出力することにより、前記複数
の入力バッファ及び前記複数の出力バッファを同一のテ
ストステップでテストを実施することを特徴とするもの
である。
【００２２】第２の発明の半導体集積回路は、内部回路
として論理回路を有する半導体集積回路において、 外
部から前記内部回路への第１の数の入力信号をそれぞれ
バッファリングし対応する第１の数の第１のバッファ入
力信号を出力する第１の数の第１の入力バッファと、外
部から前記内部回路への第２の数の入力信号をそれぞれ
バッファリングし対応する第２の数の第２のバッファ入
力信号を出力する第２の数の第２の入力バッファと、検
出モード指定信号の指定に応じて前記第１の数のバッフ
ァ入力信号の全てが第１のレベルであるオール第１レベ
ル状態であるかを検出するオール第１レベル状態検出モ
ードと、全てが第２のレベルであるオール第２レベル状
態であるかを検出するオール第２レベル状態検出モード
とのいずれか一方の検出モードに設定され、検出信号対
応の第１のテスト出力信号を出力する第１の検出回路
と、前記検出モード指定信号の指定に応じて前記第２の
数のバッファ入力信号の全てが第１のレベルであるオー
ル第１レベル状態であるかを検出するオール第１レベル
状態検出モードと、全てが第２のレベルであるオール第
２レベル状態であるかを検出するオール第２レベル状態
検出モードとのいずれか一方の検出モードに設定され、
検出信号対応の第２のテスト出力信号を出力する第１の
検出回路と、前記第１のバッファ入力信号に対応する前
記内部回路の第１の出力信号と前記第１のテスト出力信
号のいずれか一方を選択する第１の数の第１のセレクタ
と、前記第２のバッファ入力信号に対応する前記内部回
路の第２の出力信号と前記第２のテスト出力信号のいず
れか一方を選択する第２の数の第２のセレクタと、前記
第１の数の第１のセレクタの各々の出力信号をバッファ
リングして外部に出力する第１の数の出力バッファと、
前記第２の数の第１のセレクタの各々の出力信号をバッ
ファリングして外部に出力する第２の数の出力バッファ
とを備え、前記第１のテスト出力信号を前記第１のセレ
クタと前記第１の出力バッファとを経由して、及び前記
第２のテスト出力信号を前記第２のセレクタと前記第２
の出力バッファとを経由してそれぞれ出力端子へ出力す
ることにより、前記第１の数の第１の入力バッファと前
記第２の数の第２の入力バッファ及び前記第１の数の第
１の出力バッファ及び前記第２の数の第２の出力バッフ
ァを同一のテストステップでテストを実施することを特
徴とするものである。
として論理回路を有する半導体集積回路において、 外
部から前記内部回路への第１の数の入力信号をそれぞれ
バッファリングし対応する第１の数の第１のバッファ入
力信号を出力する第１の数の第１の入力バッファと、外
部から前記内部回路への第２の数の入力信号をそれぞれ
バッファリングし対応する第２の数の第２のバッファ入
力信号を出力する第２の数の第２の入力バッファと、検
出モード指定信号の指定に応じて前記第１の数のバッフ
ァ入力信号の全てが第１のレベルであるオール第１レベ
ル状態であるかを検出するオール第１レベル状態検出モ
ードと、全てが第２のレベルであるオール第２レベル状
態であるかを検出するオール第２レベル状態検出モード
とのいずれか一方の検出モードに設定され、検出信号対
応の第１のテスト出力信号を出力する第１の検出回路
と、前記検出モード指定信号の指定に応じて前記第２の
数のバッファ入力信号の全てが第１のレベルであるオー
ル第１レベル状態であるかを検出するオール第１レベル
状態検出モードと、全てが第２のレベルであるオール第
２レベル状態であるかを検出するオール第２レベル状態
検出モードとのいずれか一方の検出モードに設定され、
検出信号対応の第２のテスト出力信号を出力する第１の
検出回路と、前記第１のバッファ入力信号に対応する前
記内部回路の第１の出力信号と前記第１のテスト出力信
号のいずれか一方を選択する第１の数の第１のセレクタ
と、前記第２のバッファ入力信号に対応する前記内部回
路の第２の出力信号と前記第２のテスト出力信号のいず
れか一方を選択する第２の数の第２のセレクタと、前記
第１の数の第１のセレクタの各々の出力信号をバッファ
リングして外部に出力する第１の数の出力バッファと、
前記第２の数の第１のセレクタの各々の出力信号をバッ
ファリングして外部に出力する第２の数の出力バッファ
とを備え、前記第１のテスト出力信号を前記第１のセレ
クタと前記第１の出力バッファとを経由して、及び前記
第２のテスト出力信号を前記第２のセレクタと前記第２
の出力バッファとを経由してそれぞれ出力端子へ出力す
ることにより、前記第１の数の第１の入力バッファと前
記第２の数の第２の入力バッファ及び前記第１の数の第
１の出力バッファ及び前記第２の数の第２の出力バッフ
ァを同一のテストステップでテストを実施することを特
徴とするものである。
【００２３】第１及び第２の発明の半導体集積回路にお
いて、前記第１のレベルが、Ｈレベルであり、前記第２
のレベルがＬレベルであっても良い。
いて、前記第１のレベルが、Ｈレベルであり、前記第２
のレベルがＬレベルであっても良い。
【００２４】また、第１及び第２の発明の半導体集積回
路において、前記第１のレベルが、Ｌレベルであり、前
記第２のレベルがＨレベルであっても良い。
路において、前記第１のレベルが、Ｌレベルであり、前
記第２のレベルがＨレベルであっても良い。
【００２５】また、第１及び第２の発明の半導体集積回
路において、前記検出回路が、前記複数のバッファ入力
信号の論理和演算を行うＯＲゲートと、前記複数のバッ
ファ入力信号の論理積演算を行う第１のＡＮＤゲート
と、前記検出モード指定信号の論理反転を行い反転検出
モード指定信号を出力するＮＯＴゲートと、前記第１の
ＡＮＤゲートの出力信号と前記反転検出モード指定信号
との排他的論理和演算を行うＥＸＯＲゲートと、前記Ｏ
Ｒゲートの出力信号と前記ＥＸＯＲゲートの出力信号と
の論理積演算を行い前記テスト出力信号を出力する第２
のＡＮＤゲートとを備えても良い。
路において、前記検出回路が、前記複数のバッファ入力
信号の論理和演算を行うＯＲゲートと、前記複数のバッ
ファ入力信号の論理積演算を行う第１のＡＮＤゲート
と、前記検出モード指定信号の論理反転を行い反転検出
モード指定信号を出力するＮＯＴゲートと、前記第１の
ＡＮＤゲートの出力信号と前記反転検出モード指定信号
との排他的論理和演算を行うＥＸＯＲゲートと、前記Ｏ
Ｒゲートの出力信号と前記ＥＸＯＲゲートの出力信号と
の論理積演算を行い前記テスト出力信号を出力する第２
のＡＮＤゲートとを備えても良い。
【００２６】また、第１及び第２の発明の半導体集積回
路において、前記検出回路が、検出モード指定信号の第
１の値に応答して前記オール第１レベル状態を検出する
オール第１レベル検出モードとして、また、検出モード
指定信号の第２の値に応答して前記オール第２レベル状
態を検出するオール第２レベル検出モードとしてそれぞ
れ動作し、前記オール第１レベル検出モードで動作して
いるときは、前記複数のバッファ入力信号が前記オール
第１レベル状態の場合前記テスト出力信号を第１のレベ
ルで出力し、前記複数のバッファ入力信号が前記オール
第１レベル状態でない場合前記テスト出力信号を第２の
レベルで出力し、前記オール第２レベル検出モードで動
作しているときは、前記複数のバッファ入力信号が前記
オール第２レベル状態の場合前記テスト出力信号を第２
のレベルで出力し、前記複数のバッファ入力信号が前記
オール第２レベル状態でない場合前記テスト出力信号を
第１のレベルで出力することを特徴としても良い。
路において、前記検出回路が、検出モード指定信号の第
１の値に応答して前記オール第１レベル状態を検出する
オール第１レベル検出モードとして、また、検出モード
指定信号の第２の値に応答して前記オール第２レベル状
態を検出するオール第２レベル検出モードとしてそれぞ
れ動作し、前記オール第１レベル検出モードで動作して
いるときは、前記複数のバッファ入力信号が前記オール
第１レベル状態の場合前記テスト出力信号を第１のレベ
ルで出力し、前記複数のバッファ入力信号が前記オール
第１レベル状態でない場合前記テスト出力信号を第２の
レベルで出力し、前記オール第２レベル検出モードで動
作しているときは、前記複数のバッファ入力信号が前記
オール第２レベル状態の場合前記テスト出力信号を第２
のレベルで出力し、前記複数のバッファ入力信号が前記
オール第２レベル状態でない場合前記テスト出力信号を
第１のレベルで出力することを特徴としても良い。
【００２７】さらに、検出モード指定信号の第１の値が
Ｈレベルであり、検出モード指定信号の第２の値がＬレ
ベルであっても良い。
Ｈレベルであり、検出モード指定信号の第２の値がＬレ
ベルであっても良い。
【００２８】またさらに、検出モード指定信号の第１の
値がＬレベルであり、検出モード指定信号の第２の値が
Ｈレベルであっても良い。
値がＬレベルであり、検出モード指定信号の第２の値が
Ｈレベルであっても良い。
【００２９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３０】本発明は、内部回路として論理回路を有す
る半導体集積回路（ＩＣ）において、ＩＣの外部から内
部回路への複数の入力信号をバそれぞれバッファ増幅
（バッファリング）する複数の入力バッファの出力信号
が全てＬレベルであるオールＬ状態であるか、又は全て
ＨレベルであるオールＨ状態であるかを検出する少なく
とも１つの検出回路と、上記内部回路の出力信号と上記
検出回路の出力する検出信号のいずれか一方を選択する
少なくとも１つのセレクタを備え、上記検出回路の出力
する上記検出信号を上記セレクタと上記内部回路からＩ
Ｃの外部への出力信号をバッファリングする出力バッフ
ァとを経由して出力端子へ出力することにより、複数の
入力バッファ及び複数の出力バッファを同一のテストス
テップでテスト可能とし、ＩＣのＤＣ特性テストの所要
テスト時間を短縮するものである。
る半導体集積回路（ＩＣ）において、ＩＣの外部から内
部回路への複数の入力信号をバそれぞれバッファ増幅
（バッファリング）する複数の入力バッファの出力信号
が全てＬレベルであるオールＬ状態であるか、又は全て
ＨレベルであるオールＨ状態であるかを検出する少なく
とも１つの検出回路と、上記内部回路の出力信号と上記
検出回路の出力する検出信号のいずれか一方を選択する
少なくとも１つのセレクタを備え、上記検出回路の出力
する上記検出信号を上記セレクタと上記内部回路からＩ
Ｃの外部への出力信号をバッファリングする出力バッフ
ァとを経由して出力端子へ出力することにより、複数の
入力バッファ及び複数の出力バッファを同一のテストス
テップでテスト可能とし、ＩＣのＤＣ特性テストの所要
テスト時間を短縮するものである。
【００３１】本発明の第１の実施の形態を図５と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施の形
態の半導体集積回路（ＩＣ）は、従来と共通の所定の論
理回路から成る内部回路１と、入力端子ＰＩ１〜ＰＩ６
と内部回路１の入力端子Ｉ１〜Ｉ６の各々との間に挿入
され入力信号のバッファリングを行うＤＣ特性テストの
対象の入力バッファＢＩ１〜ＢＩ６と、出力端子ＰＯ１
〜ＰＯ６の各々に接続し出力信号のバッファ増幅を行う
ＤＣ特性テストの対象である出力バッファＢＯ１〜ＢＯ
６と、入力バッファＢＩ１〜ＢＩ６の各出力信号を入力
信号Ｔ１〜Ｔ６として入力しこれら入力信号Ｔ１〜Ｔ６
のＡＬＬ“Ｌ”またはＡＬＬ“Ｈ”を検出しテスト出力
信号ＴＤを出力する検出回路２と、各々の一方の入力端
を内部回路１の出力端子Ｏ１〜Ｏ６の各々に接続し他方
の入力端にテスト出力信号ＴＤの供給を受け各々の出力
端を出力バッファＢＯ１〜ＢＯ６の各々の入力端にそれ
ぞれ接続し各々の制御端に出力選択信号ＴＳの供給を受
けるセレクタＳ１〜Ｓ６と、入力端子ＰＴ１から入力す
るＩＣ外部からの検出モード指定信号ＴＭをバッファリ
ングし検出回路２の制御端に供給するバッファＢ１と、
入力端子ＰＴ２から入力する出力選択信号ＴＳをバッフ
ァリングしてセレクタＳ１〜Ｓ６に供給するバッファＢ
２とを備える。
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施の形
態の半導体集積回路（ＩＣ）は、従来と共通の所定の論
理回路から成る内部回路１と、入力端子ＰＩ１〜ＰＩ６
と内部回路１の入力端子Ｉ１〜Ｉ６の各々との間に挿入
され入力信号のバッファリングを行うＤＣ特性テストの
対象の入力バッファＢＩ１〜ＢＩ６と、出力端子ＰＯ１
〜ＰＯ６の各々に接続し出力信号のバッファ増幅を行う
ＤＣ特性テストの対象である出力バッファＢＯ１〜ＢＯ
６と、入力バッファＢＩ１〜ＢＩ６の各出力信号を入力
信号Ｔ１〜Ｔ６として入力しこれら入力信号Ｔ１〜Ｔ６
のＡＬＬ“Ｌ”またはＡＬＬ“Ｈ”を検出しテスト出力
信号ＴＤを出力する検出回路２と、各々の一方の入力端
を内部回路１の出力端子Ｏ１〜Ｏ６の各々に接続し他方
の入力端にテスト出力信号ＴＤの供給を受け各々の出力
端を出力バッファＢＯ１〜ＢＯ６の各々の入力端にそれ
ぞれ接続し各々の制御端に出力選択信号ＴＳの供給を受
けるセレクタＳ１〜Ｓ６と、入力端子ＰＴ１から入力す
るＩＣ外部からの検出モード指定信号ＴＭをバッファリ
ングし検出回路２の制御端に供給するバッファＢ１と、
入力端子ＰＴ２から入力する出力選択信号ＴＳをバッフ
ァリングしてセレクタＳ１〜Ｓ６に供給するバッファＢ
２とを備える。
【００３２】検出回路２の構成例をブロックで示す図２
を参照すると、この検出回路２は、入力端子Ｔ１〜Ｔ６
からの各入力信号Ｔ１〜Ｔ６（説明の便宜上、特に区別
をする必要がない場合は各端子名とその端子に関わる信
号名を同一符号で表す）の論理和演算を行うＯＲゲート
ＯＲ２１と、入力信号Ｔ１〜Ｔ６の論理積演算を行うＡ
ＮＤゲートＡＮＤ２１と、検出モード指定信号ＴＭの論
理反転を行い反転検出モード指定信号ＴＭＢを出力する
ＮＯＴゲートＮＯＴ２１と、ＡＮＤゲートＡＮＤ２１の
出力信号と反転検出モード指定信号ＴＭＢとの排他的論
理和演算を行うＥＸＯＲゲートＥＸＯＲ２１と、ＯＲゲ
ートＯＲ２１の出力信号とＥＸＯＲゲートＥＸＯＲ２１
の出力信号との論理積演算を行いテスト出力信号ＴＤを
出力するＡＮＤゲートＡＮＤ２２とを備える。
を参照すると、この検出回路２は、入力端子Ｔ１〜Ｔ６
からの各入力信号Ｔ１〜Ｔ６（説明の便宜上、特に区別
をする必要がない場合は各端子名とその端子に関わる信
号名を同一符号で表す）の論理和演算を行うＯＲゲート
ＯＲ２１と、入力信号Ｔ１〜Ｔ６の論理積演算を行うＡ
ＮＤゲートＡＮＤ２１と、検出モード指定信号ＴＭの論
理反転を行い反転検出モード指定信号ＴＭＢを出力する
ＮＯＴゲートＮＯＴ２１と、ＡＮＤゲートＡＮＤ２１の
出力信号と反転検出モード指定信号ＴＭＢとの排他的論
理和演算を行うＥＸＯＲゲートＥＸＯＲ２１と、ＯＲゲ
ートＯＲ２１の出力信号とＥＸＯＲゲートＥＸＯＲ２１
の出力信号との論理積演算を行いテスト出力信号ＴＤを
出力するＡＮＤゲートＡＮＤ２２とを備える。
【００３３】次に、図１、図２及び検出回路２の動作を
真理値表で示す図３を参照して本実施の形態の動作につ
いて説明すると、まず、図３において、検出モード指定
信号ＴＭは、検出回路２の入力信号Ｔ１〜Ｔ６のオール
“Ｌ”を検出するのか、又はオール“Ｈ”を検出するの
かの指定を行う。すなわち、検出モード指定信号ＴＭが
Ｌレベルの場合、検出回路２は入力信号Ｔ１〜Ｔ６のオ
ール“Ｌ”を検出するモードとして動作し、入力信号Ｔ
１〜Ｔ６がオール“Ｌ”の時、テスト出力信号ＴＤとし
てＬレベルを出力し、入力信号Ｔ１〜Ｔ６がオール
“Ｌ”でない時、テスト出力信号ＴＤとしてＨレベルを
出力する。
真理値表で示す図３を参照して本実施の形態の動作につ
いて説明すると、まず、図３において、検出モード指定
信号ＴＭは、検出回路２の入力信号Ｔ１〜Ｔ６のオール
“Ｌ”を検出するのか、又はオール“Ｈ”を検出するの
かの指定を行う。すなわち、検出モード指定信号ＴＭが
Ｌレベルの場合、検出回路２は入力信号Ｔ１〜Ｔ６のオ
ール“Ｌ”を検出するモードとして動作し、入力信号Ｔ
１〜Ｔ６がオール“Ｌ”の時、テスト出力信号ＴＤとし
てＬレベルを出力し、入力信号Ｔ１〜Ｔ６がオール
“Ｌ”でない時、テスト出力信号ＴＤとしてＨレベルを
出力する。
【００３４】また、検出モード指定信号ＴＭがＨレベル
の場合、検出回路２は入力信号Ｔ１〜Ｔ６のオール
“Ｈ”を検出するモードとして動作し、入力信号Ｔ１〜
Ｔ６がオール“Ｈ”の時、テスト出力信号ＴＤとしてＨ
レベルを出力し、入力信号Ｔ１〜Ｔ６がオール“Ｈ”で
ない時、テスト出力信号ＴＤとしてＬレベルを出力す
る。
の場合、検出回路２は入力信号Ｔ１〜Ｔ６のオール
“Ｈ”を検出するモードとして動作し、入力信号Ｔ１〜
Ｔ６がオール“Ｈ”の時、テスト出力信号ＴＤとしてＨ
レベルを出力し、入力信号Ｔ１〜Ｔ６がオール“Ｈ”で
ない時、テスト出力信号ＴＤとしてＬレベルを出力す
る。
【００３５】セレクタＳ１〜Ｓ６は、出力選択信号ＴＳ
がＬレベルの場合は内部回路１の出力信号を、Ｈレベル
の場合は検出回路２からのテスト出力信号ＴＤを選択
し、出力バッファＢＯ１〜ＢＯ６へ出力する。
がＬレベルの場合は内部回路１の出力信号を、Ｈレベル
の場合は検出回路２からのテスト出力信号ＴＤを選択
し、出力バッファＢＯ１〜ＢＯ６へ出力する。
【００３６】次に、本実施の形態におけるＤＣ特性テス
ト方法について説明すると、まず、入力バッファＢＩ１
〜ＢＩ６の入力ＬレベルＤＣ特性テストと、出力バッフ
ァＢＯ１〜ＢＯ６の出力Ｌレベル特性テストとを行う場
合は、まず、入力端子ＰＴ１にＬレベルのモード制御信
号を供給すると、このモード制御信号のＬレベルに応答
してバッファＢ１はＬレベルの検出モード指定信号ＴＭ
を出力し、検出回路２をオール“Ｌ”検出モードに設定
する。次に、入力端子ＰＴ２にＨレベルのテスト選択信
号を供給し、このＨレベルのテスト選択信号に応答して
バッファＢ２はＨレベルの出力選択信号ＴＳを出力し、
セレクタＳ１〜Ｓ６が検出回路２からのテスト出力信号
ＴＤを選択するように設定する。入力端子ＰＩ１〜ＰＩ
６には同時にＬレベルのテスト用のＬレベル入力電圧Ｖ
ＩＬとして規格値上限の電圧を供給する。なお、ここで
は、説明の便宜上、電源電圧を５Ｖ、接地電位０Ｖと
し、Ｌレベル入力電圧ＶＩＬの規格値を０〜２Ｖ、Ｈレ
ベル入力電圧ＶＩＨの規格値を３〜５Ｖとする。従って
この例では、Ｌレベル電圧ＶＩＬとして２Ｖを供給す
る。
ト方法について説明すると、まず、入力バッファＢＩ１
〜ＢＩ６の入力ＬレベルＤＣ特性テストと、出力バッフ
ァＢＯ１〜ＢＯ６の出力Ｌレベル特性テストとを行う場
合は、まず、入力端子ＰＴ１にＬレベルのモード制御信
号を供給すると、このモード制御信号のＬレベルに応答
してバッファＢ１はＬレベルの検出モード指定信号ＴＭ
を出力し、検出回路２をオール“Ｌ”検出モードに設定
する。次に、入力端子ＰＴ２にＨレベルのテスト選択信
号を供給し、このＨレベルのテスト選択信号に応答して
バッファＢ２はＨレベルの出力選択信号ＴＳを出力し、
セレクタＳ１〜Ｓ６が検出回路２からのテスト出力信号
ＴＤを選択するように設定する。入力端子ＰＩ１〜ＰＩ
６には同時にＬレベルのテスト用のＬレベル入力電圧Ｖ
ＩＬとして規格値上限の電圧を供給する。なお、ここで
は、説明の便宜上、電源電圧を５Ｖ、接地電位０Ｖと
し、Ｌレベル入力電圧ＶＩＬの規格値を０〜２Ｖ、Ｈレ
ベル入力電圧ＶＩＨの規格値を３〜５Ｖとする。従って
この例では、Ｌレベル電圧ＶＩＬとして２Ｖを供給す
る。
【００３７】検出回路２は、入力バッファＢＩ１〜ＢＩ
６の各出力信号にそれぞれ対応する入力信号Ｔ１〜Ｔ６
の論理状態に応じてテスト出力信号ＴＤを出力し、出力
端子ＰＯ１〜ＰＯ６からはテスト出力信号ＴＤと同一の
論理レベルの出力信号が出力される。
６の各出力信号にそれぞれ対応する入力信号Ｔ１〜Ｔ６
の論理状態に応じてテスト出力信号ＴＤを出力し、出力
端子ＰＯ１〜ＰＯ６からはテスト出力信号ＴＤと同一の
論理レベルの出力信号が出力される。
【００３８】入力バッファＢＩ１〜ＢＩ６が正常であれ
ば、出力端子ＰＯ１〜ＰＯ６からはＬレベルの出力信号
が出力され、入力バッファＢＩ１〜ＢＩ６が正常でなけ
れば、出力端子ＰＯ１〜ＰＯ６からはＨレベルの出力信
号が出力される。よって、出力端子ＰＯ１〜ＰＯ６から
Ｌレベルの出力信号が出力されるか否かの判定をするこ
とにより、入力バッファＢＩ１〜ＢＩ６の入力Ｌレベル
ＤＣ特性テストを同時に、すなわち、１ステップで行う
ことになる。
ば、出力端子ＰＯ１〜ＰＯ６からはＬレベルの出力信号
が出力され、入力バッファＢＩ１〜ＢＩ６が正常でなけ
れば、出力端子ＰＯ１〜ＰＯ６からはＨレベルの出力信
号が出力される。よって、出力端子ＰＯ１〜ＰＯ６から
Ｌレベルの出力信号が出力されるか否かの判定をするこ
とにより、入力バッファＢＩ１〜ＢＩ６の入力Ｌレベル
ＤＣ特性テストを同時に、すなわち、１ステップで行う
ことになる。
【００３９】この時、出力端子ＰＯ１〜ＰＯ６からＬレ
ベルの出力信号が出力されていれば、出力端子ＰＯ１〜
ＰＯ６の出力電流を測定し、測定した電流値が妥当な値
か否かの判定をすることにより、出力バッファＢＯ１〜
ＢＯ６の出力Ｌレベル特性テストを同時に、すなわち、
１ステップ行うことになる。
ベルの出力信号が出力されていれば、出力端子ＰＯ１〜
ＰＯ６の出力電流を測定し、測定した電流値が妥当な値
か否かの判定をすることにより、出力バッファＢＯ１〜
ＢＯ６の出力Ｌレベル特性テストを同時に、すなわち、
１ステップ行うことになる。
【００４０】次に、入力バッファＢＩ１〜ＢＩ６の入力
ＨレベルＤＣ特性テストと、出力バッファＢＯ１〜ＢＯ
６の出力Ｈレベル特性テストとを行う場合は、まず、入
力端子ＰＴ１にＨレベルのモード制御信号を供給する
と、このモード制御信号のＨレベルに応答してバッファ
Ｂ１はＨレベルの検出モード指定信号ＴＭを出力し、検
出回路２をオール“Ｈ”検出モードに設定する。次に、
入力端子ＰＴ２にＨレベルのテスト選択信号を供給し、
このＨレベルのテスト選択信号に応答してバッファＢ２
はＨレベルの出力選択信号ＴＳを出力し、セレクタＳ１
〜Ｓ６が検出回路２からのテスト出力信号ＴＤを選択す
るように設定する。入力端子ＰＩ１〜ＰＩ６には同時に
Ｈレベルテスト用のＨレベル入力電圧ＶＩＨとして規格
下限の電圧、この例では、３Ｖを供給する。
ＨレベルＤＣ特性テストと、出力バッファＢＯ１〜ＢＯ
６の出力Ｈレベル特性テストとを行う場合は、まず、入
力端子ＰＴ１にＨレベルのモード制御信号を供給する
と、このモード制御信号のＨレベルに応答してバッファ
Ｂ１はＨレベルの検出モード指定信号ＴＭを出力し、検
出回路２をオール“Ｈ”検出モードに設定する。次に、
入力端子ＰＴ２にＨレベルのテスト選択信号を供給し、
このＨレベルのテスト選択信号に応答してバッファＢ２
はＨレベルの出力選択信号ＴＳを出力し、セレクタＳ１
〜Ｓ６が検出回路２からのテスト出力信号ＴＤを選択す
るように設定する。入力端子ＰＩ１〜ＰＩ６には同時に
Ｈレベルテスト用のＨレベル入力電圧ＶＩＨとして規格
下限の電圧、この例では、３Ｖを供給する。
【００４１】検出回路２は入力バッファＢＩ１〜ＢＩ６
の各出力信号にそれぞれ対応する入力信号Ｔ１〜Ｔ６の
論理状態に応じてテスト出力信号ＴＤを出力し、出力端
子ＰＯ１〜ＰＯ６からはテスト出力信号ＴＤと同一の論
理レベルの出力信号が出力される。
の各出力信号にそれぞれ対応する入力信号Ｔ１〜Ｔ６の
論理状態に応じてテスト出力信号ＴＤを出力し、出力端
子ＰＯ１〜ＰＯ６からはテスト出力信号ＴＤと同一の論
理レベルの出力信号が出力される。
【００４２】入力バッファＢＩ１〜ＢＩ６が正常であれ
ば、出力端子ＰＯ１〜ＰＯ６からはＨレベルの出力信号
が出力され、入力バッファＢＩ１〜ＢＩ６が正常でなけ
れば、出力端子ＰＯ１〜ＰＯ６からはＬレベルの出力信
号が出力される。よって、出力端子ＰＯ１〜ＰＯ６から
Ｈレベルの出力信号が出力されるか否かの判定をするこ
とにより、入力バッファＢＩ１〜ＢＩ６の入力Ｈレベル
ＤＣ特性テストを同時に、すなわち、１ステップ行うこ
とになる。
ば、出力端子ＰＯ１〜ＰＯ６からはＨレベルの出力信号
が出力され、入力バッファＢＩ１〜ＢＩ６が正常でなけ
れば、出力端子ＰＯ１〜ＰＯ６からはＬレベルの出力信
号が出力される。よって、出力端子ＰＯ１〜ＰＯ６から
Ｈレベルの出力信号が出力されるか否かの判定をするこ
とにより、入力バッファＢＩ１〜ＢＩ６の入力Ｈレベル
ＤＣ特性テストを同時に、すなわち、１ステップ行うこ
とになる。
【００４３】この時、出力端子ＰＯ１〜ＰＯ６からＨレ
ベルの出力信号が出力されていれば、出力端子ＰＯ１〜
ＰＯ６の出力電流を測定し、測定した電流値が妥当な値
か否かの判定をすることにより、出力バッファＢＯ１〜
ＢＯ６の出力Ｈレベル特性テストを同時に、すなわち、
１ステップ行うことになる。
ベルの出力信号が出力されていれば、出力端子ＰＯ１〜
ＰＯ６の出力電流を測定し、測定した電流値が妥当な値
か否かの判定をすることにより、出力バッファＢＯ１〜
ＢＯ６の出力Ｈレベル特性テストを同時に、すなわち、
１ステップ行うことになる。
【００４４】このように、入力端子ＰＩ１〜ＰＩ６に供
給される入力信号の論理レベルのオール“Ｌ”またはオ
ール“Ｈ”を検出回路２で検出し、検出結果を出力端子
ＰＯ１〜ＰＯ６に出力しているので、入力に関するＤＣ
特性テストと出力に関するＤＣ特性テストを並行して行
うことができ、全ての入力バッファの入力ＬレベルＤＣ
特性テスト及び入力ＨレベルＤＣ特性テストと、全ての
出力ＬレベルＤＣ特性テスト及び出力ＨレベルＤＣ特性
テストとを各１ステップ、合計２ステップのテストパタ
ーンで行うことができるので、テスト時間を大幅に短縮
できる。
給される入力信号の論理レベルのオール“Ｌ”またはオ
ール“Ｈ”を検出回路２で検出し、検出結果を出力端子
ＰＯ１〜ＰＯ６に出力しているので、入力に関するＤＣ
特性テストと出力に関するＤＣ特性テストを並行して行
うことができ、全ての入力バッファの入力ＬレベルＤＣ
特性テスト及び入力ＨレベルＤＣ特性テストと、全ての
出力ＬレベルＤＣ特性テスト及び出力ＨレベルＤＣ特性
テストとを各１ステップ、合計２ステップのテストパタ
ーンで行うことができるので、テスト時間を大幅に短縮
できる。
【００４５】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、図１
の検出回路２の代わりに、入力バッファＢＩ１〜ＢＩ３
の出力信号を入力信号Ｔ１１〜Ｔ１３として入力しこれ
ら入力信号Ｔ１１〜Ｔ１３のオール“Ｌ”またはオール
“Ｈ”を検出しテスト出力信号ＴＤ１を出力しセレクタ
Ｓ１〜Ｓ３に供給する検出回路３と、入力バッファＢＩ
４〜ＢＩ６の出力信号を入力信号Ｔ２１〜Ｔ２３として
入力しこれら入力信号Ｔ２１〜Ｔ２３のオール“Ｌ”ま
たはオール“Ｈ”を検出しテスト出力信号ＴＤ２を出力
しセレクタＳ４〜Ｓ６に供給する検出回路４とを備える
ことである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、図１
の検出回路２の代わりに、入力バッファＢＩ１〜ＢＩ３
の出力信号を入力信号Ｔ１１〜Ｔ１３として入力しこれ
ら入力信号Ｔ１１〜Ｔ１３のオール“Ｌ”またはオール
“Ｈ”を検出しテスト出力信号ＴＤ１を出力しセレクタ
Ｓ１〜Ｓ３に供給する検出回路３と、入力バッファＢＩ
４〜ＢＩ６の出力信号を入力信号Ｔ２１〜Ｔ２３として
入力しこれら入力信号Ｔ２１〜Ｔ２３のオール“Ｌ”ま
たはオール“Ｈ”を検出しテスト出力信号ＴＤ２を出力
しセレクタＳ４〜Ｓ６に供給する検出回路４とを備える
ことである。
【００４６】入力バッファＢＩ１〜ＢＩ６のＤＣ特性が
異なる場合は、入力バッファＢＩ１〜ＢＩ６が同一論理
を出力しても同一レベルが出力されないため、第１の実
施の形態の検出回路２ではオール“Ｌ”またはオール
“Ｈ”の検出が正常に行えず、入力バッファＢＩ１〜Ｂ
Ｉ６のＤＣ特性テストが行えないという問題がある。
異なる場合は、入力バッファＢＩ１〜ＢＩ６が同一論理
を出力しても同一レベルが出力されないため、第１の実
施の形態の検出回路２ではオール“Ｌ”またはオール
“Ｈ”の検出が正常に行えず、入力バッファＢＩ１〜Ｂ
Ｉ６のＤＣ特性テストが行えないという問題がある。
【００４７】この第２の実施の形態では、入力バッファ
ＢＩ１〜ＢＩ３のＤＣ特性と、入力バッファＢＩ４〜Ｂ
Ｉ６のＤＣ特性が異なる場合における例を示す。
ＢＩ１〜ＢＩ３のＤＣ特性と、入力バッファＢＩ４〜Ｂ
Ｉ６のＤＣ特性が異なる場合における例を示す。
【００４８】すなわち、検出回路３では入力バッファＢ
Ｉ１〜ＢＩ３の出力信号が全てオール“Ｌ”またはオー
ル“Ｈ”かを検出し、この検出結果であるテスト出力信
号ＴＤ１をセレクタＳ１〜Ｓ３へ出力するとともに、検
出回路４では入力バッファＢＩ４〜ＢＩ６の出力信号が
全てオール“Ｌ”またはオール“Ｈ”かを検出し、この
検出結果であるテスト出力信号ＴＤ２をセレクタＳ４〜
Ｓ６へ出力しているので、入力バッファＢＩ１〜ＢＩ６
のＤＣ特性テストを行うことができる。
Ｉ１〜ＢＩ３の出力信号が全てオール“Ｌ”またはオー
ル“Ｈ”かを検出し、この検出結果であるテスト出力信
号ＴＤ１をセレクタＳ１〜Ｓ３へ出力するとともに、検
出回路４では入力バッファＢＩ４〜ＢＩ６の出力信号が
全てオール“Ｌ”またはオール“Ｈ”かを検出し、この
検出結果であるテスト出力信号ＴＤ２をセレクタＳ４〜
Ｓ６へ出力しているので、入力バッファＢＩ１〜ＢＩ６
のＤＣ特性テストを行うことができる。
【００４９】すなわち、特性の異なる入力バッファが混
在する場合は、特性の種類数と同数の検出回路を設け、
各々の検出回路には特性が同一の入力バッファの出力信
号をそれぞれ入力し、それらの信号のオール“Ｌ”また
はオール“Ｈ”を検出し、検出信号対応のテスト出力信
号を出力端子へ出力することにより、全ての入力バッフ
ァのＤＣ特性テストを同時に、すなわち、１ステップで
実施できる。
在する場合は、特性の種類数と同数の検出回路を設け、
各々の検出回路には特性が同一の入力バッファの出力信
号をそれぞれ入力し、それらの信号のオール“Ｌ”また
はオール“Ｈ”を検出し、検出信号対応のテスト出力信
号を出力端子へ出力することにより、全ての入力バッフ
ァのＤＣ特性テストを同時に、すなわち、１ステップで
実施できる。
【００５０】本実施の形態は、特性の異なる入力バッフ
ァが混在する場合でも、入力バッファのＤＣ特性テスト
を第一の実施の形態と同様な方法で実施可能とする。
ァが混在する場合でも、入力バッファのＤＣ特性テスト
を第一の実施の形態と同様な方法で実施可能とする。
【００５１】以上本発明の実施の形態を述べたが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、検出回路の構成例として示した回路
については、このような構成に限定されるものではな
く、実施の形態で示した検出回路の真理値表に従い動作
するものであれば、本発明の主旨を逸脱しない限り適用
できることは勿論である。
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、検出回路の構成例として示した回路
については、このような構成に限定されるものではな
く、実施の形態で示した検出回路の真理値表に従い動作
するものであれば、本発明の主旨を逸脱しない限り適用
できることは勿論である。
【００５２】また、上記検出回路の動作を表すものとし
て示した真理値表についても、これに限定されるもので
はない。例えば、検出モード指定信号によってオール
“Ｌ”検出とオール“Ｈ”検出の２つのモードが切り換
えられれば、検出モード指定信号がＬレベル場合、検出
回路は全入力信号のオール“Ｈ”検出モードとして動作
し、検出モード指定信号がＨレベルの場合、検出回路は
全入力信号のオール“Ｌ”検出モードとして動作するの
であってもよい。
て示した真理値表についても、これに限定されるもので
はない。例えば、検出モード指定信号によってオール
“Ｌ”検出とオール“Ｈ”検出の２つのモードが切り換
えられれば、検出モード指定信号がＬレベル場合、検出
回路は全入力信号のオール“Ｈ”検出モードとして動作
し、検出モード指定信号がＨレベルの場合、検出回路は
全入力信号のオール“Ｌ”検出モードとして動作するの
であってもよい。
【００５３】また、オール“Ｌ”検出モードの場合、全
入力信号がオール“Ｌ”の時、テスト出力信号にＨレベ
ルを出力し、全入力信号がオール“Ｌ”でない時、テス
ト出力信号にＬレベルを出力してもよい。さらにオール
“Ｈ”検出モードの場合、全入力信号がオール“Ｈ”の
時、テスト出力信号にＬレベルを出力し、全入力信号が
オール“Ｈ”でない時、テスト出力信号にＨレベルを出
力してもよい。
入力信号がオール“Ｌ”の時、テスト出力信号にＨレベ
ルを出力し、全入力信号がオール“Ｌ”でない時、テス
ト出力信号にＬレベルを出力してもよい。さらにオール
“Ｈ”検出モードの場合、全入力信号がオール“Ｈ”の
時、テスト出力信号にＬレベルを出力し、全入力信号が
オール“Ｈ”でない時、テスト出力信号にＨレベルを出
力してもよい。
【００５４】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、検出モード指定信号の指定に応じて複数のバ
ッファ入力信号のオール第１レベル状態であるかを検出
するオール第１レベル状態検出モードと、オール第２レ
ベル状態であるかを検出するオール第２レベル状態検出
モードとのいずれか一方の検出モードに設定され、検出
信号対応のテスト出力信号を出力する少なくとも１つの
検出回路と、内部回路の複数の出力信号と前記テスト出
力信号のいずれか一方を選択する複数のセレクタとを備
え、入力端子に供給される入力信号の論理レベルのオー
ル“Ｌ”またはオール“Ｈ”を検出回路で検出し、検出
結果を出力端子に出力しているので、入力に関するＤＣ
特性テストと出力に関するＤＣ特性テストを並行して行
うことができ、全ての入力バッファの入力ＬレベルＤＣ
特性テスト及び入力ＨレベルＤＣ特性テストと、全ての
出力ＬレベルＤＣ特性テスト及び出力ＨレベルＤＣ特性
テストとを２ステップのテストパターンで実施すること
ができるので、テスト時間を大幅に短縮できるという効
果がある。
積回路は、検出モード指定信号の指定に応じて複数のバ
ッファ入力信号のオール第１レベル状態であるかを検出
するオール第１レベル状態検出モードと、オール第２レ
ベル状態であるかを検出するオール第２レベル状態検出
モードとのいずれか一方の検出モードに設定され、検出
信号対応のテスト出力信号を出力する少なくとも１つの
検出回路と、内部回路の複数の出力信号と前記テスト出
力信号のいずれか一方を選択する複数のセレクタとを備
え、入力端子に供給される入力信号の論理レベルのオー
ル“Ｌ”またはオール“Ｈ”を検出回路で検出し、検出
結果を出力端子に出力しているので、入力に関するＤＣ
特性テストと出力に関するＤＣ特性テストを並行して行
うことができ、全ての入力バッファの入力ＬレベルＤＣ
特性テスト及び入力ＨレベルＤＣ特性テストと、全ての
出力ＬレベルＤＣ特性テスト及び出力ＨレベルＤＣ特性
テストとを２ステップのテストパターンで実施すること
ができるので、テスト時間を大幅に短縮できるという効
果がある。
【図１】本発明の半導体集積回路の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】図１の検出回路の構成例を示すブロック図であ
る。
る。
【図３】本実施の形態の検出回路の動作を真理値表で示
す図である。
す図である。
【図４】本発明の半導体集積回路の第２の実施の形態を
示すブロック図である。
示すブロック図である。
【図５】従来の半導体集積回路の一例を示すブロック図
である。
である。
１ 内部回路 ２，３，４ 検出回路 ＡＮＤ２１，ＡＮＤ２２ ＡＮＤゲート Ｂ１，Ｂ２ バッファ ＢＩ１〜ＢＩ６ 入力バッファ ＢＯ１〜ＢＯ６ 出力バッファ ＥＸＯＲ２１ ＥＸＯＲゲート ＮＯＴ２１ ＮＯＴゲート ＯＲ２１ ＯＲゲート ＰＩ１〜ＰＩ６，ＰＴ１，ＰＴ２ 入力端子 ＰＯ１〜ＰＯ６ 出力端子 Ｓ１〜Ｓ６ セレクタ ＴＧ１〜ＴＧ６ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 Ｆターム(参考） 2G032 AA01 AB02 AC03 AD05 AK14 AL11 5F038 DF20 DT02 DT04 DT08 EZ20 5J056 AA00 BB59 BB60 CC00 FF07
Claims (8)
- 【請求項１】 内部回路として論理回路を有する半導体
集積回路において、 外部から前記内部回路への複数の入力信号をそれぞれバ
ッファリングし対応する複数のバッファ入力信号を出力
する複数の入力バッファと、 検出モード指定信号の指定に応じて前記複数のバッファ
入力信号の全てが第１のレベルであるオール第１レベル
状態であるかを検出するオール第１レベル状態検出モー
ドと、全てが第２のレベルであるオール第２レベル状態
であるかを検出するオール第２レベル状態検出モードと
のいずれか一方の検出モードに設定され、検出信号対応
のテスト出力信号を出力する少なくとも１つの検出回路
と、 前記内部回路の複数の出力信号と前記検出回路の出力す
る前記テスト出力信号のいずれか一方を選択する複数の
セレクタと、 前記複数のセレクタの出力信号の各々をバッファリング
して外部に出力する複数の出力バッファとを備え、 前記テスト出力信号を前記セレクタと前記出力バッファ
とを経由して出力端子へ出力することにより、前記複数
の入力バッファ及び前記複数の出力バッファを同一のテ
ストステップでテストを実施することを特徴とする半導
体集積回路。 - 【請求項２】 内部回路として論理回路を有する半導体
集積回路において、 外部から前記内部回路への第１の数の入力信号をそれぞ
れバッファリングし対応する第１の数の第１のバッファ
入力信号を出力する第１の数の第１の入力バッファと、 外部から前記内部回路への第２の数の入力信号をそれぞ
れバッファリングし対応する第２の数の第２のバッファ
入力信号を出力する第２の数の第２の入力バッファと、 検出モード指定信号の指定に応じて前記第１の数のバッ
ファ入力信号の全てが第１のレベルであるオール第１レ
ベル状態であるかを検出するオール第１レベル状態検出
モードと、全てが第２のレベルであるオール第２レベル
状態であるかを検出するオール第２レベル状態検出モー
ドとのいずれか一方の検出モードに設定され、検出信号
対応の第１のテスト出力信号を出力する第１の検出回路
と、 前記検出モード指定信号の指定に応じて前記第２の数の
バッファ入力信号の全てが第１のレベルであるオール第
１レベル状態であるかを検出するオール第１レベル状態
検出モードと、全てが第２のレベルであるオール第２レ
ベル状態であるかを検出するオール第２レベル状態検出
モードとのいずれか一方の検出モードに設定され、検出
信号対応の第２のテスト出力信号を出力する第１の検出
回路と、 前記第１のバッファ入力信号に対応する前記内部回路の
第１の出力信号と前記第１のテスト出力信号のいずれか
一方を選択する第１の数の第１のセレクタと、 前記第２のバッファ入力信号に対応する前記内部回路の
第２の出力信号と前記第２のテスト出力信号のいずれか
一方を選択する第２の数の第２のセレクタと、 前記第１の数の第１のセレクタの各々の出力信号をバッ
ファリングして外部に出力する第１の数の出力バッファ
と、 前記第２の数の第１のセレクタの各々の出力信号をバッ
ファリングして外部に出力する第２の数の出力バッファ
とを備え、 前記第１のテスト出力信号を前記第１のセレクタと前記
第１の出力バッファとを経由して、及び前記第２のテス
ト出力信号を前記第２のセレクタと前記第２の出力バッ
ファとを経由してそれぞれ出力端子へ出力することによ
り、前記第１の数の第１の入力バッファと前記第２の数
の第２の入力バッファ及び前記第１の数の第１の出力バ
ッファ及び前記第２の数の第２の出力バッファを同一の
テストステップでテストを実施することを特徴とする半
導体集積回路。 - 【請求項３】 前記第１のレベルが、Ｈレベルであり、
前記第２のレベルがＬレベルであることを特徴とする請
求項１又は請求項２記載の半導体集積回路。 - 【請求項４】 前記第１のレベルが、Ｌレベルであり、
前記第２のレベルがＨレベルであることを特徴とする請
求項１又は請求項２記載の半導体集積回路。 - 【請求項５】 前記検出回路が、前記複数のバッファ入
力信号の論理和演算を行うＯＲゲートと、 前記複数のバッファ入力信号の論理積演算を行う第１の
ＡＮＤゲートと、 前記検出モード指定信号の論理反転を行い反転検出モー
ド指定信号を出力するＮＯＴゲートと、 前記第１のＡＮＤゲートの出力信号と前記反転検出モー
ド指定信号との排他的論理和演算を行うＥＸＯＲゲート
と、 前記ＯＲゲートの出力信号と前記ＥＸＯＲゲートの出力
信号との論理積演算を行い前記テスト出力信号を出力す
る第２のＡＮＤゲートとを備えることを特徴とする請求
項１又は請求項２記載の半導体集積回路。 - 【請求項６】 前記検出回路が、検出モード指定信号の
第１の値に応答して前記オール第１レベル状態を検出す
るオール第１レベル検出モードとして、また、検出モー
ド指定信号の第２の値に応答して前記オール第２レベル
状態を検出するオール第２レベル検出モードとしてそれ
ぞれ動作し、 前記オール第１レベル検出モードで動作しているとき
は、前記複数のバッファ入力信号が前記オール第１レベ
ル状態の場合前記テスト出力信号を第１のレベルで出力
し、前記複数のバッファ入力信号が前記オール第１レベ
ル状態でない場合前記テスト出力信号を第２のレベルで
出力し、 前記オール第２レベル検出モードで動作しているとき
は、前記複数のバッファ入力信号が前記オール第２レベ
ル状態の場合前記テスト出力信号を第２のレベルで出力
し、前記複数のバッファ入力信号が前記オール第２レベ
ル状態でない場合前記テスト出力信号を第１のレベルで
出力することを特徴とする請求項１又は請求項２記載の
半導体集積回路。 - 【請求項７】 前記第１の値がＨレベルであり、前記第
２の値がＬレベルであることを特徴とする請求項５記載
の半導体集積回路。 - 【請求項８】 前記第１の値がＬレベルであり、前記第
２の値がＨレベルであることを特徴とする請求項５記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32662499A JP2001144259A (ja) | 1999-11-17 | 1999-11-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32662499A JP2001144259A (ja) | 1999-11-17 | 1999-11-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144259A true JP2001144259A (ja) | 2001-05-25 |
Family
ID=18189887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32662499A Pending JP2001144259A (ja) | 1999-11-17 | 1999-11-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144259A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006090915A (ja) * | 2004-09-27 | 2006-04-06 | Fujitsu Ltd | 半導体装置およびその試験方法 |
| CN102081141A (zh) * | 2010-11-30 | 2011-06-01 | 哈尔滨工业大学 | 一种分时测试的soc测试调度方法 |
-
1999
- 1999-11-17 JP JP32662499A patent/JP2001144259A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006090915A (ja) * | 2004-09-27 | 2006-04-06 | Fujitsu Ltd | 半導体装置およびその試験方法 |
| CN102081141A (zh) * | 2010-11-30 | 2011-06-01 | 哈尔滨工业大学 | 一种分时测试的soc测试调度方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031104 |