DE19818045A1 - Prüfschaltung - Google Patents

Description

Die Erfindung betrifft eine Prüfschaltung, die zur Verwendung in einer integrierten Halbleiterschaltung geeignet ist, wobei eine Speichereinrichtung, die einen breiten Datenbus und Logikschaltungen hat, auf einem einzigen Chip miteinander gemischt sind, und die auf demselben Chip wie dem für die integrierte Halbleiterschaltung vorgesehen ist und verwendet wird, um eine Einzelprüfung der Speichereinrichtung durchzuführen.

Fig. 3 ist ein Konfigurationsdiagramm einer Schaltung und zeigt eine herkömmliche Prüfschaltung. In der Zeichnung bezeichnet 201 ein Schieberegister zum aufeinanderfolgenden Verschieben und Einschreiben von m-Bit Prüfdaten (Eingabedaten), die von einem Prüfdateneingang 102 in Abhängigkeit von einem Taktimpuls, der von einem Prüfdatenschreibtakteingang 103 eingegeben wird, eingegeben werden. In das Schieberegister 201 können Daten von m-Bit × n Stufen (m × n Bits) (wobei m und n: 0 oder natürliche Zahlen) eingeschrieben werden. Im übrigen zeigt das Schieberegister 201 in Fig. 3 das Einschreiben von Daten von 8-Bit × 16 Stufen (d. h. 128 Bits). Weiterhin weist das Schieberegister 201 die Funktion der Steuerung einer Abgabe auf der Basis eines Steuersignals auf, das von einem Prüfabgabesteuereingang 108 eingegeben wird.

202 bezeichnet einen 16-Mbit-DRAM (dynamischer Direktzugriffs­ speicher), der als eine zu prüfende Speichereinrichtung dient. Der DRAM 202 lädt oder empfängt Adressen (Zeilen- und Spalten­ adressen) in Abhängigkeit von Steuersignalen, die von einem Prüfadreßeingang 104, einem Prüfzeilenadreßhinweissignaleingang 105 und einem Prüfspaltenadreßhinweissignaleingang 106 zugeführt werden, und schreibt die Prüfdaten des Schieberegisters 201 in oder an die Eingabeadressen in Abhängigkeit von einem Steuersignal, das von einem Prüfschreibsteuereingang 107 eingegeben wird. Weiterhin hat der DRAM 202 ähnlich wie das Schieberegister 201 ebenfalls die Funktion der Steuerung einer Abgabe auf der Basis des Steuersignals (entsprechend einem Steuersignal, das durch In­ version des in das Schieberegister 201 eingegebenen Steuersignals erhalten wird), das von dem Prüfabgabesteuereingang 108 zugeführt wird.

203 bezeichnet einen Multiplexer für die Abgabe einer Vielzahl von Eingangsdaten zu einem Prüfdatenausgang 101 in Abhängigkeit von einem Wählsteuersignal, das von einem Prüfdatenabgabewähleingang 109 eingegeben wird. 204 bezeichnet einen Breitdatenbus, der eine Breite von m × n Bits hat (mit m: Prüfdatenbus-Bitbreite des Chips und n: interne Breitdatenbus- Bitbreite/m), um das Schieberegister 201, den DRAM 202 und den Multiplexer 203 miteinander zu verbinden. Die Bitbreite des in Fig. 3 gezeigten Breitdatenbus 204 bezeichnet eine 8 × 16 (128) Bitbreite.

Im übrigen bezeichnen Ziffern (4, 8, 12 und 128), die jeweiligen Verdrahtungen oder Leitern zugeordnet sind, jeweils die Anzahl von Bits von zu übertragenden Daten.

Weiterhin bezeichnet ein D (7 : 0) und ein Q (127 : 0) des Schieberegisters 201, ein A (11 : 0) und ein DQ (127 : 0) des DRAM 202 und ein D (127 : 0), ein Q (7 : 0) und ein SEL (3 : 0) des Multiplexers 203 ebenfalls die Anzahl von Bits von ein- bzw. auszugebenden Daten. Beispielsweise zeigt D (7 : 0) des Schieberegisters 201 die Eingabe von 8-Bitdaten in dieses.

Die Betriebsweise der vorliegenden Prüfschaltung wird als näch­ stes beschrieben.

• (1) Zuerst wird der Vorgang des Einschreibens von Prüfdaten in den DRAM 202 erläutert.

Die Prüfdaten (Eingabedaten), die von dem Prüfdateneingang 102 eingegeben werden, werden in das Schieberegister 201 zu acht Bits bei jedem Einzeltaktimpuls in Abhängigkeit von der Vorderflanke des von dem Prüfdatenschreibtakteingang 103 eingegebenen Taktimpulses eingeschrieben. Da also die 128-Bit- Prüfdaten in das Schieberegister 201 (d. h. in Q (127 : 0)) des Schieberegisters 201 von Q (127 : 119) bis Q (7 : 0)) zu acht Bits bei jedem Einzeltaktimpuls eingeschrieben werden, sind 16fach- Taktimpulse erforderlich, um die 128-Bit-Prüfdaten in das Schieberegister 201 einzuschreiben.

Die Prüfdaten werden zwar aufeinanderfolgend zu acht Bits in das Schieberegister 201 eingeschrieben, aber die auf diese Weise eingeschriebenen Prüfdaten befinden sich in einem Zustand, daß sie immer an Q (127 : 0) abgegeben werden. Wenn jedoch das Schieberegister 201 mit der Abgabesteuerfunktion versehen ist und das Steuersignal, z. B. ein H-Pegel (entsprechend einer logischen 1) , der von dem Prüfabgabesteuereingang 108 eingegeben wird, an einem OE des Schieberegisters 201 eingegeben wird, werden die in das Schieberegister 201 eingeschriebenen Daten in einen Zustand ge­ bracht, in dem ihre Abgabe an Q (127 : 0) gesperrt wird (d. h. das Schieberegister 201 wird so gesteuert, daß es die Daten nicht an Q (127 : 0) abgibt) . Da andererseits das Steuersignal, das den H-Pegel (1) bezeichnet und von dem Prüfabgabesteuereingang 108 eingegeben wird, von dem DRAM 202 invertiert und in ihn eingegeben wird (d. h. der DRAM 202 den L-Pegel (0) erhält), wird DQ (127 : 0) des DRAM 202 in einen Zustand gebracht, in dem er im Gegensatz zu Q (127 : 0) des Schieberegisters 201 Daten abgeben kann. Somit werden die Ausgangswerte des Schieberegisters 201 und des DRAM 202 durch das Steuersignal gesteuert, das von dem Prüfabgabesteuereingang 108 eingegeben wird, um eine Kollision zwischen den Daten zu vermeiden, die auf den Breitdatenbus 204 übertragen werden.

Wenn die Prüfdaten (128-Bit-Prüfdaten), die 16fach-Taktimpulsen entsprechen, in das Schieberegister 201 zu acht Bits eingeschrieben werden, ändert sich das von dem Prüfabgabesteuereingang 108 eingegebene Steuersignal vom H-Pegel (1) zum L-Pegel (0). Infolgedessen wird Q (127 : 0) des Schieberegisters 201 in einen Zustand gebracht, in dem es die Prüfdaten abgeben kann, so daß die Prüfdaten vom Schieberegister 201 abgegeben werden. Somit werden die in das Schieberegister 201 eingeschriebenen 128-Bit-Prüfdaten in den DRAM 202 in einem Schreibvorgang durch den Breitdatenbus 204 eingeschrieben, der mit der 128-Bit-Breite konfiguriert ist.

Beim Schreibvorgang empfängt der DRAM 202 einen L-Pegel (0), der durch Invertierung des Steuersignals erhalten ist, das den vom Prüfschreibsteuereingang 107 eingegebenen H-Pegel (1) bezeichnet. Beim Lesevorgang empfängt der DRAM 202 den H-Pegel (1), der durch Invertierung des Steuersignals erhalten ist, das den vom Prüfschreibsteuereingang 107 eingegebenen L-Pegel (0) bezeichnet. Wenn daher die 128-Bit-Prüfdaten in den DRAM 202 eingeschrieben werden, wird diesem das Steuersignal, das den H-Pegel (1) bezeichnet, von dem Prüfschreibsteuereingang 107 zugeführt.

Die 128-Bit-Prüfdaten werden in einem Schreibvorgang in die entsprechenden Adressen geschrieben, die Speicherstellen für die im DRAM 202 zu speichernden Daten bezeichnen. Es ist somit notwendig, die Adressen vor dem Einschreiben der Prüfdaten in den DRAM 202 zu schreiben. Die Adressen werden von dem Prüfadreßeingang 104 als 12-Bit-Adreßdaten eingegeben. Wenn die Spaltenadressen der Adressen in den DRAM 202 eingegeben werden, nimmt das von dem Prüfadreßhinweissignaleingang 105 eingegebene Steuersignal den H-Pegel an, und sein invertiertes L-Pegel(0)- Signal wird an einem RAS-Eingang (Zeilenadreßhinweissignaleingang) des DRAM 202 eingegeben. Wenn andererseits die Spaltenadressen in den DRAM 202 eingegeben werden, nimmt das von dem Prüfadreßhinweissignaleingang 106 eingegebene Steuersignal den H(1)-Pegel an, und sein umge­ kehrtes L(0)-Pegelsignal wird an einem CAS-Eingang (Spaltenadreßhinweissignaleingang) des DRAM 202 eingegeben. Unter Normalbedingungen (wenn keine Zeilen- und Spaltenadressen eingegeben werden) sind die Steuersignale, die von dem Prüfzeilenadreßhinweissignaleingang 105 und dem Prüfspaltenadreßhinweissignaleingang 106 eingegeben werden, jeweils L(0)-Pegel, und somit wird an jedem von dem RAS- und CAS-Eingang des DRAM 202 das H-Pegelsignal (1) eingegeben.

Die von dem Prüfadreßeingang 104 übermittelten Adreßdaten sind als 12 Bits repräsentiert. Die Zeilenadressen sind als Kombina­ tionen von [1,0] entsprechend 12 Bits der Adreßdaten, d. h. 2¹² Zeilen (4096 Zeilen) repräsentiert, während die Spaltenadressen als Kombinationen von [1,0] entsprechend 5 Bits von 12 Bits der Adreßdaten, d. h. 2⁵ Spalten (32 Spalten), repräsentiert sind.

• (2) Als nächstes wird der Vorgang des Lesens der Prüfdaten, die in den DRAM 202 eingeschrieben sind (zum Zeitpunkt der Bestimmung der Funktion des DRAM 202) erläutert.

Das von dem Prüfabgabesteuereingang 108 eingegebene Steuersignal wird auf den H-Pegel (1) geändert (das invertierte L-Pegelsignal (0) wird in den DRAM 202 eingegeben), um dadurch DQ (127 : 0) des DRAM 202 in einen Zustand zu bringen, in dem er Daten abgeben kann. Weiterhin wird das von dem Prüfschreibsteuereingang 107 eingegebene Steuersignal auf den L-Pegel (0) geändert (das invertierte H-Pegelsignal (1) wird in den DRAM 202 eingegeben), um dadurch DQ (127 : 0) des DRAM 202 in einen Datenlesezustand zu bringen. Die in den DRAM 202 eingeschriebenen Prüfdaten werden in einem Lesevorgang ausgelesen und durch den Breitdatenbus 204 zu dem Multiplexer 203 übertragen.

Wenn die Prüfdaten zu dem Multiplexer 203 übertragen werden, wird der Prüfdatenabgabewähleingang 109 16mal (n-mal) umgeschaltet, um die Prüfdaten vom Multiplexer 203 in den Prüfdatenabgabeausgang 101 des Chips in Einheiten von 8 Bits (m Bits) zu lesen. Im übrigen ist das vom Prüfdatenabgabewähleingang 109 eingegebene Wählsteuersignal in Form von 4 Bits repräsentiert, um eine Umschaltung zwischen den Signalen in Form von 16 Möglichkeiten zuzulassen. Ein Vergleich zwischen den gelesenen 8-Bit-Prüfdaten und einem vorbereiteten erwarteten 8-Bit-Wert wird 16mal (n-mal) durchgeführt, um so eine Entscheidung in bezug auf die Funktionsfähigkeit des DRAM 202 zu treffen.

Im übrigen wird JP-A-60/185300 als auf die vorliegende Anmeldung bezogener Stand der Technik angegeben.

Die herkömmliche Prüfschaltung ist mit den nachstehenden Problemen behaftet, weil sie wie oben beschrieben aufgebaut ist.

• (1) Beim Einschreiben der Prüfdaten in das Schieberegister 201 müssen die 16fach(n-fach)-Taktimpulse daran angelegt werden. Somit wird ein Prüfzeitintervall durch diese Taktimpulse ver­ braucht.
• (2) Um über den Breitdatenbus festzustellen, ob die in den DRAM 202 eingeschriebenen Prüfdaten normal oder abnormal sind, wird das von dem Prüfdatenabgabewähleingang 109 eingegebene Wählsignal 16mal (n-mal) umgeschaltet, um so die Prüfdaten an dem 8-Bit(m-Bit)-Prüfdatenausgang 101 des Chips auszulesen. Weiterhin muß der Vergleich zwischen den ausgelesenen Prüfdaten und dem erwarteten 8-Bit(m-Bit)-Wert 16mal (n-mal) durchgeführt werden. Somit wird ein weiteres Prüfzeitintervall verbraucht.

Wenn der Prüfdatenabgabeausgang 101 als 128 Bits repräsentiert ist, dann können die 128-Bit-Prüfdaten an dem 128-Bit- Prüfdatenabgabeausgang 101 ausgelesen werden. Es wird daher angenommen, daß die Notwendigkeit für die 16fache Umschaltung zwischen den Signalen durch den Multiplexer 203 eliminiert wird und der Vergleich zwischen den Prüfdaten und dem erwarteten 128-Bit-Wert einmal durchgeführt werden kann. Da jedoch hinsichtlich der Anzahl von Stiften in einem Gehäuse für eine integrierte Halbleiterschaltung (IC) Beschränkungen gelten, ist der Prüfdatenabgabeausgang 101 einem Prüfanschluß zum Ende zugeordnet, und die große Anzahl von Stiften kann nicht mit dem Prüfdatenabgabeausgang 101 geteilt werden, so daß der Prüfdatenabgabeausgang 101 mit 8 Bits vorgegeben ist.

Angesichts der vorstehenden Probleme ist es daher Aufgabe der vorliegenden Erfindung, eine Prüfschaltung anzugeben, die im­ stande ist, die erforderliche Zeit (Funktionsbestimmungszeit), die zum Einschreiben von Daten in eine Speichereinrichtung oder zum Auslesen davon erforderlich ist, zu verkürzen, ein Prüf­ zeitintervall zu verkürzen und eine Einzelprüfung der Spei­ chereinrichtung zuverlässig auszuführen.

Gemäß einem ersten Aspekt der Erfindung wird eine Prüfschaltung angegeben, die folgendes aufweist:
eine Datenschreibeinrichtung zum Abgeben von m-Bit-Daten, unmittelbar nachdem die m-Bit-Daten durch einen Einzeltaktimpuls von einem Eingabe/Ausgabeanschluß erfaßt worden sind, um zu bewirken, daß die m-Bit-Daten sich zu n verzweigen, und einer Speichereinrichtung zu gestatten, n der m-Bit-Daten, die miteinander identisch sind, einzuschreiben;
eine Funktionsbestimmungseinrichtung zum Auslesen von n der m-Bit-Daten, die in die Speichereinrichtung eingeschrieben sind, zum Abgeben eines von n der m-Bit-Daten an dem Ein/Ausgabeanschluß, Vergleichen der einen m-Bit-Daten und eines vorbereiteten erwarteten m-Bit-Werts und Treffen einer Entscheidung hinsichtlich der Übereinstimmung oder Nichtübereinstimmung zwischen n der m-Bit-Daten; und
einen breiten Datenbus, der mit der Dateneinschreibeinrichtung, der Speichereinrichtung und der Funktionsbestimmungseinrichtung verbunden und imstande ist, die Übertragung von n der m-Bit-Daten zwischen der Dateneinschreibeinrichtung, der Speichereinrichtung und der Funktionsbestimmungseinrichtung auszuführen.

Somit kann der vorteilhafte Effekt erzielt werden, daß die zum Einschreiben der m-Bit-Prüfdaten in die Speichereinrichtung verkürzt werden kann und die erforderliche Zeit zum Treffen einer Entscheidung hinsichtlich der Funktion der Speichereinrichtung ebenfalls verkürzt werden kann, wodurch es möglich ist, die Gesamtzeit zu verkürzen, die zur Durchführung einer Einzelprüfung der Speichereinrichtung erforderlich ist.

Gemäß einem zweiten Aspekt der Erfindung wird eine Prüfschaltung angegeben, bei der die Dateneinschreibeinrichtung folgendes aufweist:
ein D-Flipflop zum Erfassen der m-Bit-Daten von dem Ein/Ausgabeanschluß durch den Einzeltaktimpuls und zum sofortigen Abgeben der erfaßten m-Bit-Daten; und
eine Datenleitung, um die m-Bit-Daten, die von dem D-Flipflop abgegeben werden, zu veranlassen, sich zu n zu verzweigen, um dadurch n der m-Bit-Daten zu bilden, die miteinander identisch sind,
wobei die Funktionsbestimmungseinrichtung folgendes aufweist:
eine Abgabeeinheit für gewählte Daten zur Abgabe von einer von n der m-Bit-Daten, die aus der Speichereinrichtung ausgelesen werden, an den Ein/Ausgabeanschluß auf der Basis eines Wählsignals; und
eine Übereinstimmung/Nichtübereinstimmung-Bestimmungseinheit zum Treffen einer Entscheidung hinsichtlich der Übereinstimmung oder Nichtübereinstimmung zwischen n der m-Bit-Daten, die aus der Speichereinrichtung ausgelesen wurden, und zum Überwachen der Resultate der Entscheidung, und
wobei der Breitdatenbus mit den Datenleitungen, die sich zu n verzweigen dürfen, mit der Speichereinrichtung, mit der Abgabe­ einheit für gewählte Daten und mit der Übereinstim­ mung/Nichtübereinstimmung-Bestimmungseinheit verbunden und im­ stande ist, die Übertragung von n der m-Bit-Daten zwischen diesen durchzuführen.

Somit kann die vorteilhafte Wirkung erreicht werden, daß dann, wenn die Daten in die Speichereinrichtung eingeschrieben werden, die Anzahl von Taktimpulsen um (n-1)mal verringert werden kann gegenüber der herkömmlichen Prüfschaltung, die das Schieberegister verwendet, wogegen dann, wenn die in die Speichereinrichtung eingeschriebenen Daten ausgelesen werden (wenn die Entscheidung hinsichtlich der Funktion der Speichereinrichtung getroffen wird), ein bei der herkömmlichen Prüfschaltung notwendiger Vorgang des n-fachen Umschaltens des Wählsignals, um dadurch die m-Bit-Daten vom Ein/Ausgabeanschluß auszulesen und die ausgelesenen m-Bit-Daten und den erwarteten m-Bit-Wert n-mal zu vergleichen, unnötig wird, so daß der Vergleich zwischen ihnen einmal durchgeführt werden kann, wodurch ein Prüfzeitintervall verkürzt werden kann.

Gemäß einem dritten Aspekt der Erfindung wird eine Prüfschaltung angegeben, die ferner eine Prüfmustererzeugungseinrichtung aufweist, um Prüfmuster zu erzeugen, um einen Fehler in der Überein­ stimmung/Nichtübereinstimmung-Bestimmungseinheit zu detektieren und um die erzeugten Prüfmuster durch den Breitdatenbus zu der Übereinstimmung/Nichtübereinstimmung-Bestimmungseinheit zu übertragen.

Somit kann der vorteilhafte Effekt erzielt werden, daß eine Fehlbeurteilung der Funktion der Speichereinrichtung infolge des Fehlers in der Übereinstimmung/Nichtübereinstimmung- Bestimmungsschaltung verhindert werden kann.

Typische Erfindungen der vorliegenden Anmeldung sind vorstehend kurz aufgezeigt worden. Die verschiedenen Erfindungen und spezielle Konfigurationen davon ergeben sich aus der nachstehenden Beschreibung.

Die Erfindung wird nachstehend auch hinsichtlich weiterer Merk­ male und Vorteile anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in:

Fig. 1 ein Konfigurationsdiagramm, das die Prüfschaltung gemäß einer ersten Ausführungsform der Erfindung zeigt;

Fig. 2 ein Konfigurationsdiagramm einer Prüfschaltung gemäß einer zweiten Ausführungsform der Erfindung; und

Fig. 3 ein Konfigurationsdiagramm einer herkömmlichen Prüf­ schaltung.

Ausführungsform 1

Fig. 1 ist ein Konfigurationsdiagramm, das die erste Ausführungsform der Prüfschaltung zeigt. Dabei bezeichnet 205 ein D-Flipflop (das einer Dateneinschreibeinrichtung entspricht) zum Einschreiben von Prüfdaten (m-Bit-Daten) von m Bits (mit m: 0 oder natürliche Zahlen), die von einem Prüfdateneingang (Ein/Ausgabeanschluß) 102 in Abhängigkeit von einem Einzeltaktimpuls eingegeben werden, der von einem Prüfdatenschreibtakteingang 103 eingegeben wird, und zum sofortigen Abgeben der m-Bit-Prüfdaten davon. Das in Fig. 1 gezeigte D-Flipflop 205 zeigt übrigens das Einschreiben von 8-Bit-Prüfdaten in das D-Flipflop. Weiterhin ist das D-Flipflop 205 mit der Funktion der Steuerung eines Ausgangssignals auf der Basis eines Steuersignals versehen, das von einem Prüfabgabesteuereingang 108 ähnlich dem Schieberegister 201 der herkömmlichen Prüfschaltung von Fig. 3 eingegeben wird. 202 bezeichnet einen 16-Mbit-DRAM, der als eine zu prüfende Spei­ chereinrichtung dient. Der DRAM 202 empfängt Adressen (Zeilen- und Spaltenadressen) in Abhängigkeit von Steuersignalen, die von einem Prüfadreßeingang 104, einem Prüfzeilenadreßhin­ weissignaleingang 105 und einem Prüfspaltenadreßhinweissignaleingang 106 zugeführt werden, und schreibt die Prüfdaten des D-Flipflops 205 in oder an die Eingangsadressen in Abhängigkeit von einem Steuersignal, das von einem Prüfschreibsteuereingang 107 eingegeben wird. Weiterhin ist der DRAM 202 auch mit der Funktion der Steuerung eines Ausgangs versehen, und zwar auf der Basis eines Steuersignals (das einem Steuersignal entspricht, das durch Invertieren des in das D-Flipflop 205 eingegebenen Steuersignals erhalten wird), das von dem Prüfabgabesteuereingang 108 ähnlich wie bei dem D-Flipflop 205 zugeführt wird. 203 bezeichnet einen Multiplexer (der einer Abgabeeinheit für ausgewählte Daten und einer Funktionsbestimmungseinrichtung entspricht) zur Abgabe be­ stimmter Eingangsdaten (n m-Bit-Daten (mit n: 0 oder natürliche Zahlen)), die in Abhängigkeit von einem Wählsteuersignal (Wählsignal) ausgewählt werden, das von einem Prüfdatenabgabewähleingang 109 in einen Prüfdatenabgabeanschluß 101 eingegeben wird. 206 bezeichnet eine Übereimstimmung/Nichtübereinstimmung-Bestimmungsschaltung (die einer Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung und einer Funktionsbestimmungseinrichtung entspricht), um eine Entscheidung hinsichtlich der Übereinstimmung oder Nichtübereinstimmung zwischen den jeweiligen n m-Bit-Daten zu treffen. Das Ergebnis der Entscheidung der Übereinstim­ mung/Nichtübereinstimmung-Bestimmungsschaltung 206 wird an einen Übereinstimmung/Nichtübereinstimmung- Entscheidungsergebnisprüfausgang 110 abgegeben. Im übrigen trifft die in Fig. 1 gezeigte Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206 eine Entscheidung hinsichtlich der Übereinstim­ mung/Nichtübereinstimmung zwischen 16 8-Bit-Daten.

204 bezeichnet einen Breitdatenbus mit einer Breite von m × n Bit (mit m: Prüfdatenbus-Bitbreite des Chips und n: interne Breitdatenbus-Bitbreite/m) . Die Bitbreite des Breitdatenbus 204 ist mit 8 × 16 (128) repräsentiert. 207 bezeichnet eine m-Bit-Datenleitung (die einer Datenschreibeinrichtung entspricht), um das D-Flipflop 205 und den Breitdatenbus 204 miteinander zu verbinden. Die Datenleitung 207 bewirkt, daß sich dieselben Daten von in Bits zu n so, wie sie sind, verzweigen, und sendet n m-Bit-Daten auf den m × n Bit breiten Datenbus 204. Im übrigen veranlaßt die Datenleitung 207 8-Bit-Daten, sich auf 16 Leitungen zu verzweigen. 208 bezeichne m-Bit-Datenleitungen (die der Übereinstimmung/Nichtübereinstimmung- Bestimmungsschaltung und Funktionsbestimmungseinrichtung entsprechen), um den Breitdatenbus 204 und die Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206 miteinander zu verbinden. Die Datenleitungen 208 verteilen m × n-Bit-Daten, die von dem breiten Datenbus 204 abgegeben werden, zu n m-Bit-Daten, die miteinander identisch sind, und übermitteln sie an die Übereinstimmung/Nichtübereinstimmung- Bestimmungsschaltung 206. Die Datenleitungen 208 verteilen 128- Bit-Daten zu 16 8-Bit-Daten, die miteinander identisch sind. Weiterhin bezeichnen Bezugszeichen (4, 8, 12 und 128), die den jeweiligen Verdrahtungen oder Leitern zugeordnet sind, die jeweilige Anzahl von Bits von zu übertragenden Daten.

Der vorgenannte Prüfdateneingang 102 und der Prüfdatenausgang 101 des Chips können zum gemeinsamen Gebrauch als ein Zweirichtungs- oder Bidirektionalanschluß für die m-Bit-Daten angeordnet sein.

Der DRAM 202 ist zwar als die Speichereinrichtung gezeigt, es kann sich aber auch um eine Speichereinrichtung wie einen SRAM oder dergleichen handeln.

Die Betriebsweise der vorliegenden Ausführungsform wird als nächstes beschrieben.

• (1) Zuerst wird der Vorgang des Einschreibens der Prüfdaten in den DRAM 202 erläutert.

Die 8-Bit-Prüfdaten, die von dem Prüfdateneingang 102 eingegeben werden, werden in das D-Flipflop 205 durch einen Einzeltaktimpuls in Abhängigkeit von der Vorderflanke des Taktimpulses eingeschrieben, der von dem Prüfdatenschreibtakteingang 103 eingegeben wird. Die eingeschriebenen 8-Bit-Prüfdaten werden sofort von Q (7 : 0) des D-Flipflops 205 abgegeben.

Sowohl das D-Flipflop 205 als auch der DRAM 202 sind mit den Abgabesteuerfunktionen ausgestattet. Wenn das von dem Prüfabgabesteuereingang 108 eingegebene Steuersignal den H-Pegel (1) hat, wird Q (7 : 0) des D-Flipflops 205 in einen Zustand gebracht, in dem eine Abgabe gesperrt ist. Da andererseits der DRAM 202 das L-Pegelsignal (0) empfängt, das durch Invertieren des Steuersignals mit dem H-Pegel (1) erhalten wird, wird der DRAM 202 in einem Zustand gehalten, in dem er an DQ (127 : 0) Daten abgeben kann. Wenn umgekehrt das von dem Prüfabgabesteuereingang 108 eingegebene Steuersignal den L-Pegel (0) hat, wird das D-Flipflop 205 in einen Zustand gebracht, in dem es an Q (7 : 0) die 8-Bit-Prüfdaten abgeben kann. Da andererseits dem DRAM 202 der H-Pegel (1) zugeführt wird, der durch Invertieren des Steuersignals mit dem L-Pegel (0) erhalten wird, wird DQ (127 : 0) des DRAM 202 in einen Zu­ stand gebracht, in dem eine Abgabe gesperrt ist. Da also die Abgabesteuerfunktionen auf diese Weise vorgesehen sind, kollidieren die von dem D-Flipflop 205 und dem DRAM 202 abgegebenen Daten auf dem Breitdatenbus 204 nicht miteinander. Übrigens hat das von dem Prüfabgabesteuereingang 108 eingegebene Steuersignal den L-Pegel (0) bei dem Prüfdateneinschreibvorgang.

Die 8-Bit-Prüfdaten, d. h. die gleichen 8-Bit-Daten, die von Q (7 : 0) des D-Flipflops 205 abgegeben werden, werden veranlaßt, sich auf 16 zu verzweigen, wenn sie durch die Datenleitung 207 gehen. Weiterhin werden die 16 gleichen 8-Bit-Daten (d. h. 128-Bit-Daten) durch den Breitdatenbus 204, der die 128-Bit-Breite hat, bei einem Einschreibvorgang in den DRAM 202 eingeschrieben.

Bei einem Einschreibvorgang empfängt der DRAM 202 den L-Pegel (0), der durch Invertieren eines Steuersignals mit H-Pegel (1) erhalten ist, von dem Prüfeinschreibsteuereingang 107. Beim Auslesevorgang wird dem DRAM 202 der H-Pegel (1), der durch Invertieren eines Steuersignals mit L-Pegel (0) erhalten ist, von dem Prüfeinschreibsteuereingang 107 zugeführt. Wenn also die 128-Bit-Prüfdaten in den DRAM 202 eingeschrieben werden, wird das Steuersignal mit H-Pegel (1) von dem Prüfeinschreibsteuereingang 107 zugeführt.

Es ist notwendig, Adressen in den DRAM 202 einzuschreiben, bevor die Prüfdaten in den DRAM 202 eingeschrieben werden. Dieses Einschreiben von Adressen wird jedoch wie folgt ausgeführt: Die Adressen werden von dem Prüfadreßeingang 104 als 12-Bit-Adreßdaten beim Einschreiben der Adressen eingegeben, und die Zeilen- und Spaltenadressen werden in den DRAM 202 auf der Basis der Steuersignale eingeschrieben, die von dem Prüfzeilenadreßhinweissignaleingang 105 und dem Prüfspaltenadreßhinweissignaleingang 106 eingegeben werden.

Ferner sind die Zeilenadressen als Kombinationen von [1, 0] ent­ sprechend 12 Bits der Adreßdaten, die von dem Prüfadreßeingang 104 eingegeben werden, repräsentiert, d. h. als 2¹² Zeilen (4096 Zeilen), wogegen die Spaltenadressen als Kombinationen von [1, 0] entsprechend 5 Bits von 12 Bits der Adreßdaten, d. h. 2⁵ Spalten (32 Spalten) repräsentiert sind.

• (2) Als nächstes wird der Vorgang des Auslesens der in den DRAM 202 eingeschriebenen Prüfdaten (zum Zeitpunkt der Bestimmung der Funktion des DRAM 202) erläutert.

Das von dem Prüfabgabesteuereingang 108 eingegebene Steuersignal wird auf den H-Pegel (1) geändert (das invertierte Signal mit L-Pegel (0) wird in den DRAM 202 eingegeben), um dadurch DQ (127 : 0) des DRAM 202 in einen Zustand zu bringen, in dem er Daten abgeben kann. Weiterhin wird das von dem Prüfeinschreibsteuereingang 107 eingegebene Steuersignal auf den L-Pegel (0) geändert (das invertierte Signal mit H-Pegel (1) wird in den DRAM 202 eingegeben), um dadurch DQ (127 : 0) des DRAM 202 in einen Datenlesezustand zu bringen. Die 128-Bit-Prüfdaten (die 16 gleichen 8-Bit-Daten), die in den DRAM 202 eingeschrieben sind, werden in einem Lesevorgang ausgelesen und zu dem Multiplexer 203 und der Übereinstim­ mung/Nichtübereinstimmung-Bestimmungsschaltung 206 durch den Breitdatenbus 204 übertragen.

Die 128-Bit-Prüfdaten (die 16 gleichen 8-Bit-Daten), die von dem DRAM 202 übertragen wurden, werden in den Multiplexer 203 eingeschrieben. Das Wählsteuersignal, das von dem Prüfdatenabgabewähleingang 109 eingegeben wird, ist auf einen gegebenen Wert festgelegt, und eine Einheit von 8-Bit-Daten der 16 gleichen 8-Bit-Daten wird aus dem Multiplexer 203 durch den Prüfdatenausgang 101 des Chips ausgelesen. Als nächstes werden die ausgelesenen 8-Bit-Prüfdaten mit einem vorbereiteten erwarteten 8-Bit-Wert einmal verglichen.

Ferner werden die 128-Bit-Prüfdaten (die 16 gleichen 8-Bit-Da­ ten), die von dem DRAM 202 übertragen wurden, durch die Datenleitungen 208 zu den gleichen 16 Daten von 8 Bits verteilt, die ihrerseits der Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206 zugeführt werden. Danach trifft die Übereinstim­ mung/Nichtübereinstimmung-Bestimmungsschaltung 206 eine Entscheidung hinsichtlich der Übereinstimmung oder Nichtübereinstimmung zwischen den gleichen 16 Daten von 8 Bits und überwacht die Ergebnisse der Entscheidung durch die Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206 mit Hilfe des Übereinstimmung/Nichtübereinstimmung- Entscheidungsprüfergebnisausgangs 110. Wenn der DRAM 202 normal ist, dann stimmen die 16 Daten von 8 Bits miteinander überein. Wenn in dem DRAM 202 ein Fehlerpunkt auftritt, dann stimmen sie nicht miteinander überein. Wenn das abgegebene Ergebnis beispielsweise 1 ist, dann ist gefunden worden, daß die 16 Daten von 8 Bits miteinander übereinstimmen. Wenn dagegen das abgegebene Ergebnis 0 ist, dann wird gefunden, daß sie nicht miteinander übereinstimmen.

Wenn daher die 8-Bit-Prüfdaten, die an dem Prüfdatenausgang 101 abgegeben werden, mit dem vorbereiteten erwarteten 8-Bit-Wert übereinstimmen und die Entscheidungsergebnisse an dem Überein­ stimmung/Nichtübereinstimmung- Entscheidungsergebnisprüfausgang 110 miteinander übereinstimmen, dann wird der DRAM 202 als normal beurteilt. Wenn entweder die abgegebenen Ergebnisse an dem Prüfdatenausgang 101 oder die abgegebenen Ergebnisse an dem Übereinstimmung/Nichtübereinstimmung- Entscheidungsergebnisprüfausgang 110 nicht miteinander übereinstimmen, dann wird der DRAM 202 als abnormal beurteilt.

Bei der oben beschriebenen ersten Ausführungsform werden die m-Bit-Prüfdaten in das D-Flipflop 205 durch den Einzeltaktimpuls eingeschrieben und daraus abgegeben. Ferner bewirkt die Datenleitung 207, daß die m-Bit-Prüfdaten sich zu n m-Bit-Daten, die miteinander identisch sind, verzweigen, und die Prüfdaten von m × n werden in den DRAM 202 in einem Schreibvorgang eingeschrieben. Somit kann die Anzahl von Schreibimpulsen um das (n-1)fache gegenüber der herkömmlichen Prüfschaltung, die das Schieberegister 201 verwendet, verringert werden.

Weiterhin ist das Wählsteuersignal, das von dem Prüfdatenabgabewähleingang 109 eingegeben wird, festgelegt, und der Vergleich zwischen den m-Bit-Prüfdaten, die von dem Multiplexer 203 an den Prüfdatenausgang 101 abgegeben werden, und dem erwarteten m-Bit-Wert wird einmal durchgeführt. Weiterhin überwacht die Übereinstimmung/Nichtübereinstimmung- Bestimmungsschaltung 206 die Übereinstimmung oder Nichtübereinstimmung zwischen den n gleichen m-Bit-Daten und trifft eine Entscheidung, ob sämtliche m × n-Bit-Ausgänge des DRAM 202 normal oder abnormal sind. Daher kann bei der ersten Ausführungsform der Vergleich zwischen den m-Bit-Prüfdaten und dem erwarteten m-Bit-Wert einmal durchgeführt werden, und ein Prüfzeitintervall kann verkürzt werden, wogegen es bei der herkömmlichen Prüfschaltung notwendig ist, das von dem Prüf­ datenabgabewähleingang 109 eingegebene Wählsteuersignal n-mal umzuschalten, die m-Bit-Prüfdaten des Chips an dem Prüfdatenausgang 101 auszulesen und die ausgelesenen Daten n-mal mit dem erwarteten m-Bit-Wert zu vergleichen.

Ausführungsform 2

Die vorstehende erste Ausführungsform beschreibt den Fall, daß die von dem Multiplexer 203 an den Prüfdatenausgang 101 abgegebenen m-Bit-Daten mit dem vorbereiteten erwarteten m-Bit-Wert verglichen werden und die Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206 bestimmt, ob die n m-Bit-Daten miteinander übereinstimmen oder nicht, so daß der DRAM 202 auf Normalbetrieb geprüft wird. Die Prüfschaltung der oben beschriebenen ersten Ausführungsform könnte jedoch den DRAM 202 als normal beurteilen, obwohl der DRAM 202 abnormal ist, wenn in der Übereinstim­ mung/Nichtübereinstimmung-Bestimmungsschaltung 206 ein Fehler (z. B. ein Gegenkopplungsfehler an einem bestimmten Schaltungs­ punkt) auftritt. Obwohl beispielsweise gegebene Daten, die in Form eines Bits repräsentiert sind, als 0 entsprechend dem Nor­ malzustand des DRAM 202 gespeichert sind, wobei tatsächlich sämtliche m-Bit-Daten 1 (sämtlich 1) sind, wird das entsprechende Bit (das Bit von Daten, die 0 bedeuten) immer als 1 repräsentiert aufgrund des Gegenkopplungsfehlers an dem entsprechenden Schaltungspunkt in der Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206. In einem solchen Fall bestimmt die Überein­ stimmung/Nichtübereinstimmung-Bestimmungsschaltung 206, daß die n m-Bit-Daten miteinander übereinstimmen, und beurteilt den DRAM 202 als normal, obwohl der DRAM 202 abnormal ist.

Die zweite Ausführungsform ist daher so ausgebildet, daß sie den Fehler in der Übereinstimmung/Nichtübereinstimmung- Bestimmungsschaltung 206 detektiert und verhindert, daß die Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206 aufgrund ihres Fehlers falsch beurteilt wird.

Fig. 2 ist ein Schaltungskonfigurationsdiagramm, das die Prüf­ schaltung gemäß einer solchen zweiten Ausführungsform der Erfindung zeigt. Dabei bezeichnet 209 eine Prüfmustererzeugungsschaltung (Prüfmustererzeugungseinrichtung) zum Erzeugen von Prüfmustern für die Detektierung eines Fehlers in einer Übereinstimmung-Nichtübereinstimmung Bestimmungsschaltung 206 und zum Zuführen der erzeugten Prüfmuster zu der Übereinstimmung/Nichtübereinstimmung- Bestimmungsschaltung 206. Die Prüfmustererzeugungsschaltung 209 hat eine Funktion der Abgabesteuerung auf der Basis eines Steuersignals, das von einem Eingang 112 eingegeben wird und zum Prüfen der Übereinstimmung-Nichtübereinstimmung- Bestimmungsschaltung dient. 210 bezeichnet ein UND-Glied zum UND-Verknüpfen eines Steuersignals, das von einem Prüfabgabesteuereingang 108 eingegeben wird, mit einem Inversionssignal, das durch Inversion des vom Eingang 112 eingegebenen Steuersignals erhalten ist, und zum Abgeben des Resultats der UND-Verknüpfung an ein D-Flipflop 205. 211 bezeichnet ein ODER-Glied zum ODER-Verknüpfen des von dem Prüfabgabesteuereingang 108 eingegebenen Steuersignals mit dem Steuersignal, das von dem Eingang 112 eingegeben wird, und zum Abgeben des Resultats der ODER-Verknüpfung an einen DRAM 202.

Im übrigen sind gleiche oder ähnliche Elemente wie die in Fig. 1 gezeigten in Fig. 2 mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung bestimmter gemeinsamer Elemente entfällt daher.

Als nächstes wird die Funktionsweise dieser Ausführungsform er­ läutert.

Wenn der DRAM 202 auf normalen oder abnormalen Betrieb geprüft wird, hat das von dem Eingang 112 eingegebene Steuersignal den L-Pegel (0). Da also dem UND-Glied 210 der H-Pegel (1) zugeführt wird, der durch Inversion des Steuersignals, das den L-Pegel (0) vom Eingang 112 bezeichnet, zugeführt wird, ändert sich das Ausgangssignal des UND-Glieds 210 in Abhängigkeit von dem Steuersignal vom Prüfabgabesteuereingang 108 (d. h., wenn das Steuersignal den H-Pegel hat, gibt das UND-Glied 210 den H-Pegel ab, wogegen das UND-Glied 210 einen L-Pegel abgibt, wenn das Steuersignal den L-Pegel hat). Da das ODER-Glied 211 das Steuersignal, das den L-Pegel (0) bezeichnet, der von dem Eingang 112 eingegeben wird, so empfängt, wie es ist, ändert sich das Ausgangssignal des ODER-Glieds 211 ebenfalls in Abhängigkeit von dem Steuersignal, das vom Prüfabgabesteuereingang 108 eingegeben wird (d. h., wenn das Steuersignal den H-Pegel hat, dann gibt das ODER-Glied 211 einen H-Pegel ab, wogegen das ODER-Glied 211 einen L-Pegel abgibt, wenn das Steuersignal den L-Pegel hat) . Zu diesem Zeit­ punkt wird das den L-Pegel (0) bezeichnende Steuersignal, das am Eingang 112 eingegeben wird, so in die Prüfmustererzeugungsschaltung 209 eingegeben, wie es ist. Die Prüfmustererzeugungsschaltung 209 wird so gesteuert, daß sie an ihrem Q-Ausgang (127 : 0) kein Ausgangssignal erzeugt.

Unter dieser Bedingung wird eine Einzelprüfung des DRAM 20 mit derselben Operation wie derjenigen der ersten Ausführungsform ausgeführt.

Wenn die Übereinstimmung/Nichtübereinstimmung-Bestimmungsschal­ tung 206 auf Fehler geprüft wird, hat das vom Eingang 112 eingegebene Steuersignal den H-Pegel (1). Da also in das UND-Glied 210 der L-Pegel (0) eingegeben wird, der durch Inversion des den H-Pegel (1) bezeichnenden Steuersignals erhalten ist, wird das Ausgangssignal des UND-Glieds 210 immer auf den L-Pegel (0) gebracht, so daß der Q-Ausgang (7 : 0) des D-Flipflops 205 gesperrt ist. Da ferner dem ODER-Glied 211 das den H-Pegel (1) bezeichnende Steuersignal so, wie es ist, zugeführt wird, wird das Ausgangssignal des ODER-Glieds 211 immer auf den H-Pegel (1) gebracht, und dadurch wird der invertierte L-Pegel (0) in den DRAM 202 eingegeben, so daß eine Abgabe an DQ (127 : 0) des DRAM 202 gesperrt wird. Andererseits nimmt Q (127 : 0) der Prüfmustererzeugungsschaltung 209 einen Zustand an, in dem es abgeben kann, so daß Prüfmusterdaten durch den Breitdatenbus 204 zu der Übereinstimmung/Nichtübereinstimmung- Bestimmungsschaltung 206 übertragen werden. Somit erlaubt die Abgabesteuerung des D-Flipflops 205, des DRAM 202 und der Prüfmustererzeugungsschaltung 209 das Verhindern eines Auftretens von Kollisionen zwischen Daten auf dem Breitdatenbus 204.

Es wird nun der Fall beschrieben, bei dem die Übereinstim­ mung/Nichtübereinstimmung-Bestimmungsschaltung 206 auf Fehler geprüft wird.

Die von der Prüfmustererzeugungsschaltung 209 erzeugten Prüfmu­ ster werden zu der Übereinstimmung/Nichtübereinstimmung-Bestim­ mungsschaltung 206 auf dem Breitdatenbus 204 ausgehend von Q (127 : 0) der Prüfmustererzeugungsschaltung 209 übertragen. Als die Prüfmuster ist beispielsweise ein Muster so vorgesehen, daß der H-Pegel nacheinander verschoben wird, wobei nur ein Bit als der H-Pegel definiert ist und die übrigen 127 Bits als L-Pegel definiert sind, und das andere Muster ist im Gegensatz dazu so vorgesehen, daß der L-Pegel aufeinanderfolgend verschoben wird, wobei nur ein Bit als L-Pegel definiert ist und die übrigen 127 Bits als H-Pegel definiert sind. Wenn solche Prüfmuster in D (127 : 120) bis D (7 : 0) der Übereinstimmung/Nichtübereinstimmung- Bestimmungsschaltung 206 eingegeben werden, werden sämtliche Entscheidungsergebnisse, die an einem Übereinstimmung/Nichtübereinstimmung- Prüfentscheidungsergebnisausgang 110 abgegeben werden, zu Nichtübereinstimmung (beispielsweise 0) gebracht, wenn die Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206 normal ist. Wenn andererseits ein Fehler wie etwa ein Gegenkopplungsfehler in der Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206 auftritt, können Fälle auftreten, in denen sämtliche Entscheidungsergebnisse, die an dem Übereinstim­ mung/Nichtübereinstimmung- Prüfentscheidungsergebnisausgang 110 abgegeben werden, zur Übereinstimmung (beispielsweise l) gebracht werden. Auf die oben beschriebene Weise wird ein Gegenkopplungsfehler des H- oder L-Pegels der Übereinstim­ mung/Nichtübereinstimmung-Bestimmungsschaltung 206 detektiert.

Da bei der oben beschriebenen zweiten Ausführungsform die von der Prüfmustererzeugungsschaltung 209 erzeugten Prüfmuster zu der Übereinstimmung/Nichtübereinstimmung-Bestimmungsschaltung 206 übertragen werden, wo der Fehler in der Übereinstimmung- Nichtübereinstimmung-Bestimmungsschaltung 206 detektiert wird, kann verhindert werden, daß die Funktion des DRAM 202 aufgrund des Fehlers in der Übereinstimmung/Nichtübereinstimmung- Bestimmungsschaltung 206 falsch beurteilt wird.

Die vorliegende Erfindung wurde zwar unter Bezugnahme auf die gezeigten Ausführungsbeispiele beschrieben, die Beschreibung soll jedoch keine Einschränkung darstellen. Verschiedene Modifikationen der gezeigten Ausführungsbeispiele sowie andere Ausführungsformen der Erfindung sind für den Fachmann bei Bezugnahme auf die Beschreibung ersichtlich. Die beigefügten Patentansprüche umfassen daher alle derartigen Modifikationen oder Ausführungsformen im Rahmen der Erfindung.

Claims (3)

1. Prüfschaltung, welche folgendes aufweist:
eine Datenschreibeinrichtung (205, 207) zum Abgeben von m-Bit-Daten unmittelbar, nachdem die m-Bit-Daten von einem Ein­ gabe/Ausgabeanschluß (101, 102) durch einen Einzeltaktimpuls erfaßt werden, wobei die m-Bit-Daten veranlaßt werden, sich zu n zu verzweigen, und einer Speichereinrichtung (202) gestattet wird, n der genannten m-Bit-Daten, die miteinander identisch sind, einzuschreiben;
eine Funktionsbestimmungseinrichtung (203, 206, 208) zum Auslesen von n der m-Bit-Daten, die in die Speichereinrichtung (202) eingeschrieben sind, Abgeben eines von n der genannten m-Bit-Daten an dem Eingabe/Ausgabeanschluß (101, 102), Vergleichen der einen m-Bit-Daten und eines vorbereiteten erwarteten m-Bit-Werts, und Treffen einer Entscheidung in bezug auf die Übereinstimmung oder Nichtübereinstimmung zwischen n der genannten m-Bit-Daten; und
einen breiten Datenbus (204), der mit der Datenschreibein­ richtung (205, 207), der Speichereinrichtung (202) und der Funktionsbestimmungseinrichtung (203, 206, 208) verbunden und imstande ist, die Übertragung von n der genannten m-Bit-Daten zwischen der Datenschreibeinrichtung (205, 207), der Speichereinrichtung (202) und der Funktionsbestimmungseinrichtung (203, 206, 208) auszuführen.

2. Prüfschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die Datenschreibeinrichtung (205, 207) folgendes auf­ weist:
ein D-Flipflop (205) zum Erfassen der m-Bit-Daten von dem Eingabe/Ausgabeanschluß (101, 102) durch das Einzeltaktsignal und zum unmittelbaren Abgeben der erfaßten m-Bit-Daten; und
eine Datenleitung (207, 208), um die von dem D-Flipflop (205) abgegebenen m-Bit-Daten zu veranlassen, sich zu n zu verzweigen, um dadurch n der m-Bit-Daten, die miteinander identisch sind, zu erhalten, und
wobei die Funktionsbestimmungseinrichtung (203, 206, 208) folgendes aufweist:
eine Abgabeeinheit (203) für ausgewählte Daten zum Abgeben eines von n der genannten m-Bit-Daten, die aus der Speicherein­ richtung (202) ausgelesen werden, an den Eingabe/Ausgabeanschluß (101, 102) auf der Basis eines Wählsignals; und
eine Übereinstimmung/Nichtübereinstimmung- Bestimmungseinheit (206, 208) zum Treffen einer Entscheidung in bezug auf die Übereinstimmung oder Nichtübereinstimmung zwischen n der genannten m-Bit-Daten, die aus der Speichereinrichtung (202) ausgelesen werden, und zum Überwachen der Entscheidungsergebnisse, und
wobei der breite Datenbus (204) mit den Datenleitungen (207, 208), die sich zu n verzweigen dürfen, der Speichereinrichtung (202), der Abgabeeinheit (203) für ausgewählte Daten und der Übereinstimmung/Nichtübereinstimmung Bestimmungseinheit (206, 208) verbunden und imstande ist, die Übertragung von n der genannten m-Bit-Daten zwischen diesen auszuführen.

3. Prüfschaltung nach Anspruch 2, gekennzeichnet durch eine Prüfmustererzeugungseinrichtung (209) zum Erzeugen von Prüfmustern für die Detektierung eines Fehlers in der Übereinstimmung/Nichtübereinstimmung-Bestimmungseinheit (206, 208) und zum Übertragen der erzeugten Prüfmuster zu der Übereinstimmung/Nichtübereinstimmung-Bestimmungseinheit (206, 208) auf dem breiten Datenbus.