KR100301980B1

KR100301980B1 - 테스트회로

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Publication number: KR100301980B1
Application number: KR1019980017959A
Authority: KR
Inventors: 히데키 도키; 아키라 기타구치; 마코토 하타케나카; 기요유키 시로시마; 마사아키 마츠오; 츠요시 사이토
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤; 에노모토 다츠야; 미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤
Priority date: 1997-09-19
Filing date: 1998-05-19
Publication date: 2001-09-06
Also published as: TW368661B; JP3820006B2; DE19818045A1; KR19990029201A; JPH1196788A; US6092227A

Abstract

종래에는 데이터 기입시, n샷(shot)의 클럭을 가하지 않으면 안되므로, 클럭 n샷분의 테스트 시간이 걸리고, 데이터의 판독시, 선택 신호를 n회 전환하여 m 비트 데이터를 판독하며, m 비트 기대값과의 비교를 n회 실행해야만 하므로, 테스트 시간이 더 걸린다고 하는 문제가 있었다.

본 발명에 있어서, 기입 수단은 1샷 클럭에 의해 취입한 m 비트 데이터를 출력하고, 이것을 n개로 분기시켜 n개의 동일한 m 비트 데이터를 기억 장치에 기입하며, 기능 판정 수단은 n개의 m 비트 데이터를 판독하여, 그 중 1개와 미리 설정된 m 비트 기대값을 비교함과 동시에, n개의 m 비트 데이터의 일치·불일치를 판정한다.

Description

테스트 회로{TEST CIRCUIT}

본 발명은 와이드 데이터 버스(wide data bus)를 갖는 기억 장치와 논리 회로(logic circuit)를 단일 칩(one-chip)상에 혼재시킨 반도체 집적 회로에 있어서의, 반도체 집적 회로와 동일 칩 상에 마련되고, 기록 장치의 유니트 테스트(unit test)를 행하기 위한 테스트 회로에 관한 것이다.

도 3은 종래의 테스트 회로를 도시하는 회로 구성도로서, 도면에 있어서, 참조 부호 (201)은 테스트용 데이터 입력 단자(102)로부터의 m 비트의 테스트용 데이터(입력 데이터)를 테스트용 데이터 기입 클럭 입력 단자(103)로부터의 클럭 펄스에 의해 순차적으로 시프트(shifting)시켜 기입을 행하는 시프트 레지스터(shift register)로서, 이 시프트 레지스터(201)는 m 비트 ×n 단(m ×n 비트)(m, n은 0 또는 자연수)의 데이터를 기입할 수 있다. 또한, 도 3의 시프트 레지스터(201)는 8비트 ×16단(즉 128 비트)의 데이터를 기입하는 경우를 나타낸다. 또한, 시프트 레지스터(201)에는 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호에 근거하여 출력 제어를 실행하는 출력 제어 기능이 부가되어 있다.

참조 부호 (202)는 테스트 대상인 기억 장치로서의 16M 비트의 DRAM(Dynamic Random Access Memory)으로서, 이 DRAM(202)은 테스트용 어드레스 입력 단자(104), 테스트용 행 어드레스 스트로브 입력 단자(105) 및 테스트용 열 어드레스 스트로브 입력 단자(106)로부터의 제어 신호에 따라 어드레스(행 어드레스 및 열 어드레스)가 입력되고, 테스트용 기입 제어 입력 단자(107)로부터의 제어 신호에 의해, 입력된 어드레스에 시프트 레지스터(201)의 테스트용 데이터의 기입이 행하여진다. 또한, 이 DRAM(202)에도, 시프트 레지스터(201)와 마찬가지로, 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호(시프트 레지스터(201)에 입력되는 제어 신호와는 반전된 제어 신호)에 근거하여 출력 제어를 실행하는 출력 제어 기능이 부가되어 있다.

참조 부호 (203)은 복수의 입력 데이터를 테스트용 데이터 출력 선택 입력 단자(109)로부터의 선택 제어 신호에 의해, 테스트용 데이터 출력 단자(101)에 출력하는 멀티플렉서이다. 참조 부호 (204)는 시프트 레지스터(201), DRAM(202) 및 멀티플렉서(203)를 연결하는, m ×n 비트폭(여기에서 m은 칩의 테스트용 데이터 버스 비트폭, n은 내부 와이드 데이터 버스 비트폭/m)의 와이드 데이터 버스이다. 이 도 3의 와이드 데이터 버스(204)의 비트폭은 8 ×16(=128) 비트폭인 경우를 나타낸다.

또한, 각 배선에 부여되어 있는 숫자(4, 8, 12, 128)는 전송되는 데이터의 비트수를 나타내고 있다.

또한, 시프트 레지스터(201)의 D(7:0) 및 Q(127:0), DRAM(202)의 A(11:0) 및 DQ(127:0), 멀티플렉서(203)의 D(127:0), Q(7:0) 및 SEL(3:0)도 입출력되는 데이터의 비트수를 나타내고 있다. 예를 들어, 시프트 레지스터(201)의 D(7:0)는 8 비트의 데이터가 입력되는 것을 나타내고 있다.

다음에 동작에 대하여 설명한다.

(1) 우선, DRAM(202)으로의 테스트용 데이터 기입시의 동작을 설명한다.

테스트용 데이터 입력 단자(102)로부터의 테스트용 데이터(입력 데이터)는 시프트 레지스터(201)로 테스트용 데이터 기입 클럭 입력 단자(103)로부터의 클럭 펄스의 상승에 응답하여 클럭 펄스 1샷(one-shot)마다 8비트씩 기입된다. 따라서, 시프트 레지스터(201)에 128 비트의 테스트용 데이터를 기입하기 위해서는, 클럭 펄스 1샷마다 8 비트씩(시프트 레지스터(201)의 Q(127:0)에, Q(127:119)로부터 Q(7:0)까지) 기입되기 때문에 16샷의 클럭 펄스가 필요하다.

여기서, 시프트 레지스터(201)에 8비트씩 테스트용 데이터가 순차적으로 기입되는데, 이와 같이 기입된 테스트용 데이터는 Q(127:0)로부터 항상 출력되는 상태에 있다. 그러나, 시프트 레지스터(201)에는 출력 제어 기능이 있어, 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호, 예를 들어 H 레벨(논리(logic)로 말하면 '1')이 시프트 레지스터(201)의 OE에 입력되어 있는 경우, 시프트 레지스터(201)에 기입된 데이터 Q(127:0)로부터의 출력은 금지되는 상태로 되어 있다(출력되지 않도록 제어되어 있음). 한편, 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호 H 레벨('1')은 DRAM(202)에 반전되어 입력되어 있기 때문에(즉, DRAM(202)에는 L 레벨('0')이 입력되어 있음), DRAM(202)의 DQ(127:0)는 시프트 레지스터(201)의 Q(127:0)와는 반대로 데이터를 출력하더라도 무방한 상태로 되어 있다. 이와 같이, 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호에 의해, 시프트 레지스터(201) 및 DRAM(202)의 출력 제어를 실행하는 것은 와이드 데이터 버스(204)에 전송되는 데이터가 충돌하지 않도록 하기 위해서이다.

그리고, 시프트 레지스터(201)에 8 비트씩 16샷분의 테스트용 데이터(128비트분의 테스트용 데이터)가 기입되면, 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호를 H 레벨('1')로부터 L 레벨('0')로 한다. 그렇게 하면, 시프트 레지스터(201)의 Q(127:0)가 테스트용 데이터를 출력하더라도 무방한 상태로 되어, 시프트 레지스터(201)로부터 테스트용 데이터가 출력된다. 이와 같이, 시프트 레지스터(201)에 기입된 128 비트의 테스트용 데이터는 128 비트폭의 와이드 데이터 버스(204)를 거쳐 DRAM(202)에 1회 기입 동작에 의해 기입이 행하여진다.

DRAM(202)은, 기입 동작시에는 테스트용 기입 제어 입력 단자(107)로부터 H 레벨('1')의 제어 신호가 반전된 L 레벨('0')이 입력되고, 판독 동작시에는 테스트용 기입 제어 입력 단자(107)로부터 L 레벨('0')의 제어 신호가 반전된 H 레벨('1')이 입력된다. 따라서, 128 비트의 테스트용 데이터가 DRAM(202)에 기입될 때에는 테스트용 기입 제어 입력 단자(107)로부터 H 레벨('1')의 제어 신호가 전송되어 있다.

128 비트의 테스트용 데이터는 1회 기입 동작에 의해 DRAM(202)에 저장하는 데이터의 기억 장소인 어드레스에 기입된다. 따라서, 테스트용 데이터를 DRAM(202)에 기입하기 전에, DRAM(202)에는 어드레스를 기입해 놓아야 한다. 어드레스는 테스트용 어드레스 입력 단자(104)로부터 12 비트의 어드레스 데이터로서 입력된다. 어드레스 중, 행 어드레스를 입력하는 경우에는, 테스트용 행 어드레스 스트로브 입력 단자(105)로부터의 제어 신호를 H 레벨로 하고, 반전된 L 레벨('0')의 신호를 DRAM(202)의 RAS(Row Address Strobe)에 입력한다. 또한, 열 어드레스를 입력하는 경우에는, 테스트용 열 어드레스 스트로브 입력 단자(106)로부터의 제어 신호를 H 레벨('1')로 하고, 반전된 L 레벨('0')의 신호를 DRAM(202)의 CAS(Column Address Strobe)에 입력한다. 또한, 통상시(행 및 열 어드레스를 입력하지 않은 경우), 테스트용 행 어드레스 스트로브 입력 단자(105) 및 테스트용 열 어드레스 스트로브 입력 단자(106)로부터의 제어 신호는 로우(Low)('0')이고, DRAM(202)의 RAS 및 CAS에는 신호 하이(High)('1')가 입력되어 있다.

테스트용 어드레스 입력 단자(104)로부터 전송되는 어드레스 데이터는 12 비트이다. 행 어드레스는 어드레스 데이터 12비트분의 [1, 0]의 조합, 즉, 2¹²행(4096행)이고, 열 어드레스는 어드레스 데이터 12비트 중의 5비트분의 [1, 0]의 조합, 즉, 2⁵열(32열)이다.

(2) 다음에, DRAM(202)에 기입된 테스트용 데이터 판독시(DRAM(202)의 기능 판정시)의 동작에 대하여 설명한다.

테스트용 출력 제어 입력 단자(108)의 제어 신호를 H 레벨('1')로 전환하여(반전된 신호 L 레벨('0')을 DRAM(202)에 입력하여), DRAM(202)의 DQ(127:0)를 출력하더라도 무방한 상태로 함과 동시에, 테스트용 기입 제어 입력 단자(107)의 제어 신호를 L 레벨('0')로 전환하여(반전된 신호 H 레벨('1')을 DRAM(202)에 입력하여), DRAM(202)의 DQ(127:0)를 데이터 판독 상태로 하여, DRAM(202)에 기입된 테스트용 데이터를 1회 판독 동작에 의해 판독하고, 와이드 데이터 버스(204)를 거쳐 멀티플렉서(203)에 전송한다.

그리고, 멀티플렉서(203)에 테스트용 데이터가 전송되면, 테스트용 데이터 출력 선택 입력 단자(109)를 16회(n회) 전환하여, 멀티플렉서(203)로부터 8비트 (m 비트) 단위로 테스트용 데이터를 칩의 테스트용 데이터 출력 단자(101)로부터 판독한다. 또한, 16회의 신호 전환이 가능하도록 테스트용 데이터 출력 선택 입력 단자(109)로부터의 선택 제어 신호는 4 비트로 되어 있다. 이 판독한 8비트의 테스트용 데이터와 미리 설정된 8비트 기대값의 비교를 16개분(n회) 행함으로써, DRAM(202)의 기능 판정을 실행한다.

또한, 본원에 관련되는 선행 기술 문헌으로서, 일본 특허 공개 소화 제 60-185300 호 공보를 들 수 있다.

종래의 테스트 회로는 이상과 같이 구성되어 있기 때문에,

(1) 시프트 레지스터(201)로의 테스트용 데이터 기입시, 16샷(n샷)의 클럭 펄스를 가하지 않으면 안되어, 클럭 펄스분만큼 테스트 시간이 걸린다고 하는 문제가 있었다.

(2) 또한, DRAM(202)에 기입된 테스트용 데이터의 정상·이상 판정을 와이드 데이터 버스분 행하기 위해서는 테스트용 데이터 출력 선택 입력 단자(109)로부터의 선택 신호를 16회(n회) 전환하여, 칩의 8비트(m 비트)의 테스트용 데이터 출력 단자(101)로부터 테스트용 데이터를 판독하고, 8비트(m 비트) 기대값과의 비교를 16회(n회) 실행하지 않으면 안되어, 테스트 시간이 더 걸린다고 하는 문제가 있었다.

또한, 테스트용 데이터 출력 단자(101)를 128비트로 하면, 128비트의 테스트용 데이터 출력 단자(101)로부터 128비트의 테스트용 데이터를 판독할 수 있기 때문에, 멀티플렉서(203)에 의한 16회의 전환 작업도 불필요해져 128비트의 기대값과의 비교를 1회로 실행하는 것이 가능하도록 고려되었지만, 반도체 집적 회로(IC)의 패키지의 핀수에는 제한이 있고, 테스트용 데이터 출력 단자(101)는 어디까지나 테스트용 단자로서 테스트용 데이터 출력 단자(101)에 많은 핀수를 할당할 수 없다고 하는 사정이 있기 때문에, 테스트용 데이터 출력 단자(101)는 8 비트로 되어 있다.

본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 기억 장치로의 기입 및 기억 장치로부터의 판독 시간(기능 판정 시간)을 짧게 하여, 테스트 시간을 단축할 수 있음과 동시에, 기억 장치의 유니트 테스트를 확실히 할 수 있는 테스트 회로를 얻는 것이다.

도 1은 본 발명의 실시예 1에 따른 테스트 회로를 도시하는 회로 구성도,

도 2는 본 발명의 실시예 2에 따른 테스트 회로를 도시하는 회로 구성도,

도 3은 종래의 테스트 회로를 도시하는 회로 구성도.

도면의 주요 부분에 대한 부호의 설명

101 ; 테스트용 데이터 출력 단자(입출력 단자)

102 ; 테스트용 데이터 입력 단자(입출력 단자)

202 ; DRAM(기억 장치)

203 ; 멀티플렉서(선택 데이터 출력부, 기능 판정 수단)

204 ; 와이드 데이터 버스

205 ; D 플립플롭(데이터 기입 수단)

206 ; 일치·불일치 판정 회로(일치·불일치 판정부, 기능 판정 수단)

207 ; 데이터선(데이터 기입 수단)

208 ; 데이터선(일치·불일치 판정부, 기능 판정 수단)

209 ; 테스트 패턴 생성 회로(테스트 패턴 생성 수단)

본 발명에 따른 테스트 회로는 입출력 단자로부터 m 비트 데이터를 1샷 클럭에 의해 취입하면 즉시 m 비트 데이터를 출력하고, 이 m 비트 데이터를 n개로 분기하여, n개의 동일한 m 비트 데이터를 기억 장치에 기입하는 데이터 기입 수단과, 기억 장치에 기입된 n개의 m 비트 데이터를 판독하여, n개의 m 비트 데이터 중 1개를 입출력 단자로부터 출력하고, 이 1개의 m 비트 데이터와 미리 설정된 m 비트 기대값을 비교함과 동시에, n개의 m 비트 데이터 각각의 일치·불일치를 판정하는 기능 판정 수단과, 데이터 기입 수단, 기억 장치 및 기능 판정 수단 각각과 접속되고, 데이터 기입 수단과 기억 장치 사이 및 기능 판정 수단과 기억 장치 사이에서 n개의 m 비트 데이터를 전송할 수 있는 와이드 데이터 버스를 구비한 것이다.

본 발명에 따른 테스트 회로는, 데이터 기입 수단은 1샷 클럭에 의해 입출력 단자로부터의 m 비트 데이터를 취입하여 즉시 출력하는 D 플립플롭과, 이 D 플립플롭으로부터 출력된 m 비트 데이터를 n개로 분기하여 n개의 동일한 m 비트 데이터로 하는 데이터선으로 구성되고, 기능 판정 수단은 기억 장치로부터 판독된 n개의 m 비트 데이터 중 1개를 선택 신호에 근거하여 입출력 단자에 출력하는 선택 데이터 출력부와, 기억 장치로부터 판독된 n 개의 m 비트 데이터 각각의 일치·불일치를 판정하여, 이 판정 결과를 모니터하는 일치·불일치 판정부로 구성되며, 와이드 데이터 버스는 n개로 분기된 데이터선, 기억 장치, 선택 데이터 출력부 및 일치·불일치 판정부가 접속되어, n 개의 m 비트 데이터를 전송할 수 있도록 구성한 것이다.

본 발명에 따른 테스트 회로는 일치·불일치 판정부의 고장을 검출하기 위한 테스트 패턴을 생성하여, 이 생성한 테스트 패턴을 와이드 데이터 버스를 거쳐 일치·불일치 판정부에 송신하는 테스트 패턴 생성 수단을 구비한 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하, 본 발명의 실시예를 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 테스트 회로를 도시하는 회로 구성도로서, 도면에 있어서, 참조 부호 (205)는 테스트용 데이터 입력 단자(입출력 단자)(102)로부터의 m 비트(m:0 또는 자연수)의 테스트용 데이터(m 비트 데이터)를 테스트용 데이터 기입 클럭 입력 단자(103)로부터의 클럭 펄스 1샷에 응답하여 기입을 행하고, 즉시 이 m 비트의 테스트용 데이터를 출력하는 D 플립플롭(데이터 기입 수단)이다. 또한, 도 1의 D 플립플롭(205)은 8 비트의 테스트용 데이터를 기입하는 경우를 나타내고 있다. 또한, D 플립플롭(205)에는 도 3에 도시한 종래의 테스트 회로에 있어서의 시프트 레지스터(201)와 마찬가지로, 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호에 근거하여 출력 제어를 행하는 출력 제어 기능이 부가되어 있다.

참조 부호 (202)는 테스트 대상인 기억 장치로서의 16M 비트의 DRAM으로서, 이 DRAM(202)은 테스트용 어드레스 입력 단자(104), 테스트용 행 어드레스 스트로브 입력 단자(105) 및 테스트용 열 어드레스 스트로브 입력 단자(106)로부터의 제어 신호에 따라 어드레스(행 어드레스 및 열 어드레스)가 입력되고, 테스트용 기입 제어 입력 단자(107)로부터의 제어 신호에 의해, 입력된 어드레스에 D 플립플롭(205)의 테스트용 데이터의 기입이 행하여진다. 또한, 이 DRAM(202)에도 D 플립플롭(205)과 마찬가지로, 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호(D 플립플롭(205)에 입력되는 제어 신호와는 반전된 제어 신호)에 근거하여 출력 제어를 행하는 출력 제어 기능이 부가되어 있다.

참조 부호 (203)은 테스트용 데이터 출력 선택 입력 단자(109)로부터의 선택 제어 신호(선택 신호)에 의해 선택된 특정한 입력 데이터(n개의 m 비트 데이터(n:0 또는 자연수))를 테스트용 데이터 출력 단자(101)에 출력하는 멀티플렉서(선택 데이터 출력부, 기능 판정 수단)이다. 참조 부호 (206)은 n개의 m 비트 데이터 각각의 일치·불일치를 판정하는 일치·불일치 판정 회로(일치·불일치 판정부, 기능 판정 수단)로서, 이 일치·불일치 판정 회로(206)의 판정 결과는 테스트용 일치·불일치 판정 결과 출력 단자(110)로 출력된다. 또한, 도 1의 일치·불일치 판정 회로(206)는 16개의 8 비트 데이터의 일치·불일치를 판정하는 것이다.

참조 부호 (204)는 m ×n 비트폭(여기서, m은 칩의 테스트용 데이터 버스 비트폭, n은 내부 와이드 데이터 버스 비트폭/m)의 와이드 데이터 버스이다. 이 와이드 데이터 버스(204)의 비트폭은 8 ×16(=128)이다. 참조 부호 (207)은 D 플립플롭(205)과 와이드 데이터 버스(204)를 연결하는 m 비트의 데이터선(데이터 기입 수단)으로서, 이 데이터선(207)은 m 비트의 동일 데이터를 그대로 n개로 분기시켜 n개의 m 비트 데이터를 m ×n 비트의 와이드 데이터 버스(204)로 전송하는 것이다. 또한, 데이터선(207)은 8비트의 데이터를 16개로 분기하고 있다. 참조 부호 (208)은 와이드 데이터 버스(204)와 일치·불일치 판정 회로(206)를 연결하는 m 비트의 데이터선(일치·불일치 판정부, 기능 판정 수단)으로서, 이 데이터선(208)은 와이드 데이터 버스(204)로부터의 m ×n 비트의 데이터를 n개의 동일 m 비트 데이터로 분배하여 일치·불일치 판정 회로(206)에 전송하는 것이다. 데이터선(208)은 128비트의 데이터를 16개의 동일 8비트 데이터로 분배하고 있다. 또한, 각 배선에 부여되어 있는 숫자(4, 8, 12, 128)는 전송되는 데이터의 비트수를 나타내고 있다.

상술한 칩의 테스트용 데이터 입력 단자(102)와 테스트용 데이터 출력 단자(101)는 m 비트 데이터의 쌍방향 단자로서 입출력 공통의 경우에도 무방하다.

또한, 기억 장치로서 DRAM(202)을 나타내었지만, SRAM 등의 기억 장치이더라도 좋다.

다음에 동작에 대하여 설명한다.

(1) 우선, DRAM(202)으로의 테스트용 데이터 기입시의 동작을 설명한다. 테스트용 데이터 입력 단자(102)로부터의 8 비트의 테스트용 데이터는, 테스트용 데이터 기입 클럭 입력 단자(103)로부터의 클럭 펄스의 상승에 응답하여, 클럭 펄스 1샷에 의해 8 비트의 데이터가 D 플립플롭(205)에 기입되고, 이 기입된 8 비트의 테스트용 데이터는 즉시 D 플립플롭(205)의 Q(7:0)로부터 출력된다.

D 플립플롭(205) 및 DRAM(202)은 모두 출력 제어 기능을 구비하고 있다. 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호가 H 레벨('1')인 경우, D 플립플롭(205)의 Q(7:0)는 출력이 금지된 상태로 되고, 한편, DRAM(202)은 제어 신호 H 레벨('1')이 반전되어 L 레벨('0')이 입력되어 있기 때문에, DRAM(202)의 DQ(127:0)로부터 데이터를 출력하더라도 무방한 상태로 되어 있다. 반대로, 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호가 L 레벨('0')인 경우, D 플립플롭(205)은 8비트의 테스트용 데이터를 Q(7:0)로부터 출력하더라도 좋은 상태로 되는 한편, DRAM(202)은 제어 신호 L 레벨('0')이 반전되어 H 레벨('1')이 입력되어 있기 때문에, DRAM(202)의 DQ(127:0)는 출력이 금지된 상태로 된다. 이와 같이, 출력 제어 기능이 마련되어 있기 때문에, D 플립플롭(205) 및 DRAM(202)으로부터 출력되는 데이터가 와이드 데이터 버스(204) 상에서 충돌하는 일은 없다. 또한, 테스트용 데이터의 기입 동작시에는, 테스트용 출력 제어 입력 단자(108)의 제어 신호는 L 레벨('0')로 되어 있다.

D 플립플롭(205)의 Q(7:0)로부터 출력된 8 비트의 테스트용 데이터는 데이터선(207)에 있어서 동일한 8 비트 데이터가 그대로 16개로 분기된다. 그리고, 동일한 8 비트 데이터 16개(즉, 128 비트의 데이터)가 1회 기입 동작에 의해 128 비트폭의 와이드 데이터 버스(204)를 거쳐 DRAM(202)에 기입된다.

DRAM(202)은, 기입 동작시에는 테스트용 기입 제어 입력 단자(107)로부터 H 레벨('1')의 제어 신호가 반전된 L 레벨('0')이 입력되고, 판독 동작시에는 테스트용 기입 제어 입력 단자(107)로부터 L 레벨('0')의 제어 신호가 반전된 H 레벨('1')이 입력된다. 따라서, 128 비트의 테스트용 데이터가 DRAM(202)에 기입될 때에는 테스트용 기입 제어 입력 단자(107)로부터 H 레벨('1')의 제어 신호가 송신된다.

또한, 테스트용 데이터를 DRAM(202)에 기입하기 전에 DRAM(202)에는 어드레스를 기입해둘 필요가 있지만, 이 어드레스의 기입은 테스트용 어드레스 입력 단자(104)로부터 12 비트의 어드레스 데이터로서 입력되고, 테스트용 행 어드레스 스트로브 입력 단자(105) 및 테스트용 열 어드레스 스트로브 입력 단자(106)로부터의 제어 신호에 근거하여 행 어드레스 및 열 어드레스가 기입된다.

또한, 행 어드레스는 테스트용 어드레스 입력 단자(104)로부터의 어드레스데이터 12비트분의 [1, 0]의 조합, 즉, 2¹²행(4096행)이고, 열 어드레스는 어드레스 데이터 12비트 중 5비트분의 [1, 0]의 조합, 즉, 2⁵열(32열)이다.

테스트용 출력 제어 입력 단자(108)의 제어 신호를 H 레벨('1')로 전환하여(반전된 신호 L 레벨('0')을 DRAM(202)에 입력하여), DRAM(202)의 DQ(127:0)를 출력하여도 무방한 상태로 함과 동시에, 테스트용 기입 제어 입력 단자(107)의 제어 신호를 L 레벨('0')로 전환하여(반전된 신호 H 레벨('1')을 DRAM(202)에 입력하여), DRAM(202)의 DQ(127:0)를 데이터 판독 상태로 하고, DRAM(202)에 기입된 128 비트의 테스트용 데이터(16개의 동일 8 비트 데이터)를 1회 판독 동작에 의해 판독하며, 와이드 데이터 버스(204)를 거쳐 멀티플렉서(203) 및 일치·불일치 판정 회로(206)에 전송한다.

DRAM(202)으로부터 전송된 128비트의 테스트용 데이터(16개의 동일 8비트 데이터)는 멀티플렉서(203)에 기입된다. 테스트용 데이터 출력 선택 입력 단자(109)로부터의 선택 제어 신호를 소정 값으로 고정하고, 멀티플렉서(203)로부터 16개의 동일 8 비트 데이터 중에서 1개의 8비트 데이터를 칩의 테스트용 데이터 출력 단자(101)로부터 판독한다. 그리고, 이 판독한 8비트의 테스트용 데이터와 미리 설정된 8비트 기대값의 비교를 1회 실행한다.

또한, DRAM(202)으로부터 전송된 128비트의 테스트용 데이터(16개의 동일 8비트 데이터)는 데이터선(208)에 의해 8비트의 동일 데이터 16개로 분배되어, 일치·불일치 판정 회로(206)에 전송되어진다. 그리고, 일치·불일치 판정 회로(206)는 8 비트의 동일 데이터 16개 각각의 일치·불일치를 판정하여, 이 판정 결과를 테스트용 일치·불일치 판정 결과 출력 단자(110)로 모니터한다. 통상, DRAM(202)이 정상이면 8 비트의 데이터 16개가 일치하고, DRAM(202)에 이상한 개소가 있으면 8 비트의 데이터 16개가 불일치로 된다. 예를 들면, 출력 결과가 1이면 일치이고, 출력 결과가 0이면 불일치라고 판단된다.

이와 같이, 테스트용 데이터 출력 단자(101)로부터 출력된 8 비트의 테스트용 데이터와 미리 설정된 8 비트 기대값이 일치하고, 또한, 테스트용 일치·불일치 판정 결과 출력 단자(110)의 판정 결과가 일치하면, DRAM(202)은 정상으로 판단되며, 테스트용 데이터 출력 단자(101)의 출력 결과 또는 테스트용 일치·불일치 판정 결과 출력 단자(110)의 판정 결과 중 어느 한쪽이라도 일치하지 않으면, DRAM(202)이 이상이라고 판단된다.

이상과 같이, 이 실시예 1에 따르면, D 플립플롭(205)을 이용하여 1샷 클럭 펄스에 의해 m 비트의 테스트용 데이터를 기입하여, m 비트의 테스트용 데이터를 출력하고, 데이터선(207)에서 m 비트의 테스트용 데이터를, 동일한 n개의 m 비트 데이터로 분기하여, DRAM(202)에 1회 기입 동작에 의해 m ×n 비트의 테스트용 데이터를 기입하도록 구성하였기 때문에, 시프트 레지스터(201)를 이용한 종래의 테스트 회로보다도 기입 클럭수를 (n-1)회 저감할 수 있다.

또한, 테스트용 데이터 출력 선택 입력 단자(109)로부터의 선택 제어 신호를고정하고, 멀티플렉서(203)로부터 테스트용 데이터 출력 단자(101)에 출력되는 m 비트의 테스트용 데이터와 m 비트의 기대값의 비교를 1회 실행함과 동시에, 일치·불일치 판정 회로(206)에 의해 n개의 동일 m 비트 데이터의 일치·불일치를 모니터하고, DRAM(202)의 전체 m ×n 비트 출력의 정상·이상의 판정을 하도록 구성하였기 때문에, 종래의 테스트 회로에서는 테스트용 데이터 출력 선택 입력 단자(109)로부터의 선택 제어 신호를 n회 전환하여, 칩의 m 비트의 테스트용 데이터를 테스트용 데이터 출력 단자(101)로부터 판독하고, m 비트의 기대값과의 비교를 n회 실행할 필요가 있었지만, 이 실시예 1에서는 m 비트의 테스트용 데이터와 m 비트의 기대값의 비교를 1회로 마무리하여, 테스트 시간을 단축할 수 있다.

(실시예 2)

상기 실시예 1에서는, 멀티플렉서(203)로부터 테스트용 데이터 출력 단자(101)에 출력되는 m 비트 데이터와 미리 설정된 m 비트 기대값을 비교함과 동시에, 일치·불일치 판정 회로(206)에 의해, m 비트 데이터 n개의 일치·불일치를 판정하여, DRAM(202)의 정상·이상을 테스트하는 것이지만, 상기 실시예 1에 따른 테스트 회로에서는, 일치·불일치 판정 회로(206) 중에 고장(예를 들면, 임의의 노드의 축퇴 고장) 등이 있는 경우에는, DRAM(202)이 이상임에도 불구하고, DRAM(202)이 정상이다고 판단될 우려가 있다. 예를 들면, 실제로는 m 비트의 데이터가 모두 1인 경우에, DRAM(202)의 이상에 의해 소정의 1 비트의 데이터가 0으로 기억되어 있음에도 불구하고, 일치·불일치 판정 회로(206) 중의 노드의 축퇴고장(degenerative fault)에 의해, 그 대응하는 비트(데이터가 0인 비트)가 항상 1인 경우, 일치·불일치 판정 회로(206)는, n개의 m 비트 데이터가 일치한다고 판단하여, DRAM(202)이 이상인데도 불구하고, 정상이라고 판단한다.

그래서, 이 실시예 2에서는, 일치·불일치 판정 회로(206) 중의 고장을 검출하여, 일치·불일치 판정 회로(206)의 고장에 의한 오판정(misjudged)을 방지하도록 구성한 것이다.

도 2는 이와 같은 본 발명의 실시예 2에 따른 테스트 회로를 도시하는 회로 구성도로서, 도면에 있어서, 참조 부호 (209)는 일치·불일치 판정 회로(206) 중의 고장을 검출하기 위한 테스트 패턴을 생성하고, 이 생성한 테스트 패턴을 일치·불일치 판정 회로(206)에 전송하는 테스트 패턴 생성 회로(테스트 패턴 생성 수단)이다. 이 테스트 패턴 생성 회로(209)는 테스트용 일치·불일치 판정 회로 테스트 입력 단자(112)로부터의 제어 신호에 근거하여 출력 제어를 행하는 출력 제어 기능이 부가되어 있다. 참조 부호 (210)은 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호와 테스트용 일치·불일치 판정 회로 테스트 입력 단자(112)로부터의 제어 신호의 반전 신호의 논리곱을 취해, D 플립플롭(205)에 출력하는 AND 회로이다. 참조 부호 (211)은 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호와 테스트용 일치·불일치 판정 회로 테스트 입력 단자(112)로부터의 제어 신호의 논리합을 취해, DRAM(202)에 출력하는 OR 회로이다.

또한, 도 2에 있어서, 도 1과 동일 또는 상당하는 구성 부분에는 동일 부호를 부여하여 중복하는 설명을 생략한다.

다음에 동작에 대하여 설명한다.

DRAM(202)의 정상·이상을 테스트하는 경우, 테스트용 일치·불일치 판정 회로 테스트 입력 단자(112)로부터의 제어 신호는 L 레벨('0')로 되어 있다. 따라서, AND 회로(210)에는 테스트용 일치·불일치 판정 회로 테스트 입력 단자(112)로부터의 제어 신호 L 레벨('0')이 반전된 H 레벨('1')이 입력되기 때문에, AND 회로(210)의 출력은 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호에 따라 변화한다(즉, 제어 신호가 H 레벨이면 H 레벨을 출력하고, L 레벨이면 L 레벨을 출력함). 또한, OR 회로(211)에는 테스트용 일치·불일치 판정 회로 테스트 입력 단자(112)로부터의 제어 신호 L 레벨('0')이 그대로 입력되기 때문에, OR 회로(211)의 출력도 테스트용 출력 제어 입력 단자(108)로부터의 제어 신호에 따라 변화한다(즉, 제어 신호가 H 레벨이면 H 레벨을 출력하고, L 레벨이면 L 레벨을 출력함). 이 때, 테스트 패턴 생성 회로(209)에는 테스트용 일치·불일치 판정 회로 테스트 입력 단자(112)로부터의 제어 신호 L 레벨('0')이 그대로 입력되어, 테스트 패턴 생성 회로(209)는 Q(127:0)로부터 출력되지 않도록 제어되어 있다.

이러한 상태에 있어서, 상기 실시예 1의 경우와 마찬가지의 동작으로 DRAM(202)의 유니트 테스트(unit test)가 실행된다.

일치·불일치 판정 회로(206)의 고장을 테스트하는 경우, 테스트용 일치·불일치 판정 회로 테스트 입력 단자(112)로부터의 제어 신호는 H 레벨('1')로 되어 있다. 따라서, AND 회로(210)에는 제어 신호 H 레벨('1')이 반전된 L 레벨('0')이 입력되기 때문에, AND 회로(210)의 출력은 반드시 L 레벨('0')로 되어, D플립플롭(205)의 Q(7:0)로부터의 출력은 금지된다. 또한, OR 회로(211)에는 제어 신호 H 레벨('1')이 그대로 입력되기 때문에, OR 회로(211)의 출력은 반드시 H 레벨('1')로 되어, 반전된 L 레벨('0')이 DRAM(202)에 입력되고, DRAM(202)의 DQ(127:0)로부터의 출력은 금지된다. 한편, 테스트 패턴 생성 회로(209)의 Q(127:0)는 출력하여도 무방한 상태로 되어, 와이드 데이터 버스(204)를 거쳐 일치·불일치 판정 회로(206)에 테스트 패턴 데이터가 전송된다. 이와 같이, D 플립플롭(205), DRAM(202) 및 테스트 패턴 생성 회로(209)의 출력 제어를 실행함으로써, 와이드 데이터 버스(204) 상에서 데이터의 충돌이 발생하는 것을 방지할 수 있다.

일치·불일치 판정 회로(206)의 고장을 테스트하는 경우에 대하여 설명한다.

테스트 패턴 생성 회로(209)에서 생성한 테스트 패턴을 테스트 패턴 생성 회로(209)의 Q(127:0)로부터 와이드 데이터 버스(204)를 거쳐 일치·불일치 판정 회로(206)에 전송한다. 테스트 패턴으로서는 예를 들면 1 비트만 H 레벨이고 그 밖의 127 비트는 L 레벨로 하여, H 레벨을 순차적으로 시프트하여 가는 패턴과, 반대로 1 비트만 L 레벨이고 그 밖의 127 비트는 H 레벨로 하여, L 레벨을 순차적으로 시프트하여 가는 패턴으로 한다. 이러한 테스트 패턴을 일치·불일치 판정 회로(206)의 D(127:120)∼D(7:0)에 입력하면, 일치·불일치 판정 회로(206)가 정상인 경우에, 테스트용 일치·불일치 판정 결과 출력 단자(110)로부터 출력되는 판정 결과는 모두 불일치(예를 들어 '0')로 되고, 한편, 일치·불일치 판정 회로(206)에 축퇴 고장 등의 고장이 있으면, 테스트용 일치·불일치 판정 결과 출력 단자(110)로부터 출력되는 판정 결과는 일치(예를 들어 '1')로 되는 경우가 발생한다. 이렇게 하여, 일치·불일치 판정 회로(206)의 H 레벨 또는 L 레벨의 축퇴 고장을 검출한다.

이상과 같이, 이 실시예 2에 따르면, 테스트 패턴 생성 회로(209)가 생성한 테스트 패턴을 일치·불일치 판정 회로(206)에 전송하여, 일치·불일치 판정 회로(206)의 고장을 검출하도록 하였기 때문에, 일치·불일치 판정 회로(206)의 고장에 의한 DRAM(202)의 기능의 오판정을 방지할 수 있다.

이상과 같이, 본 발명에 따르면 입출력 단자로부터 m 비트 데이터를 1샷 클럭에 의해 취입하면 즉시 m 비트 데이터를 출력하고, 이 m 비트 데이터를 n개로 분기하여, n개의 동일한 m 비트 데이터를 기억 장치에 기입하는 데이터 기입 수단과, 기억 장치에 기입된 n개의 m 비트 데이터를 판독하여, n개의 m 비트 데이터 중 1개를 입출력 단자로부터 출력하고, 이 1개의 m 비트 데이터와 미리 설정된 m 비트 기대값을 비교함과 동시에, n개의 m 비트 데이터 각각의 일치·불일치를 판정하는 기능 판정 수단과, 데이터 기입 수단, 기억 장치 및 기능 판정 수단 각각과 접속되고, 데이터 기입 수단과 기억 장치 사이 및 기능 판정 수단과 기억 장치 사이에서 n개의 m 비트 데이터를 전송할 수 있는 와이드 데이터 버스를 구비하도록 구성하였기 때문에, 기억 장치에 테스트용의 m 비트 데이터를 기입하는 시간을 단축할 수 있음과 동시에, 기억 장치의 기능 판정을 실행하는 시간도 단축할 수 있어, 그 결과, 기억 장치의 유니트 테스트의 전체 시간을 단축할 수 있는 효과가 있다.

본 발명에 따르면, 데이터 기입 수단은 1샷 클럭에 의해 입출력 단자로부터의 m 비트 데이터를 취입하여 즉시 출력하는 D 플립플롭과, 이 D 플립플롭으로부터 출력된 m 비트 데이터를 n개로 분기하여 n개의 동일한 m 비트 데이터로 하는 데이터선으로 구성되며, 기능 판정 수단은 기억 장치로부터 판독된 n개의 m 비트 데이터 중의 1개를 선택 신호에 근거하여 입출력 단자에 출력하는 선택 데이터 출력부와, 기억 장치로부터 판독된 n개의 m 비트 데이터 각각의 일치·불일치를 판정하고, 이 판정 결과를 모니터하는 일치·불일치 판정부로 구성되며, 와이드 데이터 버스는 n개로 분기된 데이터선, 기억 장치, 선택 데이터 출력부 및 일치·불일치 판정부가 접속되어, n개의 m 비트 데이터를 전송할 수 있도록 구성하였기 때문에, 기억 장치로의 데이터 기입시, 시프트 레지스터를 이용한 종래의 테스트 회로보다도 기입 클럭수를 (n-1)회 저감할 수 있고, 또한, 기억 장치에 기입된 데이터를 판독할 때(기억 장치의 기능 판정시), 종래의 테스트 회로에서 필요했던 선택 신호를 n회 전환하여 m 비트 데이터를 입출력 단자로부터 판독하고, 이 판독한 m 비트 데이터와 m 비트 기대값의 비교를 n회 실행하는 작업이 불필요해져, m 비트 데이터와 m 비트 기대값의 비교를 1회로 마무리할 수 있어, 그 결과, 테스트 시간을 단축할 수 있는 효과가 있다.

본 발명에 의하면, 일치·불일치 판정부의 고장을 검출하기 위한 테스트 패턴을 생성하여, 이 생성한 테스트 패턴을 와이드 데이터 버스를 거쳐 일치·불일치 판정부에 전송하는 테스트 패턴 생성 수단을 구비하도록 구성하였기 때문에, 일치·불일치 판정 수단의 고장에 의한 기억 장치의 기능의 오판정을 방지할 수 있는효과가 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

입출력 단자로부터 m 비트 데이터를 1샷 클럭에 의해 취입하면 즉시 상기 m 비트 데이터를 출력하고, 이 m 비트 데이터를 n개로 분기하여, n개의 동일한 상기 m 비트 데이터를 기억 장치에 기입하는 데이터 기입 수단과,

상기 기억 장치에 기입된 n개의 상기 m 비트 데이터를 판독하여, n개의 상기 m 비트 데이터 중의 1개를 상기 입출력 단자로부터 출력하고, 이 1개의 m 비트 데이터와 미리 준비된 m 비트 기대값을 비교함과 동시에, n개의 상기 m 비트 데이터 각각의 일치·불일치를 판정하는 기능 판정 수단과,

상기 데이터 기입 수단, 상기 기억 장치 및 상기 기능 판정 수단 각각과 접속되고, 상기 데이터 기입 수단과 상기 기억 장치 사이, 및 상기 기능 판정 수단과 상기 기억 장치 사이에서, n개의 상기 m 비트 데이터를 전송할 수 있는 와이드 데이터 버스

를 포함하는 테스트 회로.
제 1 항에 있어서,

상기 데이터 기입 수단은,

1샷 클럭에 의해 입출력 단자로부터의 m 비트 데이터를 취입하여 즉시 출력하는 D 플립플롭과,

상기 D 플립플롭으로부터 출력된 상기 m 비트 데이터를 n개로 분기하여 n개의 동일한 상기 m 비트 데이터로 하는 데이터선으로 구성되고,

상기 기능 판정 수단은,

상기 기억 장치로부터 판독된 n개의 상기 m 비트 데이터 중 1개를 선택 신호에 근거하여 상기 입출력 단자로 출력하는 선택 데이터 출력부와,

상기 기억 장치로부터 판독된 n개의 상기 m 비트 데이터의 각각의 일치·불일치를 판정하여, 이 판정 결과를 모니터하는 일치·불일치 판정부로 구성되며,

상기 와이드 데이터 버스는,

n개로 분기된 상기 데이터선, 상기 기억 장치, 상기 선택 데이터 출력부 및 상기 일치·불일치 판정부가 접속되어, n개의 상기 m 비트 데이터를 전송할 수 있도록 구성되어 있는 것을 특징으로 하는

테스트 회로.
제 2 항에 있어서,

상기 일치·불일치 판정부의 고장을 검출하기 위한 테스트 패턴을 생성하여, 이 생성한 테스트 패턴을 상기 와이드 데이터 버스를 거쳐 상기 일치·불일치 판정부로 전송하는 테스트 패턴 생성 수단을 포함한 것을 특징으로 하는 테스트 회로.