JPH1196788A - テスト回路 - Google Patents
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- JPH1196788A JPH1196788A JP9255691A JP25569197A JPH1196788A JP H1196788 A JPH1196788 A JP H1196788A JP 9255691 A JP9255691 A JP 9255691A JP 25569197 A JP25569197 A JP 25569197A JP H1196788 A JPH1196788 A JP H1196788A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 データ書き込み時、ｎ発のクロックを加えな
ければならず、クロックｎ発分のテスト時間がかかり、
データの読み出し時、選択信号をｎ回切り換えてｍビッ
トデータを読み出し、ｍビット期待値との比較をｎ回行
わなければならず、テスト時間がさらにかかってしまう
という課題があった。 【解決手段】 書き込み手段は、１発のクロックで取り
込んだｍビットデータを出力し、これをｎ本に分岐させ
ｎ個の同一のｍビットデータを記憶装置に書き込み、機
能判定手段は、ｎ個のｍビットデータを読み出して、そ
のうちの１個と予め用意されたｍビット期待値とを比較
すると共に、ｎ個のｍビットデータの一致・不一致を判
定する。
ければならず、クロックｎ発分のテスト時間がかかり、
データの読み出し時、選択信号をｎ回切り換えてｍビッ
トデータを読み出し、ｍビット期待値との比較をｎ回行
わなければならず、テスト時間がさらにかかってしまう
という課題があった。 【解決手段】 書き込み手段は、１発のクロックで取り
込んだｍビットデータを出力し、これをｎ本に分岐させ
ｎ個の同一のｍビットデータを記憶装置に書き込み、機
能判定手段は、ｎ個のｍビットデータを読み出して、そ
のうちの１個と予め用意されたｍビット期待値とを比較
すると共に、ｎ個のｍビットデータの一致・不一致を判
定する。
Description
【０００１】
【発明の属する技術分野】この発明は、ワイドデータバ
スを有する記憶装置と論理回路を単一チップ上に混載し
た半導体集積回路における、半導体集積回路と同一チッ
プ上に設けられ、記録装置の単体テストをするためのテ
スト回路に関するものである。
スを有する記憶装置と論理回路を単一チップ上に混載し
た半導体集積回路における、半導体集積回路と同一チッ
プ上に設けられ、記録装置の単体テストをするためのテ
スト回路に関するものである。
【０００２】
【従来の技術】図３は従来のテスト回路を示す回路構成
図であり、図において、２０１はテスト用データ入力端
子１０２からのｍビットのテスト用データ（入力デー
タ）を、テスト用データ書き込みクロック入力端子１０
３からのクロックパルスにより順次シフトさせて書き込
みを行うシフトレジスタであり、このシフトレジスタ２
０１は、ｍビット×ｎ段（ｍ×ｎビット）のデータを書
き込むことができる。なお、図３のシフトレジスタ２０
１は、８ビット×１６段（即ち、１２８ビット）のデー
タを書き込む場合を示す。また、シフトレジスタ２０１
には、テスト用出力制御入力端子１０８からの制御信号
に基づいて出力制御を行う出力制御機能が付いている。
図であり、図において、２０１はテスト用データ入力端
子１０２からのｍビットのテスト用データ（入力デー
タ）を、テスト用データ書き込みクロック入力端子１０
３からのクロックパルスにより順次シフトさせて書き込
みを行うシフトレジスタであり、このシフトレジスタ２
０１は、ｍビット×ｎ段（ｍ×ｎビット）のデータを書
き込むことができる。なお、図３のシフトレジスタ２０
１は、８ビット×１６段（即ち、１２８ビット）のデー
タを書き込む場合を示す。また、シフトレジスタ２０１
には、テスト用出力制御入力端子１０８からの制御信号
に基づいて出力制御を行う出力制御機能が付いている。
【０００３】２０２はテスト対象である記憶装置として
の１６ＭビットのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、このＤＲ
ＡＭ２０２は、テスト用アドレス入力端子１０４、テス
ト用行アドレスストローブ入力端子１０５及びテスト用
列アドレスストローブ入力端子１０６からの制御信号に
従ってアドレス（行アドレス及び列アドレス）が入力さ
れ、テスト用書き込み制御入力端子１０７からの制御信
号により、入力されたアドレスにシフトレジスタ２０１
のテスト用データの書き込みが行われる。また、このＤ
ＲＡＭ２０２にも、シフトレジスタ２０１と同様、テス
ト用出力制御入力端子１０８からの制御信号（シフトレ
ジスタ２０１に入力される制御信号とは反転された制御
信号）に基づいて出力制御を行う出力制御機能が付いて
いる。
の１６ＭビットのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、このＤＲ
ＡＭ２０２は、テスト用アドレス入力端子１０４、テス
ト用行アドレスストローブ入力端子１０５及びテスト用
列アドレスストローブ入力端子１０６からの制御信号に
従ってアドレス（行アドレス及び列アドレス）が入力さ
れ、テスト用書き込み制御入力端子１０７からの制御信
号により、入力されたアドレスにシフトレジスタ２０１
のテスト用データの書き込みが行われる。また、このＤ
ＲＡＭ２０２にも、シフトレジスタ２０１と同様、テス
ト用出力制御入力端子１０８からの制御信号（シフトレ
ジスタ２０１に入力される制御信号とは反転された制御
信号）に基づいて出力制御を行う出力制御機能が付いて
いる。
【０００４】２０３は複数の入力のデータを、テスト用
データ出力選択入力端子１０９からの選択制御信号によ
り、テスト用データ出力端子１０１に出力するマルチプ
レクサである。２０４はシフトレジスタ２０１、ＤＲＡ
Ｍ２０２及びマルチプレクサ２０３をつなぐ、ｍ×ｎビ
ット幅（ここで、ｍはチップのテスト用データバスビッ
ト幅、ｎは内部ワイドデータバスビット幅／ｍ）のワイ
ドデータバスである。この図３のワイドデータバス２０
４のビット幅は、８×１６（１２８）ビット幅である場
合を示す。
データ出力選択入力端子１０９からの選択制御信号によ
り、テスト用データ出力端子１０１に出力するマルチプ
レクサである。２０４はシフトレジスタ２０１、ＤＲＡ
Ｍ２０２及びマルチプレクサ２０３をつなぐ、ｍ×ｎビ
ット幅（ここで、ｍはチップのテスト用データバスビッ
ト幅、ｎは内部ワイドデータバスビット幅／ｍ）のワイ
ドデータバスである。この図３のワイドデータバス２０
４のビット幅は、８×１６（１２８）ビット幅である場
合を示す。
【０００５】なお、各配線につけられている数字（４，
８，１２，１２８）は、転送されるデータのビット数を
示している。また、シフトレジスタ２０１のＤ（７：
０）及びＱ（１２７：０）、ＤＲＡＭ２０２のＡ（１
１：０）及びＤＱ（１２７：０）、マルチプレクサ２０
３のＤ（１２７：０）、Ｑ（７：０）及びＳＥＬ（３：
０）も、入出力されるデータのビット数を示している。
例えば、Ｄ（７：０）は８ビットのデータが入力される
ことを示している。
８，１２，１２８）は、転送されるデータのビット数を
示している。また、シフトレジスタ２０１のＤ（７：
０）及びＱ（１２７：０）、ＤＲＡＭ２０２のＡ（１
１：０）及びＤＱ（１２７：０）、マルチプレクサ２０
３のＤ（１２７：０）、Ｑ（７：０）及びＳＥＬ（３：
０）も、入出力されるデータのビット数を示している。
例えば、Ｄ（７：０）は８ビットのデータが入力される
ことを示している。
【０００６】次に動作について説明する。 （１）まず、ＤＲＡＭ２０２へのテスト用データ書き込
み時の動作を説明する。テスト用データ入力端子１０２
からのテスト用データ（入力データ）は、シフトレジス
タ２０１へ、テスト用データ書き込みクロック入力端子
１０３からのクロックパルスの立ち上がりに応じて、ク
ロックパルス１発毎に８ビットずつ書き込まれていく。
従って、シフトレジスタ２０１に１２８ビットのテスト
用データを書き込むためには、クロックパルス１発毎に
８ビットずつ（シフトレジスタ２０１のＱ（１２７：
０）に、Ｑ（１２７：１１９）からＱ（７：０）まで）
書き込まれるので、１６発のクロックパルスが必要であ
る。
み時の動作を説明する。テスト用データ入力端子１０２
からのテスト用データ（入力データ）は、シフトレジス
タ２０１へ、テスト用データ書き込みクロック入力端子
１０３からのクロックパルスの立ち上がりに応じて、ク
ロックパルス１発毎に８ビットずつ書き込まれていく。
従って、シフトレジスタ２０１に１２８ビットのテスト
用データを書き込むためには、クロックパルス１発毎に
８ビットずつ（シフトレジスタ２０１のＱ（１２７：
０）に、Ｑ（１２７：１１９）からＱ（７：０）まで）
書き込まれるので、１６発のクロックパルスが必要であ
る。
【０００７】ここで、シフトレジスタ２０１に８ビット
ずつテスト用データが順次書き込まれていくが、このよ
うに書き込まれたテスト用データは、Ｑ（１２７：０）
から常に出力される状態にある。しかし、シフトレジス
タ２０１には出力制御機能があり、テスト用出力制御入
力端子１０８からの制御信号、例えばＨレベル（ロジッ
クで言えば１）が、シフトレジスタ２０１のＯＥに入力
されている場合、シフトレジスタ２０１に書き込まれた
データのＱ（１２７：０）からの出力は、禁止される状
態となっている（出力しないように制御されている）。
一方、テスト用出力制御入力端子１０８からの制御信号
Ｈレベル（１）は、ＤＲＡＭ２０２に反転されて入力さ
れている（即ち、ＤＲＡＭ２０２にはＬレベル（０）が
入力されている）ので、ＤＲＡＭ２０２のＤＱ（１２
７：０）は、シフトレジスタ２０１のＱ（１２７：０）
とは逆にデータを出力してもよい状態になっている。こ
のように、テスト用出力制御入力端子１０８からの制御
信号により、シフトレジスタ２０１及びＤＲＡＭ２０２
の出力制御を行うのは、ワイドデータバス２０４に転送
されるデータが衝突しないようにするためである。
ずつテスト用データが順次書き込まれていくが、このよ
うに書き込まれたテスト用データは、Ｑ（１２７：０）
から常に出力される状態にある。しかし、シフトレジス
タ２０１には出力制御機能があり、テスト用出力制御入
力端子１０８からの制御信号、例えばＨレベル（ロジッ
クで言えば１）が、シフトレジスタ２０１のＯＥに入力
されている場合、シフトレジスタ２０１に書き込まれた
データのＱ（１２７：０）からの出力は、禁止される状
態となっている（出力しないように制御されている）。
一方、テスト用出力制御入力端子１０８からの制御信号
Ｈレベル（１）は、ＤＲＡＭ２０２に反転されて入力さ
れている（即ち、ＤＲＡＭ２０２にはＬレベル（０）が
入力されている）ので、ＤＲＡＭ２０２のＤＱ（１２
７：０）は、シフトレジスタ２０１のＱ（１２７：０）
とは逆にデータを出力してもよい状態になっている。こ
のように、テスト用出力制御入力端子１０８からの制御
信号により、シフトレジスタ２０１及びＤＲＡＭ２０２
の出力制御を行うのは、ワイドデータバス２０４に転送
されるデータが衝突しないようにするためである。
【０００８】そして、シフトレジスタ２０１に８ビット
ずつ１６発分のテスト用データ（１２８ビット分のテス
ト用データ）が書き込まれると、テスト用出力制御入力
端子１０８からの制御信号をＨレベル（１）からＬレベ
ル（０）にする。すると、シフトレジスタ２０１のＱ
（１２７：０）がテスト用データを出力してもよい状態
となって、シフトレジスタ２０１からテスト用データが
出力される。このように、シフトレジスタ２０１に書き
込まれた１２８ビットのテスト用データは、１２８ビッ
ト幅のワイドデータバス２０４を介してＤＲＡＭ２０２
に１回の書き込み動作で書き込みが行われる。
ずつ１６発分のテスト用データ（１２８ビット分のテス
ト用データ）が書き込まれると、テスト用出力制御入力
端子１０８からの制御信号をＨレベル（１）からＬレベ
ル（０）にする。すると、シフトレジスタ２０１のＱ
（１２７：０）がテスト用データを出力してもよい状態
となって、シフトレジスタ２０１からテスト用データが
出力される。このように、シフトレジスタ２０１に書き
込まれた１２８ビットのテスト用データは、１２８ビッ
ト幅のワイドデータバス２０４を介してＤＲＡＭ２０２
に１回の書き込み動作で書き込みが行われる。
【０００９】ＤＲＡＭ２０２は、書き込み動作時には、
テスト用書き込み制御入力端子１０７からＨレベル
（１）の制御信号の反転されたＬレベル（０）が入力さ
れ、読み出し動作時には、テスト用書き込み制御入力端
子１０７からＬレベル（０）の制御信号の反転されたＨ
レベル（１）が入力される。従って、１２８ビットのテ
スト用データがＤＲＡＭ２０２に書き込まれる時は、テ
スト用書き込み制御入力端子１０７からＨレベル（１）
の制御信号が送られている。
テスト用書き込み制御入力端子１０７からＨレベル
（１）の制御信号の反転されたＬレベル（０）が入力さ
れ、読み出し動作時には、テスト用書き込み制御入力端
子１０７からＬレベル（０）の制御信号の反転されたＨ
レベル（１）が入力される。従って、１２８ビットのテ
スト用データがＤＲＡＭ２０２に書き込まれる時は、テ
スト用書き込み制御入力端子１０７からＨレベル（１）
の制御信号が送られている。
【００１０】１２８ビットのテスト用データは、１回の
書き込み動作でＤＲＡＭ２０２に格納するデータの記憶
場所であるアドレスに書き込まれる。従って、テスト用
データをＤＲＡＭ２０２に書き込む前に、ＤＲＡＭ２０
２には、アドレスを書き込んでおく必要がある。アドレ
スは、テスト用アドレス入力端子１０４から１２ビット
のアドレスデータとして入力される。アドレスのうち、
行アドレスを入力する場合には、テスト用行アドレスス
トローブ入力端子１０５からの制御信号をＨレベルと
し、反転されたＬレベル（０）の信号をＤＲＡＭ２０２
のＲＡＳ（ＲｏｗＡｄｄｒｅｓｓ Ｓｔｒｏｂｅ）に入
力する。また、列アドレスを入力する場合には、テスト
用列アドレスストローブ入力端子１０６からの制御信号
をＨレベル（１）とし、反転されたＬレベル（０）の信
号をＤＲＡＭ２０２のＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒ
ｅｓｓ Ｓｔｒｏｂｅ）に入力する。なお、通常時（行
及び列アドレスを入力しない時）、テスト用行アドレス
ストローブ入力端子１０５及びテスト用列アドレススト
ローブ入力端子１０６からの制御信号はＬｏｗ（０）で
あり、ＤＲＡＭ２０２のＲＡＳ及びＣＡＳには信号Ｈｉ
ｇｈ（１）が入っている。テスト用アドレス入力端子１
０４から送られるアドレスデータは１２ビットである。
行アドレスは、アドレスデータ１２ビット分の〔１，
０〕の組み合わせ、即ち、２12行（４０９６行）あり、
列アドレスは、アドレスデータ１２ビットのうちの５ビ
ット分の〔１，０〕の組み合わせ、即ち、２5 列（３２
列）ある。
書き込み動作でＤＲＡＭ２０２に格納するデータの記憶
場所であるアドレスに書き込まれる。従って、テスト用
データをＤＲＡＭ２０２に書き込む前に、ＤＲＡＭ２０
２には、アドレスを書き込んでおく必要がある。アドレ
スは、テスト用アドレス入力端子１０４から１２ビット
のアドレスデータとして入力される。アドレスのうち、
行アドレスを入力する場合には、テスト用行アドレスス
トローブ入力端子１０５からの制御信号をＨレベルと
し、反転されたＬレベル（０）の信号をＤＲＡＭ２０２
のＲＡＳ（ＲｏｗＡｄｄｒｅｓｓ Ｓｔｒｏｂｅ）に入
力する。また、列アドレスを入力する場合には、テスト
用列アドレスストローブ入力端子１０６からの制御信号
をＨレベル（１）とし、反転されたＬレベル（０）の信
号をＤＲＡＭ２０２のＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒ
ｅｓｓ Ｓｔｒｏｂｅ）に入力する。なお、通常時（行
及び列アドレスを入力しない時）、テスト用行アドレス
ストローブ入力端子１０５及びテスト用列アドレススト
ローブ入力端子１０６からの制御信号はＬｏｗ（０）で
あり、ＤＲＡＭ２０２のＲＡＳ及びＣＡＳには信号Ｈｉ
ｇｈ（１）が入っている。テスト用アドレス入力端子１
０４から送られるアドレスデータは１２ビットである。
行アドレスは、アドレスデータ１２ビット分の〔１，
０〕の組み合わせ、即ち、２12行（４０９６行）あり、
列アドレスは、アドレスデータ１２ビットのうちの５ビ
ット分の〔１，０〕の組み合わせ、即ち、２5 列（３２
列）ある。
【００１１】（２）次に、ＤＲＡＭ２０２に書き込まれ
たテスト用データ読み出し時（ＤＲＡＭ２０２の機能判
定時）の動作について説明する。テスト用出力制御入力
端子１０８の制御信号をＨレベル（１）に切り換えて
（反転された信号Ｌレベル（０）をＤＲＡＭ２０２に入
力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）を出力
してもよい状態とすると共に、テスト用書き込み制御入
力端子１０７の制御信号をＬレベル（０）に切り換えて
（反転された信号Ｈレベル（１）をＤＲＡＭ２０２に入
力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）をデー
タ読み出し状態にし、ＤＲＡＭ２０２に書き込まれたテ
スト用データを１回の読み出し動作で読み出し、ワイド
データバス２０４を介してマルチプレクサ２０３に転送
する。
たテスト用データ読み出し時（ＤＲＡＭ２０２の機能判
定時）の動作について説明する。テスト用出力制御入力
端子１０８の制御信号をＨレベル（１）に切り換えて
（反転された信号Ｌレベル（０）をＤＲＡＭ２０２に入
力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）を出力
してもよい状態とすると共に、テスト用書き込み制御入
力端子１０７の制御信号をＬレベル（０）に切り換えて
（反転された信号Ｈレベル（１）をＤＲＡＭ２０２に入
力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）をデー
タ読み出し状態にし、ＤＲＡＭ２０２に書き込まれたテ
スト用データを１回の読み出し動作で読み出し、ワイド
データバス２０４を介してマルチプレクサ２０３に転送
する。
【００１２】そして、マルチプレクサ２０３にテスト用
データが送られると、テスト用データ出力選択入力端子
１０９を１６回（ｎ回）切り換えて、マルチプレクサ２
０３から８ビット（ｍビット）単位でテスト用データを
チップのテスト用データ出力端子１０１から読み出す。
なお、１６通りの信号の切り換えができるように、テス
ト用データ出力選択入力端子１０９からの選択制御信号
は４ビットとなっている。この読み出した８ビットのテ
スト用データと予め用意された８ビット期待値との比較
を１６個分（ｎ回）行うことにより、ＤＲＡＭ２０２の
機能判定を行う。
データが送られると、テスト用データ出力選択入力端子
１０９を１６回（ｎ回）切り換えて、マルチプレクサ２
０３から８ビット（ｍビット）単位でテスト用データを
チップのテスト用データ出力端子１０１から読み出す。
なお、１６通りの信号の切り換えができるように、テス
ト用データ出力選択入力端子１０９からの選択制御信号
は４ビットとなっている。この読み出した８ビットのテ
スト用データと予め用意された８ビット期待値との比較
を１６個分（ｎ回）行うことにより、ＤＲＡＭ２０２の
機能判定を行う。
【００１３】なお、本願に関連する先行技術文献とし
て、特開昭６０−１８５３００号公報が挙げられる。
て、特開昭６０−１８５３００号公報が挙げられる。
【００１４】
【発明が解決しようとする課題】従来のテスト回路は以
上のように構成されているので、 （１）シフトレジスタ２０１へのテスト用データ書き込
み時、１６発（ｎ発）のクロックパルスを加えなければ
ならず、クロックパルス分だけテスト時間がかかってし
まうという課題があった。 （２）また、ＤＲＡＭ２０２に書き込まれたテスト用デ
ータの正常・異常判定をワイドデータバス分行うには、
テスト用データ出力選択入力端子１０９からの選択信号
を１６回（ｎ回）切り換え、チップの８ビット（ｍビッ
ト）のテスト用データ出力端子１０１からテスト用デー
タを読み出し、８ビット（ｍビット）期待値との比較を
１６（ｎ回）回行わなければならず、テスト時間がさら
にかかってしまうという課題があった。なお、テスト用
データ出力端子１０１を１２８ビットとすれば、１２８
ビットのテスト用データ出力端子１０１から１２８ビッ
トのテスト用データを読み出せるので、マルチプレクサ
２０３による１６回の切り換え作業も不要となり、１２
８ビットの期待値との比較を１回で行うことができるよ
うに考えられるが、半導体集積回路（ＩＣ）のパッケー
ジのピン数には制限があり、テスト用データ出力端子１
０１はあくまでテスト用の端子であってテスト用データ
出力端子１０１に多くのピン数を割くことができないと
いう事情があるため、テスト用データ出力端子１０１は
８ビットとされている。
上のように構成されているので、 （１）シフトレジスタ２０１へのテスト用データ書き込
み時、１６発（ｎ発）のクロックパルスを加えなければ
ならず、クロックパルス分だけテスト時間がかかってし
まうという課題があった。 （２）また、ＤＲＡＭ２０２に書き込まれたテスト用デ
ータの正常・異常判定をワイドデータバス分行うには、
テスト用データ出力選択入力端子１０９からの選択信号
を１６回（ｎ回）切り換え、チップの８ビット（ｍビッ
ト）のテスト用データ出力端子１０１からテスト用デー
タを読み出し、８ビット（ｍビット）期待値との比較を
１６（ｎ回）回行わなければならず、テスト時間がさら
にかかってしまうという課題があった。なお、テスト用
データ出力端子１０１を１２８ビットとすれば、１２８
ビットのテスト用データ出力端子１０１から１２８ビッ
トのテスト用データを読み出せるので、マルチプレクサ
２０３による１６回の切り換え作業も不要となり、１２
８ビットの期待値との比較を１回で行うことができるよ
うに考えられるが、半導体集積回路（ＩＣ）のパッケー
ジのピン数には制限があり、テスト用データ出力端子１
０１はあくまでテスト用の端子であってテスト用データ
出力端子１０１に多くのピン数を割くことができないと
いう事情があるため、テスト用データ出力端子１０１は
８ビットとされている。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、記憶装置への書き込み及び記憶装
置からの読み出し時間（機能判定時間）を短くし、テス
ト時間を短縮することができると共に、記憶装置の単体
テストを確実にできるテスト回路を得ることを目的とす
る。
めになされたもので、記憶装置への書き込み及び記憶装
置からの読み出し時間（機能判定時間）を短くし、テス
ト時間を短縮することができると共に、記憶装置の単体
テストを確実にできるテスト回路を得ることを目的とす
る。
【００１６】
【課題を解決するための手段】この発明に係るテスト回
路は、入出力端子からｍビットデータを１発のクロック
で取り込むと直ちにｍビットデータを出力し、このｍビ
ットデータをｎ本に分岐し、ｎ個の同一のｍビットデー
タを記憶装置に書き込むデータ書き込み手段と、記憶装
置に書き込まれたｎ個のｍビットデータを読み出して、
ｎ個のｍビットデータのうちの１個を入出力端子から出
力し、この１個のｍビットデータと予め用意されたｍビ
ット期待値とを比較すると共に、ｎ個のｍビットデータ
のそれぞれの一致・不一致を判定する機能判定手段と、
データ書き込み手段、記憶装置及び機能判定手段のそれ
ぞれと接続され、データ書き込み手段と記憶装置間及び
機能判定手段と記憶装置間で、ｎ個のｍビットデータを
転送可能なワイドデータバスとを備えたものである。
路は、入出力端子からｍビットデータを１発のクロック
で取り込むと直ちにｍビットデータを出力し、このｍビ
ットデータをｎ本に分岐し、ｎ個の同一のｍビットデー
タを記憶装置に書き込むデータ書き込み手段と、記憶装
置に書き込まれたｎ個のｍビットデータを読み出して、
ｎ個のｍビットデータのうちの１個を入出力端子から出
力し、この１個のｍビットデータと予め用意されたｍビ
ット期待値とを比較すると共に、ｎ個のｍビットデータ
のそれぞれの一致・不一致を判定する機能判定手段と、
データ書き込み手段、記憶装置及び機能判定手段のそれ
ぞれと接続され、データ書き込み手段と記憶装置間及び
機能判定手段と記憶装置間で、ｎ個のｍビットデータを
転送可能なワイドデータバスとを備えたものである。
【００１７】この発明に係るテスト回路は、データ書き
込み手段は、１発のクロックで入出力端子からのｍビッ
トデータを取り込んで直ちに出力するＤフリップフロッ
プと、このＤフリップフロップから出力されたｍビット
データをｎ本に分岐してｎ個の同一のｍビットデータに
するデータ線とから構成され、機能判定手段は、記憶装
置から読み出されたｎ個のｍビットデータのうちの１個
を選択信号に基づいて入出力端子に出力する選択データ
出力部と、記憶装置から読み出されたｎ個のｍビットデ
ータのそれぞれの一致・不一致を判定し、この判定結果
をモニタする一致・不一致判定部とから構成され、ワイ
ドデータバスは、ｎ本に分岐されたデータ線、記憶装
置、選択データ出力部及び一致・不一致判定部を接続さ
れ、ｎ個のｍビットデータを転送可能に構成したもので
ある。
込み手段は、１発のクロックで入出力端子からのｍビッ
トデータを取り込んで直ちに出力するＤフリップフロッ
プと、このＤフリップフロップから出力されたｍビット
データをｎ本に分岐してｎ個の同一のｍビットデータに
するデータ線とから構成され、機能判定手段は、記憶装
置から読み出されたｎ個のｍビットデータのうちの１個
を選択信号に基づいて入出力端子に出力する選択データ
出力部と、記憶装置から読み出されたｎ個のｍビットデ
ータのそれぞれの一致・不一致を判定し、この判定結果
をモニタする一致・不一致判定部とから構成され、ワイ
ドデータバスは、ｎ本に分岐されたデータ線、記憶装
置、選択データ出力部及び一致・不一致判定部を接続さ
れ、ｎ個のｍビットデータを転送可能に構成したもので
ある。
【００１８】この発明に係るテスト回路は、一致・不一
致判定部の故障を検出するためのテストパターンを生成
し、この生成したテストパターンをワイドデータバスを
介して一致・不一致判定部に送るテストパターン生成手
段を備えたものである。
致判定部の故障を検出するためのテストパターンを生成
し、この生成したテストパターンをワイドデータバスを
介して一致・不一致判定部に送るテストパターン生成手
段を備えたものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるテ
スト回路を示す回路構成図であり、図において、２０５
はテスト用データ入力端子（入出力端子）１０２からの
ｍビットのテスト用データ（ｍビットデータ）を、テス
ト用データ書き込みクロック入力端子１０３からのクロ
ックパルス１発で書き込みを行い、直ちにこのｍビット
のテスト用データを出力するＤフリップフロップ（デー
タ書き込み手段）である。なお、図１のＤフリップフロ
ップ２０５は、８ビットのテスト用データを書き込む場
合を示している。また、Ｄフリップフロップ２０５に
は、図３に示した従来のテスト回路におけるシフトレジ
スタ２０１と同様、テスト用出力制御入力端子１０８か
らの制御信号に基づいて出力制御を行う出力制御機能が
付いている。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるテ
スト回路を示す回路構成図であり、図において、２０５
はテスト用データ入力端子（入出力端子）１０２からの
ｍビットのテスト用データ（ｍビットデータ）を、テス
ト用データ書き込みクロック入力端子１０３からのクロ
ックパルス１発で書き込みを行い、直ちにこのｍビット
のテスト用データを出力するＤフリップフロップ（デー
タ書き込み手段）である。なお、図１のＤフリップフロ
ップ２０５は、８ビットのテスト用データを書き込む場
合を示している。また、Ｄフリップフロップ２０５に
は、図３に示した従来のテスト回路におけるシフトレジ
スタ２０１と同様、テスト用出力制御入力端子１０８か
らの制御信号に基づいて出力制御を行う出力制御機能が
付いている。
【００２０】２０２はテスト対象である記憶装置として
の１６ＭビットのＤＲＡＭであり、このＤＲＡＭ２０２
は、テスト用アドレス入力端子１０４、テスト用行アド
レスストローブ入力端子１０５及びテスト用列アドレス
ストローブ入力端子１０６からの制御信号に従ってアド
レス（行アドレス及び列アドレス）が入力され、テスト
用書き込み制御入力端子１０７からの制御信号により、
入力されたアドレスにＤフリップフロップ２０５のテス
ト用データの書き込みが行われる。また、このＤＲＡＭ
２０２にも、Ｄフリップフロップ２０５と同様、テスト
用出力制御入力端子１０８からの制御信号（Ｄフリップ
フロップ２０５に入力される制御信号とは反転された制
御信号）に基づいて出力制御を行う出力制御機能が付い
ている。
の１６ＭビットのＤＲＡＭであり、このＤＲＡＭ２０２
は、テスト用アドレス入力端子１０４、テスト用行アド
レスストローブ入力端子１０５及びテスト用列アドレス
ストローブ入力端子１０６からの制御信号に従ってアド
レス（行アドレス及び列アドレス）が入力され、テスト
用書き込み制御入力端子１０７からの制御信号により、
入力されたアドレスにＤフリップフロップ２０５のテス
ト用データの書き込みが行われる。また、このＤＲＡＭ
２０２にも、Ｄフリップフロップ２０５と同様、テスト
用出力制御入力端子１０８からの制御信号（Ｄフリップ
フロップ２０５に入力される制御信号とは反転された制
御信号）に基づいて出力制御を行う出力制御機能が付い
ている。
【００２１】２０３はテスト用データ出力選択入力端子
１０９からの選択制御信号（選択信号）により選択され
た特定の入力データ（ｎ個のｍビットデータ）をテスト
用データ出力端子１０１に出力するマルチプレクサ（選
択データ出力部、機能判定手段）である。２０６はｎ個
のｍビットデータそれぞれの一致・不一致を判定する一
致・不一致判定回路（一致・不一致判定部、機能判定手
段）であり、この一致・不一致判定回路２０６の判定結
果は、テスト用一致・不一致判定結果出力端子１１０に
出力される。なお、図１の一致・不一致判定回路２０６
は、１６個の８ビットデータの一致・不一致を判定する
ものである。
１０９からの選択制御信号（選択信号）により選択され
た特定の入力データ（ｎ個のｍビットデータ）をテスト
用データ出力端子１０１に出力するマルチプレクサ（選
択データ出力部、機能判定手段）である。２０６はｎ個
のｍビットデータそれぞれの一致・不一致を判定する一
致・不一致判定回路（一致・不一致判定部、機能判定手
段）であり、この一致・不一致判定回路２０６の判定結
果は、テスト用一致・不一致判定結果出力端子１１０に
出力される。なお、図１の一致・不一致判定回路２０６
は、１６個の８ビットデータの一致・不一致を判定する
ものである。
【００２２】２０４はｍ×ｎビット幅（ここで、ｍはチ
ップのテスト用データバスビット幅、ｎは内部ワイドデ
ータバスビット幅／ｍ）のワイドデータバスである。こ
のワイドデータバス２０４のビット幅は、８×１６（１
２８）である。２０７はＤフリップフロップ２０５とワ
イドデータバス２０４をつなぐｍビットのデータ線（デ
ータ書き込み手段）であり、このデータ線２０７は、ｍ
ビットの同一データをそのままｎ本に分岐してｎ個のｍ
ビットデータをｍ×ｎビットのワイドデータバス２０４
に送るものである。なお、データ線２０７は、８ビット
のデータを１６本に分岐している。２０８はワイドデー
タバス２０４と一致・不一致判定回路２０６をつなぐｍ
ビットのデータ線（一致・不一致判定部、機能判定手
段）であり、このデータ線２０８は、ワイドデータバス
２０４からのｍ×ｎビットのデータをｎ個の同一ｍビッ
トデータに分配して一致・不一致判定回路２０６に送る
ものである。データ線２０８は、１２８ビットのデータ
を１６個の同一８ビットデータに分配している。また、
各配線につけられている数字（４，８，１２，１２８）
は、転送されるデータのビット数を示している。
ップのテスト用データバスビット幅、ｎは内部ワイドデ
ータバスビット幅／ｍ）のワイドデータバスである。こ
のワイドデータバス２０４のビット幅は、８×１６（１
２８）である。２０７はＤフリップフロップ２０５とワ
イドデータバス２０４をつなぐｍビットのデータ線（デ
ータ書き込み手段）であり、このデータ線２０７は、ｍ
ビットの同一データをそのままｎ本に分岐してｎ個のｍ
ビットデータをｍ×ｎビットのワイドデータバス２０４
に送るものである。なお、データ線２０７は、８ビット
のデータを１６本に分岐している。２０８はワイドデー
タバス２０４と一致・不一致判定回路２０６をつなぐｍ
ビットのデータ線（一致・不一致判定部、機能判定手
段）であり、このデータ線２０８は、ワイドデータバス
２０４からのｍ×ｎビットのデータをｎ個の同一ｍビッ
トデータに分配して一致・不一致判定回路２０６に送る
ものである。データ線２０８は、１２８ビットのデータ
を１６個の同一８ビットデータに分配している。また、
各配線につけられている数字（４，８，１２，１２８）
は、転送されるデータのビット数を示している。
【００２３】上述したチップのテスト用データ入力端子
１０２とテスト用データ出力端子１０１は、ｍビットデ
ータの双方向端子として入出力共通の場合でもよい。ま
た、記憶装置としてＤＲＡＭ２０２を示したが、ＳＲＡ
Ｍなどの記憶装置であってもよい。
１０２とテスト用データ出力端子１０１は、ｍビットデ
ータの双方向端子として入出力共通の場合でもよい。ま
た、記憶装置としてＤＲＡＭ２０２を示したが、ＳＲＡ
Ｍなどの記憶装置であってもよい。
【００２４】次に動作について説明する。 （１）まず、ＤＲＡＭ２０２へのテスト用データ書き込
み時の動作を説明する。テスト用データ入力端子１０２
からの８ビットのテスト用データは、テスト用データ書
き込みクロック入力端子１０３からのクロックパルスの
立ち上がりに応じて、クロックパルス１発で８ビットの
データがＤフリップフロップ２０５に書き込まれ、この
書き込まれた８ビットのテスト用データは、直ちにＤフ
リップフロップ２０５のＱ（７：０）から出力される。
み時の動作を説明する。テスト用データ入力端子１０２
からの８ビットのテスト用データは、テスト用データ書
き込みクロック入力端子１０３からのクロックパルスの
立ち上がりに応じて、クロックパルス１発で８ビットの
データがＤフリップフロップ２０５に書き込まれ、この
書き込まれた８ビットのテスト用データは、直ちにＤフ
リップフロップ２０５のＱ（７：０）から出力される。
【００２５】Ｄフリップフロップ２０５及びＤＲＡＭ２
０２はともに出力制御機能を備えている。テスト用出力
制御入力端子１０８からの制御信号がＨレベル（１）の
場合、Ｄフリップフロップ２０５のＱ（７：０）は出力
が禁止された状態となり、一方、ＤＲＡＭ２０２は制御
信号Ｈレベル（１）が反転されてＬレベル（０）が入力
されているので、ＤＱ（１２７：０）からデータを出力
してもよい状態になっている。逆に、テスト用出力制御
入力端子１０８からの制御信号がＬレベル（０）の場
合、Ｄフリップフロップ２０５は８ビットのテスト用デ
ータをＱ（７：０）から出力してもよい状態になり、一
方、ＤＲＡＭ２０２は制御信号Ｌレベル（０）が反転さ
れてＨレベル（１）が入力されているので、ＤＲＡＭ２
０２のＤＱ（１２７：０）は出力が禁止された状態とな
る。このように、出力制御機能が設けられているので、
Ｄフリップフロップ２０５及びＤＲＡＭ２０２から出力
されるデータがワイドデータバス２０４上で衝突するこ
とはない。なお、テスト用データの書き込み動作時に
は、テスト用出力制御入力端子１０８の制御信号はＬレ
ベル（０）となっている。
０２はともに出力制御機能を備えている。テスト用出力
制御入力端子１０８からの制御信号がＨレベル（１）の
場合、Ｄフリップフロップ２０５のＱ（７：０）は出力
が禁止された状態となり、一方、ＤＲＡＭ２０２は制御
信号Ｈレベル（１）が反転されてＬレベル（０）が入力
されているので、ＤＱ（１２７：０）からデータを出力
してもよい状態になっている。逆に、テスト用出力制御
入力端子１０８からの制御信号がＬレベル（０）の場
合、Ｄフリップフロップ２０５は８ビットのテスト用デ
ータをＱ（７：０）から出力してもよい状態になり、一
方、ＤＲＡＭ２０２は制御信号Ｌレベル（０）が反転さ
れてＨレベル（１）が入力されているので、ＤＲＡＭ２
０２のＤＱ（１２７：０）は出力が禁止された状態とな
る。このように、出力制御機能が設けられているので、
Ｄフリップフロップ２０５及びＤＲＡＭ２０２から出力
されるデータがワイドデータバス２０４上で衝突するこ
とはない。なお、テスト用データの書き込み動作時に
は、テスト用出力制御入力端子１０８の制御信号はＬレ
ベル（０）となっている。
【００２６】Ｄフリップフロップ２０５のＱ（７：０）
から出力された８ビットのテスト用データは、データ線
２０７において同一の８ビットデータをそのまま１６本
に分岐される。そして、同一の８ビットデータ１６個
（即ち、１２８ビットのデータ）が１回の書き込み動作
で１２８ビット幅のワイドデータバス２０４を介してＤ
ＲＡＭ２０２に書き込まれる。
から出力された８ビットのテスト用データは、データ線
２０７において同一の８ビットデータをそのまま１６本
に分岐される。そして、同一の８ビットデータ１６個
（即ち、１２８ビットのデータ）が１回の書き込み動作
で１２８ビット幅のワイドデータバス２０４を介してＤ
ＲＡＭ２０２に書き込まれる。
【００２７】ＤＲＡＭ２０２は、書き込み動作時には、
テスト用書き込み制御入力端子１０７からＨレベル
（１）の制御信号の反転されたＬレベル（０）が入力さ
れ、読み出し動作時には、テスト用書き込み制御入力端
子１０７からＬレベル（０）の制御信号の反転されたＨ
レベル（１）が入力される。従って、１２８ビットのテ
スト用データがＤＲＡＭ２０２に書き込まれる時は、テ
スト用書き込み制御入力端子１０７からＨレベル（１）
の制御信号が送られている。
テスト用書き込み制御入力端子１０７からＨレベル
（１）の制御信号の反転されたＬレベル（０）が入力さ
れ、読み出し動作時には、テスト用書き込み制御入力端
子１０７からＬレベル（０）の制御信号の反転されたＨ
レベル（１）が入力される。従って、１２８ビットのテ
スト用データがＤＲＡＭ２０２に書き込まれる時は、テ
スト用書き込み制御入力端子１０７からＨレベル（１）
の制御信号が送られている。
【００２８】なお、テスト用データをＤＲＡＭ２０２に
書き込む前に、ＤＲＡＭ２０２には、アドレスを書き込
んでおく必要があるが、このアドレスの書き込みは、テ
スト用アドレス入力端子１０４から１２ビットのアドレ
スデータとして入力され、テスト用行アドレスストロー
ブ入力端子１０５及びテスト用列アドレスストローブ入
力端子１０６からの制御信号に基づいて、行アドレス及
び列アドレスが書き込まれる。また、行アドレスは、テ
スト用アドレス入力端子１０４からのアドレスデータ１
２ビット分の〔１，０〕の組み合わせ、即ち、２12行
（４０９６行）あり、列アドレスは、アドレスデータ１
２ビットのうちの５ビット分の〔１，０〕の組み合わ
せ、即ち、２5 列（３２列）ある。
書き込む前に、ＤＲＡＭ２０２には、アドレスを書き込
んでおく必要があるが、このアドレスの書き込みは、テ
スト用アドレス入力端子１０４から１２ビットのアドレ
スデータとして入力され、テスト用行アドレスストロー
ブ入力端子１０５及びテスト用列アドレスストローブ入
力端子１０６からの制御信号に基づいて、行アドレス及
び列アドレスが書き込まれる。また、行アドレスは、テ
スト用アドレス入力端子１０４からのアドレスデータ１
２ビット分の〔１，０〕の組み合わせ、即ち、２12行
（４０９６行）あり、列アドレスは、アドレスデータ１
２ビットのうちの５ビット分の〔１，０〕の組み合わ
せ、即ち、２5 列（３２列）ある。
【００２９】（２）次に、ＤＲＡＭ２０２に書き込まれ
たテスト用データ読み出し時（ＤＲＡＭ２０２の機能判
定時）の動作について説明する。テスト用出力制御入力
端子１０８の制御信号をＨレベル（１）に切り換えて
（反転された信号Ｌレベル（０）をＤＲＡＭ２０２に入
力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）を出力
してもよい状態とすると共に、テスト用書き込み制御入
力端子１０７の制御信号をＬレベル（０）に切り換えて
（反転された信号Ｈレベル（１）をＤＲＡＭ２０２に入
力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）をデー
タ読み出し状態にし、ＤＲＡＭ２０２に書き込まれた１
２８ビットのテスト用データ（１６個の同一８ビットデ
ータ）を１回の読み出し動作で読み出し、ワイドデータ
バス２０４を介してマルチプレクサ２０３及び一致・不
一致判定回路２０６に転送する。
たテスト用データ読み出し時（ＤＲＡＭ２０２の機能判
定時）の動作について説明する。テスト用出力制御入力
端子１０８の制御信号をＨレベル（１）に切り換えて
（反転された信号Ｌレベル（０）をＤＲＡＭ２０２に入
力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）を出力
してもよい状態とすると共に、テスト用書き込み制御入
力端子１０７の制御信号をＬレベル（０）に切り換えて
（反転された信号Ｈレベル（１）をＤＲＡＭ２０２に入
力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）をデー
タ読み出し状態にし、ＤＲＡＭ２０２に書き込まれた１
２８ビットのテスト用データ（１６個の同一８ビットデ
ータ）を１回の読み出し動作で読み出し、ワイドデータ
バス２０４を介してマルチプレクサ２０３及び一致・不
一致判定回路２０６に転送する。
【００３０】ＤＲＡＭ２０２から転送された１２８ビッ
トのテスト用データ（１６個の同一８ビットデータ）
は、マルチプレクサ２０３に書き込まれる。テスト用デ
ータ出力選択入力端子１０９からの選択制御信号をある
値に固定し、マルチプレクサ２０３から１６個の同一８
ビットデータの中から１個の８ビットデータを、チップ
のテスト用データ出力端子１０１から読み出す。そし
て、この読み出した８ビットのテスト用データと予め用
意された８ビット期待値との比較を１回行う。
トのテスト用データ（１６個の同一８ビットデータ）
は、マルチプレクサ２０３に書き込まれる。テスト用デ
ータ出力選択入力端子１０９からの選択制御信号をある
値に固定し、マルチプレクサ２０３から１６個の同一８
ビットデータの中から１個の８ビットデータを、チップ
のテスト用データ出力端子１０１から読み出す。そし
て、この読み出した８ビットのテスト用データと予め用
意された８ビット期待値との比較を１回行う。
【００３１】また、ＤＲＡＭ２０２から転送された１２
８ビットのテスト用データ（１６個の同一８ビットデー
タ）は、データ線２０８により、８ビットの同一データ
１６個に分配されて、一致・不一致判定回路２０６に送
られる。そして、一致・不一致判定回路２０６は、８ビ
ットの同一データ１６個それぞれの一致・不一致を判定
し、この判定結果をテスト用一致・不一致判定結果出力
端子１１０でモニタする。通常、ＤＲＡＭ２０２が正常
であれば、８ビットのデータ１６個が一致し、ＤＲＡＭ
２０２に異常な箇所があれば、８ビットのデータ１６個
が不一致となる。例えば、出力結果が１であれば一致で
あり、出力結果が０であれば不一致であると判断され
る。
８ビットのテスト用データ（１６個の同一８ビットデー
タ）は、データ線２０８により、８ビットの同一データ
１６個に分配されて、一致・不一致判定回路２０６に送
られる。そして、一致・不一致判定回路２０６は、８ビ
ットの同一データ１６個それぞれの一致・不一致を判定
し、この判定結果をテスト用一致・不一致判定結果出力
端子１１０でモニタする。通常、ＤＲＡＭ２０２が正常
であれば、８ビットのデータ１６個が一致し、ＤＲＡＭ
２０２に異常な箇所があれば、８ビットのデータ１６個
が不一致となる。例えば、出力結果が１であれば一致で
あり、出力結果が０であれば不一致であると判断され
る。
【００３２】このように、テスト用データ出力端子１０
１から出力された８ビットのテスト用データと予め用意
された８ビット期待値とが一致し、かつ、テスト用一致
・不一致判定結果出力端子１１０の判定結果が一致すれ
ば、ＤＲＡＭ２０２は正常であると判断され、テスト用
データ出力端子１０１の出力結果またはテスト用一致・
不一致判定結果出力端子１１０の判定結果のいずれか一
方でも一致しなければ、ＤＲＡＭ２０２の異常と判断さ
れる。
１から出力された８ビットのテスト用データと予め用意
された８ビット期待値とが一致し、かつ、テスト用一致
・不一致判定結果出力端子１１０の判定結果が一致すれ
ば、ＤＲＡＭ２０２は正常であると判断され、テスト用
データ出力端子１０１の出力結果またはテスト用一致・
不一致判定結果出力端子１１０の判定結果のいずれか一
方でも一致しなければ、ＤＲＡＭ２０２の異常と判断さ
れる。
【００３３】以上のように、この実施の形態１によれ
ば、Ｄフリップフロップ２０５を用いて１発のクロック
パルスでｍビットのテスト用データを書き込み、ｍビッ
トのテスト用データを出力し、データ線２０７でｍビッ
トのテスト用データを同一ｍビットデータｎ個に分岐し
て、ＤＲＡＭ２０２に１回の書き込み動作でｍ×ｎビッ
トのテスト用データを書き込むように構成したので、シ
フトレジスタ２０１を用いた従来のテスト回路よりも書
き込みクロック数を（ｎ−１）回減らすことができる。
ば、Ｄフリップフロップ２０５を用いて１発のクロック
パルスでｍビットのテスト用データを書き込み、ｍビッ
トのテスト用データを出力し、データ線２０７でｍビッ
トのテスト用データを同一ｍビットデータｎ個に分岐し
て、ＤＲＡＭ２０２に１回の書き込み動作でｍ×ｎビッ
トのテスト用データを書き込むように構成したので、シ
フトレジスタ２０１を用いた従来のテスト回路よりも書
き込みクロック数を（ｎ−１）回減らすことができる。
【００３４】また、テスト用データ出力選択入力端子１
０９からの選択制御信号を固定し、マルチプレクサ２０
３からテスト用データ出力端子１０１に出力されるｍビ
ットのテスト用データとｍビットの期待値との比較を１
回行うと共に、一致・不一致判定回路２０６にてｎ個の
同一ｍビットデータの一致・不一致をモニタして、ＤＲ
ＡＭ２０２の全ｍ×ｎビット出力の正常・異常の判定を
行うように構成したので、従来のテスト回路では、テス
ト用データ出力選択入力端子１０９からの選択制御信号
をｎ回切り換えて、チップのｍビットのテスト用データ
をテスト用データ出力端子１０１から読み出し、ｍビッ
トの期待値との比較をｎ回行う必要があったが、この実
施の形態１では、ｍビットのテスト用データとｍビット
の期待値との比較が１回で済み、テスト時間を短縮する
ことができる。
０９からの選択制御信号を固定し、マルチプレクサ２０
３からテスト用データ出力端子１０１に出力されるｍビ
ットのテスト用データとｍビットの期待値との比較を１
回行うと共に、一致・不一致判定回路２０６にてｎ個の
同一ｍビットデータの一致・不一致をモニタして、ＤＲ
ＡＭ２０２の全ｍ×ｎビット出力の正常・異常の判定を
行うように構成したので、従来のテスト回路では、テス
ト用データ出力選択入力端子１０９からの選択制御信号
をｎ回切り換えて、チップのｍビットのテスト用データ
をテスト用データ出力端子１０１から読み出し、ｍビッ
トの期待値との比較をｎ回行う必要があったが、この実
施の形態１では、ｍビットのテスト用データとｍビット
の期待値との比較が１回で済み、テスト時間を短縮する
ことができる。
【００３５】実施の形態２．上記実施の形態１では、マ
ルチプレクサ２０３からテスト用データ出力端子１０１
に出力されるｍビットデータと予め用意されたｍビット
期待値とを比較すると共に、一致・不一致判定回路２０
６により、ｍビットデータｎ個の一致・不一致を判定
し、ＤＲＡＭ２０２の正常・異常をテストするものであ
るが、上記実施の形態１によるテスト回路では、一致・
不一致判定回路２０６中に故障（例えば、あるノードの
縮退故障）などがある場合には、ＤＲＡＭ２０２が異常
であるにもかかわらず、ＤＲＡＭ２０２が正常であると
判断してしまうおそれがある。例えば、実際はｍビット
のデータが全て１（オール１）である場合に、ＤＲＡＭ
２０２の異常によりある１ビットのデータが０と記憶さ
れているにもかかわらず、一致・不一致判定回路２０６
中のノードの縮退故障により、その対応するビット（デ
ータが０であるビット）が常に１である場合、一致・不
一致判定回路２０６はｍビットデータｎ個が一致と判断
し、ＤＲＡＭ２０２が異常であるのに、正常と判断して
しまう。そこで、この実施の形態２では、一致・不一致
判定回路２０６中の故障を検出し、一致・不一致判定回
路２０６の故障による誤判定を防ぐように構成したもの
である。
ルチプレクサ２０３からテスト用データ出力端子１０１
に出力されるｍビットデータと予め用意されたｍビット
期待値とを比較すると共に、一致・不一致判定回路２０
６により、ｍビットデータｎ個の一致・不一致を判定
し、ＤＲＡＭ２０２の正常・異常をテストするものであ
るが、上記実施の形態１によるテスト回路では、一致・
不一致判定回路２０６中に故障（例えば、あるノードの
縮退故障）などがある場合には、ＤＲＡＭ２０２が異常
であるにもかかわらず、ＤＲＡＭ２０２が正常であると
判断してしまうおそれがある。例えば、実際はｍビット
のデータが全て１（オール１）である場合に、ＤＲＡＭ
２０２の異常によりある１ビットのデータが０と記憶さ
れているにもかかわらず、一致・不一致判定回路２０６
中のノードの縮退故障により、その対応するビット（デ
ータが０であるビット）が常に１である場合、一致・不
一致判定回路２０６はｍビットデータｎ個が一致と判断
し、ＤＲＡＭ２０２が異常であるのに、正常と判断して
しまう。そこで、この実施の形態２では、一致・不一致
判定回路２０６中の故障を検出し、一致・不一致判定回
路２０６の故障による誤判定を防ぐように構成したもの
である。
【００３６】図２はそのようなこの発明の実施の形態２
によるテスト回路を示す回路構成図であり、図におい
て、２０９は一致・不一致判定回路２０６中の故障を検
出するためのテストパターンを生成し、この生成したテ
ストパターンを一致・不一致判定回路２０６に送るテス
トパターン生成回路（テストパターン生成手段）であ
る。このテストパターン生成回路２０９は、テスト用一
致・不一致判定回路テスト入力端子１１２からの制御信
号に基づいて出力制御を行う出力制御機能が付いてい
る。２１０はテスト用出力制御入力端子１０８からの制
御信号とテスト用一致・不一致判定回路テスト入力端子
１１２からの制御信号の反転信号との論理積をとって、
Ｄフリップフロップ２０５に出力するＡＮＤ回路であ
る。２１１はテスト用出力制御入力端子１０８からの制
御信号とテスト用一致・不一致判定回路テスト入力端子
１１２からの制御信号との論理和をとって、ＤＲＡＭ２
０２に出力するＯＲ回路である。なお、図２において、
図１と同一または相当する構成部分には、同一符号を付
し重複する説明を省略する。
によるテスト回路を示す回路構成図であり、図におい
て、２０９は一致・不一致判定回路２０６中の故障を検
出するためのテストパターンを生成し、この生成したテ
ストパターンを一致・不一致判定回路２０６に送るテス
トパターン生成回路（テストパターン生成手段）であ
る。このテストパターン生成回路２０９は、テスト用一
致・不一致判定回路テスト入力端子１１２からの制御信
号に基づいて出力制御を行う出力制御機能が付いてい
る。２１０はテスト用出力制御入力端子１０８からの制
御信号とテスト用一致・不一致判定回路テスト入力端子
１１２からの制御信号の反転信号との論理積をとって、
Ｄフリップフロップ２０５に出力するＡＮＤ回路であ
る。２１１はテスト用出力制御入力端子１０８からの制
御信号とテスト用一致・不一致判定回路テスト入力端子
１１２からの制御信号との論理和をとって、ＤＲＡＭ２
０２に出力するＯＲ回路である。なお、図２において、
図１と同一または相当する構成部分には、同一符号を付
し重複する説明を省略する。
【００３７】次に動作について説明する。ＤＲＡＭ２０
２の正常・異常をテストする場合、テスト用一致・不一
致判定回路テスト入力端子１１２からの制御信号はＬレ
ベル（０）となっている。従って、ＡＮＤ回路２１０に
は、テスト用一致・不一致判定回路テスト入力端子１１
２からの制御信号Ｌレベル（０）の反転されたＨレベル
（１）が入力されるので、ＡＮＤ回路２１０の出力は、
テスト用出力制御入力端子１０８からの制御信号に応じ
て変わる（即ち、制御信号がＨレベルならＨレベルを出
力し、ＬレベルならＬレベルを出力する）。また、ＯＲ
回路２１１には、テスト用一致・不一致判定回路テスト
入力端子１１２からの制御信号Ｌレベル（０）がそのま
ま入力されるので、ＯＲ回路２１１の出力も、テスト用
出力制御入力端子１０８からの制御信号に応じて変わる
（即ち、制御信号がＨレベルならＨレベルを出力し、Ｌ
レベルならＬレベルを出力する）。この時、テストパタ
ーン生成回路２０９には、テスト用一致・不一致判定回
路テスト入力端子１１２からの制御信号Ｌレベル（０）
がそのまま入力され、テストパターン生成回路２０９
は、Ｑ（１２７：０）から出力しないように制御されて
いる。このような状態において、上記実施の形態１の場
合と同様の動作で、ＤＲＡＭ２０２の単体テストが行わ
れる。
２の正常・異常をテストする場合、テスト用一致・不一
致判定回路テスト入力端子１１２からの制御信号はＬレ
ベル（０）となっている。従って、ＡＮＤ回路２１０に
は、テスト用一致・不一致判定回路テスト入力端子１１
２からの制御信号Ｌレベル（０）の反転されたＨレベル
（１）が入力されるので、ＡＮＤ回路２１０の出力は、
テスト用出力制御入力端子１０８からの制御信号に応じ
て変わる（即ち、制御信号がＨレベルならＨレベルを出
力し、ＬレベルならＬレベルを出力する）。また、ＯＲ
回路２１１には、テスト用一致・不一致判定回路テスト
入力端子１１２からの制御信号Ｌレベル（０）がそのま
ま入力されるので、ＯＲ回路２１１の出力も、テスト用
出力制御入力端子１０８からの制御信号に応じて変わる
（即ち、制御信号がＨレベルならＨレベルを出力し、Ｌ
レベルならＬレベルを出力する）。この時、テストパタ
ーン生成回路２０９には、テスト用一致・不一致判定回
路テスト入力端子１１２からの制御信号Ｌレベル（０）
がそのまま入力され、テストパターン生成回路２０９
は、Ｑ（１２７：０）から出力しないように制御されて
いる。このような状態において、上記実施の形態１の場
合と同様の動作で、ＤＲＡＭ２０２の単体テストが行わ
れる。
【００３８】一致・不一致判定回路２０６の故障をテス
トする場合、テスト用一致・不一致判定回路テスト入力
端子１１２からの制御信号は、Ｈレベル（１）となって
いる。従って、ＡＮＤ回路２１０には、制御信号Ｈレベ
ル（１）の反転されたＬレベル（０）が入力されるの
で、ＡＮＤ回路２１０の出力は必ずＬレベル（０）にな
り、Ｄフリップフロップ２０５のＱ（７：０）からの出
力は禁止される。また、ＯＲ回路２１１には、制御信号
Ｈレベル（１）がそのまま入力されるので、ＯＲ回路２
１１の出力は必ずＨレベル（１）となり、反転されたＬ
レベル（０）がＤＲＡＭ２０２に入力され、ＤＲＡＭ２
０２のＤＱ（１２７：０）からの出力は禁止される。一
方、テストパターン生成回路２０９のＱ（１２７：０）
は、出力してもよい状態となり、ワイドデータバス２０
４を介して一致・不一致判定回路２０６にテストパター
ンデータが転送される。このように、Ｄフリップフロッ
プ２０５、ＤＲＡＭ２０２及びテストパターン生成回路
２０９の出力制御を行うことにより、ワイドデータバス
２０４上でデータの衝突が起こるのを防ぐことができ
る。
トする場合、テスト用一致・不一致判定回路テスト入力
端子１１２からの制御信号は、Ｈレベル（１）となって
いる。従って、ＡＮＤ回路２１０には、制御信号Ｈレベ
ル（１）の反転されたＬレベル（０）が入力されるの
で、ＡＮＤ回路２１０の出力は必ずＬレベル（０）にな
り、Ｄフリップフロップ２０５のＱ（７：０）からの出
力は禁止される。また、ＯＲ回路２１１には、制御信号
Ｈレベル（１）がそのまま入力されるので、ＯＲ回路２
１１の出力は必ずＨレベル（１）となり、反転されたＬ
レベル（０）がＤＲＡＭ２０２に入力され、ＤＲＡＭ２
０２のＤＱ（１２７：０）からの出力は禁止される。一
方、テストパターン生成回路２０９のＱ（１２７：０）
は、出力してもよい状態となり、ワイドデータバス２０
４を介して一致・不一致判定回路２０６にテストパター
ンデータが転送される。このように、Ｄフリップフロッ
プ２０５、ＤＲＡＭ２０２及びテストパターン生成回路
２０９の出力制御を行うことにより、ワイドデータバス
２０４上でデータの衝突が起こるのを防ぐことができ
る。
【００３９】一致・不一致判定回路２０６の故障をテス
トする場合について説明する。テストパターン生成回路
２０９で生成したテストパターンを、テストパターン生
成回路２０９のＱ（１２７：０）からワイドデータバス
２０４を介して、一致・不一致判定回路２０６に転送す
る。テストパターンとしては、例えば１ビットだけＨレ
ベルでその他の１２７ビットはＬレベルとし、Ｈレベル
を順次シフトしていくパターンと、逆に１ビットだけＬ
レベルでその他の１２７ビットはＨレベルとし、Ｌレベ
ルを順次シフトしていくパターンとする。このようなテ
ストパターンを一致・不一致判定回路２０６のＤ（１２
７：１２０）〜Ｄ（７：０）に入力すると、一致・不一
致判定回路２０６が正常であれば、テスト用一致・不一
致判定結果出力端子１１０から出力される判定結果は全
て不一致（例えば０）となり、一方、一致・不一致判定
回路２０６に縮退故障などの故障があれば、テスト用一
致・不一致判定結果出力端子１１０から出力される判定
結果は一致（例えば１）となる場合が生じる。このよう
にして、一致・不一致判定回路２０６のＨレベルまたは
Ｌレベルの縮退故障を検出する。
トする場合について説明する。テストパターン生成回路
２０９で生成したテストパターンを、テストパターン生
成回路２０９のＱ（１２７：０）からワイドデータバス
２０４を介して、一致・不一致判定回路２０６に転送す
る。テストパターンとしては、例えば１ビットだけＨレ
ベルでその他の１２７ビットはＬレベルとし、Ｈレベル
を順次シフトしていくパターンと、逆に１ビットだけＬ
レベルでその他の１２７ビットはＨレベルとし、Ｌレベ
ルを順次シフトしていくパターンとする。このようなテ
ストパターンを一致・不一致判定回路２０６のＤ（１２
７：１２０）〜Ｄ（７：０）に入力すると、一致・不一
致判定回路２０６が正常であれば、テスト用一致・不一
致判定結果出力端子１１０から出力される判定結果は全
て不一致（例えば０）となり、一方、一致・不一致判定
回路２０６に縮退故障などの故障があれば、テスト用一
致・不一致判定結果出力端子１１０から出力される判定
結果は一致（例えば１）となる場合が生じる。このよう
にして、一致・不一致判定回路２０６のＨレベルまたは
Ｌレベルの縮退故障を検出する。
【００４０】以上のように、この実施の形態２によれ
ば、テストパターン生成回路２０９が生成したテストパ
ターンを一致・不一致判定回路２０６に送り、一致・不
一致判定回路２０６の故障を検出するようにしたので、
一致・不一致判定回路２０６の故障によるＤＲＡＭ２０
２の機能の誤判定を防ぐことができる。
ば、テストパターン生成回路２０９が生成したテストパ
ターンを一致・不一致判定回路２０６に送り、一致・不
一致判定回路２０６の故障を検出するようにしたので、
一致・不一致判定回路２０６の故障によるＤＲＡＭ２０
２の機能の誤判定を防ぐことができる。
【００４１】
【発明の効果】以上のように、この発明によれば、入出
力端子からｍビットデータを１発のクロックで取り込む
と直ちにｍビットデータを出力し、このｍビットデータ
をｎ本に分岐し、ｎ個の同一のｍビットデータを記憶装
置に書き込むデータ書き込み手段と、記憶装置に書き込
まれたｎ個のｍビットデータを読み出して、ｎ個のｍビ
ットデータのうちの１個を入出力端子から出力し、この
１個のｍビットデータと予め用意されたｍビット期待値
とを比較すると共に、ｎ個のｍビットデータのそれぞれ
の一致・不一致を判定する機能判定手段と、データ書き
込み手段、記憶装置及び機能判定手段のそれぞれと接続
され、データ書き込み手段と記憶装置間及び機能判定手
段と記憶装置間で、ｎ個のｍビットデータを転送可能な
ワイドデータバスとを備えるように構成したので、記憶
装置にテスト用のｍビットデータを書き込む時間を短縮
することができると共に、記憶装置の機能判定を行う時
間も短縮することができ、その結果、記憶装置の単体テ
ストの全体時間を短縮することができる効果がある。
力端子からｍビットデータを１発のクロックで取り込む
と直ちにｍビットデータを出力し、このｍビットデータ
をｎ本に分岐し、ｎ個の同一のｍビットデータを記憶装
置に書き込むデータ書き込み手段と、記憶装置に書き込
まれたｎ個のｍビットデータを読み出して、ｎ個のｍビ
ットデータのうちの１個を入出力端子から出力し、この
１個のｍビットデータと予め用意されたｍビット期待値
とを比較すると共に、ｎ個のｍビットデータのそれぞれ
の一致・不一致を判定する機能判定手段と、データ書き
込み手段、記憶装置及び機能判定手段のそれぞれと接続
され、データ書き込み手段と記憶装置間及び機能判定手
段と記憶装置間で、ｎ個のｍビットデータを転送可能な
ワイドデータバスとを備えるように構成したので、記憶
装置にテスト用のｍビットデータを書き込む時間を短縮
することができると共に、記憶装置の機能判定を行う時
間も短縮することができ、その結果、記憶装置の単体テ
ストの全体時間を短縮することができる効果がある。
【００４２】この発明によれば、データ書き込み手段
は、１発のクロックで入出力端子からのｍビットデータ
を取り込んで直ちに出力するＤフリップフロップと、こ
のＤフリップフロップから出力されたｍビットデータを
ｎ本に分岐してｎ個の同一のｍビットデータにするデー
タ線とから構成され、機能判定手段は、記憶装置から読
み出されたｎ個のｍビットデータのうちの１個を選択信
号に基づいて入出力端子に出力する選択データ出力部
と、記憶装置から読み出されたｎ個のｍビットデータの
それぞれの一致・不一致を判定し、この判定結果をモニ
タする一致・不一致判定部とから構成され、ワイドデー
タバスは、ｎ本に分岐されたデータ線、記憶装置、選択
データ出力部及び一致・不一致判定部を接続され、ｎ個
のｍビットデータを転送可能に構成したので、記憶装置
へのデータ書き込みの際、シフトレジスタを用いた従来
のテスト回路よりも書き込みクロック数を（ｎ−１）回
減らすことができ、また、記憶装置に書き込まれたデー
タを読み出す際（記憶装置の機能判定の際）、従来のテ
スト回路で必要であった、選択信号をｎ回切り換えてｍ
ビットデータを入出力端子から読み出し、この読み出し
たｍビットデータとｍビット期待値との比較をｎ回行う
作業が不要となり、ｍビットデータとｍビット期待値と
の比較を１回で済ませることができ、その結果、テスト
時間を短縮することができる効果がある。
は、１発のクロックで入出力端子からのｍビットデータ
を取り込んで直ちに出力するＤフリップフロップと、こ
のＤフリップフロップから出力されたｍビットデータを
ｎ本に分岐してｎ個の同一のｍビットデータにするデー
タ線とから構成され、機能判定手段は、記憶装置から読
み出されたｎ個のｍビットデータのうちの１個を選択信
号に基づいて入出力端子に出力する選択データ出力部
と、記憶装置から読み出されたｎ個のｍビットデータの
それぞれの一致・不一致を判定し、この判定結果をモニ
タする一致・不一致判定部とから構成され、ワイドデー
タバスは、ｎ本に分岐されたデータ線、記憶装置、選択
データ出力部及び一致・不一致判定部を接続され、ｎ個
のｍビットデータを転送可能に構成したので、記憶装置
へのデータ書き込みの際、シフトレジスタを用いた従来
のテスト回路よりも書き込みクロック数を（ｎ−１）回
減らすことができ、また、記憶装置に書き込まれたデー
タを読み出す際（記憶装置の機能判定の際）、従来のテ
スト回路で必要であった、選択信号をｎ回切り換えてｍ
ビットデータを入出力端子から読み出し、この読み出し
たｍビットデータとｍビット期待値との比較をｎ回行う
作業が不要となり、ｍビットデータとｍビット期待値と
の比較を１回で済ませることができ、その結果、テスト
時間を短縮することができる効果がある。
【００４３】この発明によれば、一致・不一致判定部の
故障を検出するためのテストパターンを生成し、この生
成したテストパターンをワイドデータバスを介して一致
・不一致判定部に送るテストパターン生成手段を備える
ように構成したので、一致・不一致判定手段の故障によ
る記憶装置の機能の誤判定を防ぐことができる効果があ
る。
故障を検出するためのテストパターンを生成し、この生
成したテストパターンをワイドデータバスを介して一致
・不一致判定部に送るテストパターン生成手段を備える
ように構成したので、一致・不一致判定手段の故障によ
る記憶装置の機能の誤判定を防ぐことができる効果があ
る。
【図１】 この発明の実施の形態１によるテスト回路を
示す回路構成図である。
示す回路構成図である。
【図２】 この発明の実施の形態２によるテスト回路を
示す回路構成図である。
示す回路構成図である。
【図３】 従来のテスト回路を示す回路構成図である。
１０１ テスト用データ出力端子（入出力端子）、１０
２ テスト用データ入力端子（入出力端子）、２０２
ＤＲＡＭ（記憶装置）、２０３ マルチプレクサ（選択
データ出力部、機能判定手段）、２０４ ワイドデータ
バス、２０５Ｄフリップフロップ（データ書き込み手
段）、２０６ 一致・不一致判定回路（一致・不一致判
定部、機能判定手段）、２０７ データ線（データ書き
込み手段）、２０８ データ線（一致・不一致判定部、
機能判定手段）、２０９ テストパターン生成回路（テ
ストパターン生成手段）。
２ テスト用データ入力端子（入出力端子）、２０２
ＤＲＡＭ（記憶装置）、２０３ マルチプレクサ（選択
データ出力部、機能判定手段）、２０４ ワイドデータ
バス、２０５Ｄフリップフロップ（データ書き込み手
段）、２０６ 一致・不一致判定回路（一致・不一致判
定部、機能判定手段）、２０７ データ線（データ書き
込み手段）、２０８ データ線（一致・不一致判定部、
機能判定手段）、２０９ テストパターン生成回路（テ
ストパターン生成手段）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北口 亨 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 畠中 真 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 城島 清之 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 松尾 政明 長崎県諫早市貝津町1830番地25 イサハヤ 電子株式会社内 (72)発明者 斎藤 剛 長崎県諫早市貝津町1830番地25 イサハヤ 電子株式会社内
Claims (3)
- 【請求項１】 入出力端子からｍビットデータを１発の
クロックで取り込むと直ちに上記ｍビットデータを出力
し、このｍビットデータをｎ本に分岐し、ｎ個の同一の
上記ｍビットデータを記憶装置に書き込むデータ書き込
み手段と、上記記憶装置に書き込まれたｎ個の上記ｍビ
ットデータを読み出して、ｎ個の上記ｍビットデータの
うちの１個を上記入出力端子から出力し、この１個のｍ
ビットデータと予め用意されたｍビット期待値とを比較
すると共に、ｎ個の上記ｍビットデータのそれぞれの一
致・不一致を判定する機能判定手段と、上記データ書き
込み手段、上記記憶装置及び上記機能判定手段のそれぞ
れと接続され、上記データ書き込み手段と上記記憶装置
間及び上記機能判定手段と上記記憶装置間で、ｎ個の上
記ｍビットデータを転送可能なワイドデータバスとを備
えたテスト回路。 - 【請求項２】 データ書き込み手段は、１発のクロック
で入出力端子からのｍビットデータを取り込んで直ちに
出力するＤフリップフロップと、該Ｄフリップフロップ
から出力された上記ｍビットデータをｎ本に分岐してｎ
個の同一の上記ｍビットデータにするデータ線とから構
成され、機能判定手段は、記憶装置から読み出されたｎ
個の上記ｍビットデータのうちの１個を選択信号に基づ
いて上記入出力端子に出力する選択データ出力部と、上
記記憶装置から読み出されたｎ個の上記ｍビットデータ
のそれぞれの一致・不一致を判定し、この判定結果をモ
ニタする一致・不一致判定部とから構成され、ワイドデ
ータバスは、ｎ本に分岐された上記データ線、上記記憶
装置、上記選択データ出力部及び上記一致・不一致判定
部を接続され、ｎ個の上記ｍビットデータを転送可能に
構成されていることを特徴とする請求項１記載のテスト
回路。 - 【請求項３】 一致・不一致判定部の故障を検出するた
めのテストパターンを生成し、この生成したテストパタ
ーンをワイドデータバスを介して上記一致・不一致判定
部に送るテストパターン生成手段を備えたことを特徴と
する請求項２記載のテスト回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569197A JP3820006B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置 |
| US09/018,934 US6092227A (en) | 1997-09-19 | 1998-02-05 | Test circuit |
| TW087101874A TW368661B (en) | 1997-09-19 | 1998-02-11 | Testing circuit |
| DE19818045A DE19818045A1 (de) | 1997-09-19 | 1998-04-22 | Prüfschaltung |
| KR1019980017959A KR100301980B1 (ko) | 1997-09-19 | 1998-05-19 | 테스트회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569197A JP3820006B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196788A true JPH1196788A (ja) | 1999-04-09 |
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Family
ID=17282300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25569197A Expired - Fee Related JP3820006B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6092227A (ja) |
| JP (1) | JP3820006B2 (ja) |
| KR (1) | KR100301980B1 (ja) |
| DE (1) | DE19818045A1 (ja) |
| TW (1) | TW368661B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315042B1 (ko) * | 1999-12-23 | 2001-11-29 | 박종섭 | 버츄얼 채널 디램 |
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|---|---|---|---|---|
| TWI238256B (en) * | 2000-01-18 | 2005-08-21 | Advantest Corp | Testing method for semiconductor device and its equipment |
| JP2002093192A (ja) * | 2000-09-18 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置の試験方法 |
| DE10219782C1 (de) * | 2002-05-03 | 2003-11-13 | Infineon Technologies Ag | Verfahren und Hilfseinrichtung zum Testen einer RAM-Speicherschaltung |
| JP4510498B2 (ja) * | 2004-04-05 | 2010-07-21 | セイコーインスツル株式会社 | 半導体集積回路 |
| DE102006051591B3 (de) * | 2006-11-02 | 2008-04-30 | Infineon Technologies Ag | Verfahren zum Testen eines Speicherchips |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4736373A (en) * | 1981-08-03 | 1988-04-05 | Pacific Western Systems, Inc. | Memory tester having concurrent failure data readout and memory repair analysis |
| US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
| JPS60185300A (ja) * | 1984-03-02 | 1985-09-20 | Advantest Corp | パタ−ンデ−タ転送装置 |
| KR0127680B1 (ko) * | 1987-08-07 | 1998-04-03 | 미다 가쓰시게 | 반도체 기억장치 |
| US5062109A (en) * | 1988-09-02 | 1991-10-29 | Advantest Corporation | Memory tester |
| JP3240709B2 (ja) * | 1992-10-30 | 2001-12-25 | 株式会社アドバンテスト | メモリ試験装置 |
| US5909448A (en) * | 1995-09-22 | 1999-06-01 | Advantest Corporation | Memory testing apparatus using a failure cell array |
-
1997
- 1997-09-19 JP JP25569197A patent/JP3820006B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-05 US US09/018,934 patent/US6092227A/en not_active Expired - Lifetime
- 1998-02-11 TW TW087101874A patent/TW368661B/zh not_active IP Right Cessation
- 1998-04-22 DE DE19818045A patent/DE19818045A1/de not_active Ceased
- 1998-05-19 KR KR1019980017959A patent/KR100301980B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315042B1 (ko) * | 1999-12-23 | 2001-11-29 | 박종섭 | 버츄얼 채널 디램 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100301980B1 (ko) | 2001-09-06 |
| TW368661B (en) | 1999-09-01 |
| DE19818045A1 (de) | 1999-03-25 |
| US6092227A (en) | 2000-07-18 |
| KR19990029201A (ko) | 1999-04-26 |
| JP3820006B2 (ja) | 2006-09-13 |
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