KR100317323B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 셀 데이터의 센싱과 데이터 버퍼의 리드 동작을 동시에 수행하여 랜덤 액세스 타임을 개선할 수 있도록한 플래쉬 메모리 장치에 관한 것으로, 워드 라인 * 비트 라인(m*n)으로 구성되는 셀 어레이의 셀 데이터를 읽어내기 위하여 n개의 래치 블록으로 이루어진 데이터 버퍼;상기 데이터 버퍼의 리드 데이터를 외부로 출력하는 MUX부의 스위치들을 제어하기 위한 i-비트의 제 1 카운터;상기 데이터 버퍼의 스위치들을 제어하기 위한 2-비트의 제 2 카운터;데이터 버스 리드 신호(DBRD)와 상기 제 1 카운터의 출력 신호를 NAND 연산하고 이들 신호를 반전하여 각각 입출력 신호(IO 1, IO 2,...,IO n)를 출력하는 제 1 디코더/드라이버 블록;상기 제 2 카운터의 출력 신호와 센스 앰프 읽기 신호(S/A RD)를 NAND 연산하고 이들 신호를 반전하여 각각 쓰기 인에이블 신호(WE 1')(WE 2')를 출력하는 두개의 인버터로 구성되는 제 2 디코더/드라이버 블록;상기 쓰기 인에이블 신호(WE 1')(WE 2')와 데이터 버스 리드 신호(DBRD)를 연산하여 NAND 연산하고 이들 신호를 반전하여 읽기 인에이블 신호(RD 1')(RD 2')를 출력하는 인버터로 구성되는 제 3 디코더/드라이버를 포함하여 구성된다.

Description

플래쉬 메모리 장치{Flash Memory Device}
본 발명은 반도체 장치에 관한 것으로, 특히 셀 데이터의 센싱과 데이터버퍼의 리드 동작을 동시에 수행하여 랜덤 액세스 타임을 개선할 수 있도록한 플래쉬 메모리 장치에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 플래쉬 메모리 소자에 관하여 설명하면 다음과 같다.
도 1은 대용량 저장 데이터 버퍼를 사용하는 플래쉬 메모리 장치의 구성도이다.
대용량(mass storage) 데이터 버퍼를 통하여 프로그램 동작과 리드 동작을 수행하는 플래쉬 메모리 장치를 나타낸 것으로 데이터의 리드 동작에 관련된 부분을 나타낸 것이다.
먼저, 복수개의 플래쉬 셀들로 구성되는 셀 어레이 블록(1)과, 상기 셀 어레이 블록(1)의 비트 라인과 센스 앰프 연결되어 셀을 선택하는 Y 게이트 블록(2)과, 상기 Y 게이트 블록(2)에 연결되어 선택된 셀의 데이터를 센싱하는 센싱 앰프들로 구성되는 센싱 앰프 블록(3)과, m ×n의 용량을 갖고 셀에 프로그램할 데이터를 저장하고 셀 데이터를 리드하는 동작시에 읽어낸 데이터를 저장 출력하는 데이터 버퍼(4)와, 상기 데이터 버퍼(4)의 저장 데이터를 다중화하여 출력하는 MUX부(6)와, 상기 데이터 버퍼(4) 및 MUX부(6)에 연결되어 MUX부(6)의 스위칭 동작을 제어하는 데이터 버퍼 컨트롤 블록(5)과, 상기 데이터 버퍼 컨트롤 블록(5)의 제어에 의해 데이터 버퍼(4)에서 출력되는 데이터를 일시 저장하여 데이터 출력 패드(8)로 출력하는 출력 버퍼(7)를 포함하여 구성된다.
이와 같이 구성된 플래쉬 메모리 장치의 상세 구성은 다음과 같다.
도 2는 종래 기술의 데이터 버퍼의 상세 구성도이고, 도 3은 종래 기술의 데이터 버퍼의 컨트롤 블록의 상세 구성도이다.
데이터 버퍼는 도 2에서와 같이, 센스 앰프(3)를 통하여 셀 데이터를 저장하는 래치부(21)와, 셀 데이터가 데이터 버퍼에 저장될때 순차적으로 인에이블되는 제 1 스위칭 블록(22)과, 데이터 버퍼에 저장된 셀 데이터가 외부로 출력될때 순차적으로 인에이블되는 제 2 스위칭 블록(23)으로 구성된다.
상기 제 1,2 스위칭 블록(22)(23)의 스위치의 갯수는 셀 어레이의 비트 라인 갯수와 동일하게 구성되고, 래치부는 상기 센스 앰프 블록(3)의 갯수와 동일하게 구성된다.
그리고 데이터 버퍼 컨트롤 블록은 도 3에서와 같이, 상기 MUX부(6)의 스위치들을 제어하기 위한 제 1 카운터(31)와, 상기 MUX부(6)의 스위치를 제어하기 위한 카운터 신호를 디코딩하고 직접 스위치들을 제어하는 제 1 디코더/드라이버(32)와, 상기 데이터 버퍼(4)의 스위치들을 제어하기 위한 제 2 카운터(33)와, 상기 센스 앰프 블록(3)을 통하여 읽혀진 데이터를 저장하는 제 2 디코더/드라이버(34)와, 상기 데이터 버퍼(4)의 스위치들을 제어하기 위한 카운터 신호를 디코딩하고 직접 스위치들을 제어하는 제 3 디코더/드라이버(35)로 구성된다.
이와 같이 구성된 종래 기술의 플래쉬 메모리 장치의 데이터 리드 동작은 다음과 같다.
도 4는 종래 기술의 플래쉬 메모리 장치의 동작 타이밍도이다.
플래쉬 메모리 장치에 읽기 명령(READ)이 들어오고 어드레스(ADDRESS)가주어지면 어드레스가 지정하는 워드 라인을 구동하기 위한 W/L(워드 라인 구동 신호)이 인에이블된다.
이후 S/A RD(센스 앰프 읽기 신호)가 인에이블되면 센스 앰프 블록(3)은 첫번째 비트라인(B/L)의 신호 레벨을 센싱하고 제 1 스위칭 블록(22)의 스위치(InSw1)는 제 2 디코더/드라이버(34)의 라이트 인에이블 신호(WE1)가 인에이블되는 것에 의해 셀 데이터를 데이터 버퍼(4)의 해당 래치부(21)에 라이트하게 된다.
센스 앰프 블록(3)이 두번째 비트 라인을 센싱하게 되면 제 2 디코더/드라이버(34)의 라이트 인에이블 신호(WE1)가 디져블되고 라이트 인에이블 신호(WE2)가 인에이블되어 제 1 스위칭 블록(22)의 스위치(InSw2)가 인에이블되어 셀 데이터를 데이터 버퍼(4)의 해당 래치부(21)에 라이트하게 된다.
이와 같이 셀 데이터의 센싱 동작을 반복하여 한개의 센스 앰프가 처리하는 비트 라인의 센싱 동작이 모두 끝나면 일단 셀의 데이터를 센스 앰프에 전부 라이트하게 된다.
마지막 비트 라인의 데이터가 데이터 버퍼(4)에 전달되면 칩 외부에 데이터를 리드하라는 신호가 인에이블된다.
이때, 외부 유저는 데이터 버퍼(4)의 데이터를 외부 핀에 동기하여 리드하게 된다.
외부 클럭이 주어지면 제 2 스위칭 블록(23)의 스위치(outsw1)이 제 3 디코더/드라이버(35)의 읽기 신호(RD1)를 받아 인에이블되고 MUX부(6)는 제 1 디코더/드라이버(32)의 입출력 신호(IO 1)가 인에이블되는 것에 의해 첫번째 데이터가 외부에 전달된다.
다음 데이터는 제 1 디코더/드라이버(32)의 입출력 신호(IO 2)가 인에이블되어 외부에 나가고 이렇게하여 MUX부(6)를 통하여 마지막 데이터까지 외부로 전달되면 데이터 버퍼(4)의 제 3 스위칭 블록(23)의 스위치(outsw2)가 제 3 디코더 드라이버(35)의 읽기 신호(RD2)를 받아 인에이블된다.
MUX부(6)는 상기한 동작을 반복하여 전체 데이터를 외부로 전달한다.
이와 같은 종래 기술의 플래쉬 메모리 장치는 다음과 같은 문제가 있다.
첫째, 셀 데이터를 전부 데이터 버퍼에 저장시킨후 이것을 다시 외부로 리드하는 두 번의 단계를 거치게 되므로 랜덤 액세스 타임이 길어지는 문제가 있다.
둘째, 셀 데이터를 데이터 버퍼에 전달하는 시간을 줄이기 위하여 많은 센스 앰프를 채택하여 구조가 복잡하다.
본 발명은 이와 같은 종래 기술의 플래쉬 메모리 장치의 문제를 해결하기 위한 것으로, 셀 데이터의 센싱과 데이터 버퍼의 리드 동작을 동시에 수행하여 랜덤 액세스 타임을 개선할 수 있도록한 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 대용량 저장 데이터 버퍼를 사용하는 플래쉬 메모리 장치의 구성도
도 2는 종래 기술의 데이터 버퍼의 상세 구성도
도 3은 종래 기술의 데이터 버퍼의 컨트롤 블록의 상세 구성도
도 4는 종래 기술의 플래쉬 메모리 장치의 동작 타이밍도
도 5는 본 발명에 따른 플래쉬 메모리 장치의 데이터 버퍼의 상세 구성도
도 6은 본 발명에 따른 데이터 버퍼의 컨트롤 블록의 상세 구성도
도 7은 본 발명에 따른 플래쉬 메모리 장치의 동작 타이밍도
도면의 주요 부분에 대한 부호의 설명
51. 래치부 52. 제 1 스위칭 블록
53. 제 2 스위칭 블록 61. 제 1 카운터 블록
62. 제 1 디코더/드라이버 블록 63. 제 2 카운터
64. 제 2 디코더/드라이버 블록 65. 제 3 디코더/드라이버 블록
이와 같은 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는 워드라인 * 비트 라인(m*n)으로 구성되는 셀 어레이의 셀 데이터를 읽어내기 위하여 n개의 래치 블록으로 이루어진 데이터 버퍼;상기 데이터 버퍼의 리드 데이터를 외부로 출력하는 MUX부의 스위치들을 제어하기 위한 i-비트의 제 1 카운터;상기 데이터 버퍼의 스위치들을 제어하기 위한 2-비트의 제 2 카운터;데이터 버스 리드 신호(DBRD)와 상기 제 1 카운터의 출력 신호를 NAND 연산하고 이들 신호를 반전하여 각각 입출력 신호(IO 1, IO 2,...,IO n)를 출력하는 제 1 디코더/드라이버 블록;상기 제 2 카운터의 출력 신호와 센스 앰프 읽기 신호(S/A RD)를 NAND 연산하고 이들 신호를 반전하여 각각 쓰기 인에이블 신호(WE 1')(WE 2')를 출력하는 두개의 인버터로 구성되는 제 2 디코더/드라이버 블록;상기 쓰기 인에이블 신호(WE 1')(WE 2')와 데이터 버스 리드 신호(DBRD)를 연산하여 NAND 연산하고 이들 신호를 반전하여 읽기 인에이블 신호(RD 1')(RD 2')를 출력하는 인버터로 구성되는 제 3 디코더/드라이버를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 플래쉬 메모리 장치에 관하여 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 플래쉬 메모리 장치의 데이터 버퍼의 상세 구성도이고, 도 6은 본 발명에 따른 데이터 버퍼의 컨트롤 블록의 상세 구성도이다.
본 발명에 따른 플래쉬 메모리 장치에서 데이터 읽기에 관계되는 불록들의 기본 구성은 도 1에서와 같다.
도 1과 같은 구성에서 m ×n의 용량을 갖고 셀에 프로그램할 데이터를 저장하고 셀 데이터를 리드하는 동작시에 읽어낸 데이터를 저장 출력하는 데이터버퍼(4)와, 상기 데이터 버퍼(4) 및 MUX부(6)에 연결되어 MUX부(6)의 스위칭 동작을 제어하는 데이터 버퍼 컨트롤 블록(5)의 구성을 달리한 것이다.
이와 같은 본 발명에 따른 플래쉬 메모리 장치의 데이터 버퍼의 상세 구성은 다음과 같다.
본 발명에 따른 플래쉬 메모리 장치는 데이터 센싱 동작과 데이터 버퍼의 리드 동작이 동시에 이루어지도록한 것으로, 도 5에서와 같이, 워드 라인 * 비트 라인(m*n)으로 구성되는 셀 어레이의 셀 데이터를 읽어내기 위하여 n개의 래치 블록으로 이루어져 센스 앰프를 통하여 읽어낸 셀 데이터를 저장하는 래치부(51)와, 셀 데이터가 데이터 버퍼에 저장될때 순차적으로 인에이블되는 제 1 스위칭 블록(52)과, 데이터 버퍼에 저장된 셀 데이터가 외부로 출력될때 순차적으로 인에이블되는 제 2 스위칭 블록(53)으로 구성된다.
상기 제 1,2 스위칭 블록(52)(53)의 스위치의 갯수는 셀 어레이의 비트 라인 갯수와 동일하게 구성되고, 래치부(51)는 상기 센스 앰프 블록의 갯수와 동일하게 구성된다.
상기와 같이 구성된 본 발명에 따른 데이터 버퍼에서 데이터의 리드 동작에서는 래치부(51)만 사용된다.
제 1,2 스위칭 블록(52)(53)은 데이터의 프로그램시에만 사용된다.
이와 같이 래치부(51)만 데이터의 리드 동작시에 사용되도록 하고 셀 데이터의 센싱과 데이터 버퍼의 리드 동작을 동시에 수행할 수 있도록하는 데이터 버퍼 컨트롤 블록에 대하여 설명하면 다음과 같다.
도 6에서와 같이, 상기 MUX부(6)의 스위치들을 제어하기 위한 i-비트의 제 1 카운터(61)와, 상기 데이터 버퍼의 스위치들을 제어하기 위한 2-비트의 제 2 카운터(63)와, 데이터 버스 리드 신호(DBRD)와 상기 제 1 카운터(61)의 출력 신호를 NAND 연산하여 출력하는 n개의 NAND 게이트와 상기 각각의 NAND 게이트의 출력 신호를 반전하여 각각 입출력 신호(1,2,...,n)를 출력하는 n개의 인버터들로 이루어진 제 1 디코더/드라이버 블록(62)과, 상기 제 2 카운터(63)의 출력 신호와 센스 앰프 읽기 신호(S/A RD)를 NAND 연산하여 출력하는 두개의 NAND 게이트와 각각의 NAND 게이트의 출력 신호를 반전하여 각각 쓰기 인에이블 신호(WE 1')(WE 2')를 출력하는 두개의 인버터로 구성되는 제 2 디코더/드라이버 블록(64)과, 상기 제 2 디코더/드라이버 블록(64)에서 출력되는 쓰기 인에이블 신호(WE 1')(WE 2')와 데이터 버스 리드 신호(DBRD)를 연산하여 NAND 연산하여 출력하는 두개의 NAND 게이트와 상기 두개의 NAND 게이트의 출력 신호를 반전하여 읽기 인에이블 신호(RD 1')(RD 2')를 출력하는 인버터로 구성되는 제 3 디코더/드라이버(65)로 구성된다.
여기서, 쓰기 인에이블 신호(WE 1')(WE 2')와 읽기 인에이블 신호(RD 1')(RD 2')는 서로 반대로 동작한다.
이와 같이 구성된 본 발명에 따른 플래쉬 메모리 장치의 데이터 리드 동작은 다음과 같다.
도 7은 본 발명에 따른 플래쉬 메모리 장치의 동작 타이밍도이다.
플래쉬 메모리 장치에 읽기 명령(READ)이 들어오고 어드레스(ADDRESS)가 주어지면 어드레스가 지정하는 워드 라인을 구동하기 위한 W/L(워드 라인 구동신호)이 인에이블된다.
이는 셀 어레이에서 특정의 워드 라인이 인에이블 상태가 되는 것을 뜻한다.
이후 S/A RD(센스 앰프 읽기 신호)가 인에이블되면 센스 앰프 블록은 첫번째 비트라인(B/L)의 신호 레벨을 센싱한다.
그리고 상기 제 2 디코더/드라이버(64)의 제 1 쓰기 인에이블 신호(WE 1')가 인에이블되고 첫번째 센싱된 데이터가 데이터 버퍼의 래치부(51)에 저장된다.
그리고 센스 앰프 블록이 두번째 비트 라인의 신호 레벨을 센싱하게되면 상기 제 2 디코더/드라이버(64)의 제 1 쓰기 인에이블 신호(WE 1')는 디져블되고 상기 제 2 디코더/드라이버(64)의 제 2 쓰기 인에이블 신호(WE 2')가 인에이블된다.
이때, 제 3 디코더/드라이버(65)의 제 1 읽기 인에이블 신호(RD 1')가 인에이블되고 상기 제 1 디코더/드라이버(62)의 제 1 입출력 신호(IO 1)가 인에이블되어 이전에 데이터 버퍼에 저장된 데이터중에 첫번재 데이터가 외부로 전달된다.
센스 앰프 블록이 두번째 비트 라인을 센싱하고 있는 동안 제 1 디코더/드라이버(62)의 제 2 입출력 신호부터 제 n 입출력 신호(IO 2 ~ IO n)가 인에이블되어 이전에 데이터 버퍼에 저장된 데이터를 계속해서 외부로 전달한다.
첫 번째로 센싱한 데이터가 전부 외부로 전달되면 센스 앰프 블록은 두번째 비트 라인의 센싱동작을 완료하고 세번째 비트 라인의 센싱 동작을 시작한다.
두번째 비트 라인의 센싱 동작을 완료하면 제 3 디코더/드라이버(65)의 제 2 읽기 인에이블 신호(RD 2')가 인에이블되어 두번째로 저장된 데이터를 외부로 전달한다.
이때, 제 1 디코더/드라이버(62)는 상기한 첫번째 데이터 버퍼 리드 동작시와 동일하게 동작하여 제 1 입출력 신호 ~ 제 n 입출력 신호(IO 1 ~ IO n)를 인에이블한다.
두번째 데이터가 모두 외부에 전달되면 세번째 센싱된 데이터는 제 1 쓰기 인에이블 신호(WE 1')가 인에이블되어 있기 때문에 첫번째 데이터를 저장했던 위치에 다시 데이터를 저장하게 된다.
이와 같은 동작을 반복하여 셀 어레이에서의 데이터 센싱과 데이터 버퍼 리드 동작을 동시에 하게 된다.
이와 같은 본 발명의 플래쉬 메모리 장치는 데이터 버퍼의 로우(Row) 갯수가 셀 어레이의 비트 라인의 갯수와 동일하게 구성되고, 데이터 버퍼의 칼럼의 갯수는 센스 앰프의 갯수와 동일하다.(멀티 비트 라인의 경우에는 센스 앰프의 갯수의 2배이다.)
그리고 리드 동작시에 데이터 버퍼의 스위치를 컨트롤하기 위하여 1개의 카운터만을 사용한다.
이와 같은 본 발명에 따른 플래쉬 메모리 장치는 다음과 같은 효과가 있다.
센싱 앰프 블록을 통한 셀 어레이의 데이터 센싱 동작과 데이터 버퍼의 리드를 동시에 할 수 있도록 하여 랜덤 액세스 타임을 개선할 수 있다.
이는 랜덤 액세스 타임을 빠르게 하기 위하여 센스 앰프를 많이 채용하는 문제를 해결하여 하드웨어의 복잡성을 개선하는 효과가 있다.

Claims (5)

  1. 워드 라인 * 비트 라인(m*n)으로 구성되는 셀 어레이의 셀 데이터를 읽어내기 위하여 n개의 래치 블록으로 이루어진 데이터 버퍼;
    상기 데이터 버퍼의 리드 데이터를 외부로 출력하는 MUX부의 스위치들을 제어하기 위한 i-비트의 제 1 카운터;
    상기 데이터 버퍼의 스위치들을 제어하기 위한 2-비트의 제 2 카운터;
    데이터 버스 리드 신호(DBRD)와 상기 제 1 카운터의 출력 신호를 NAND 연산하고 이들 신호를 반전하여 각각 입출력 신호(IO 1, IO 2,...,IO n)를 출력하는 제 1 디코더/드라이버 블록;
    상기 제 2 카운터의 출력 신호와 센스 앰프 읽기 신호(S/A RD)를 NAND 연산하고 이들 신호를 반전하여 각각 쓰기 인에이블 신호(WE 1')(WE 2')를 출력하는 두개의 인버터로 구성되는 제 2 디코더/드라이버 블록;
    상기 쓰기 인에이블 신호(WE 1')(WE 2')와 데이터 버스 리드 신호(DBRD)를 연산하여 NAND 연산하고 이들 신호를 반전하여 읽기 인에이블 신호(RD 1')(RD 2')를 출력하는 인버터로 구성되는 제 3 디코더/드라이버를 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1 항에 있어서, 쓰기 인에이블 신호(WE 1')(WE 2')와 읽기 인에이블 신호(RD 1')(RD 2')는 서로 반대 위상으로 동작하는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 1 항에 있어서, S/A RD(센스 앰프 읽기 신호)가 인에이블되어 첫번째 비트라인(B/L)의 신호 레벨을 센싱하면 상기 제 2 디코더/드라이버의 제 1 쓰기 인에이블 신호(WE 1')가 인에이블되고 첫번째 센싱된 데이터가 데이터 버퍼의 래치부에 저장되는 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 1 항 또는 제 3 항에 있어서, 첫번째 센싱된 데이터가 래치부에 저장되면 두번째 비트 라인의 신호 레벨이 센싱되고 상기 제 2 디코더/드라이버의 제 1 쓰기 인에이블 신호(WE 1')는 디져블되고 상기 제 2 디코더/드라이버의 제 2 쓰기 인에이블 신호(WE 2')가 인에이블되고,
    상기 제 3 디코더/드라이버의 제 1 읽기 인에이블 신호(RD 1')가 인에이블되고 상기 제 1 디코더/드라이버의 제 1 입출력 신호(IO 1)가 인에이블되어 이전에 데이터 버퍼에 저장된 데이터중에 첫번재 데이터가 외부로 전달되는 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제 1 항에 있어서, 센스 앰프 블록이 두번째 비트 라인을 센싱하고 있는 동안 제 1 디코더/드라이버의 제 2 입출력 신호부터 제 n 입출력 신호(IO 2 ~ IO n)가 인에이블되어 이전에 데이터 버퍼에 저장된 데이터를 계속해서 외부로 전달하는 것을 특징으로 하는 플래쉬 메모리 장치.
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