JPH0713847A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0713847A JPH0713847A JP6085273A JP8527394A JPH0713847A JP H0713847 A JPH0713847 A JP H0713847A JP 6085273 A JP6085273 A JP 6085273A JP 8527394 A JP8527394 A JP 8527394A JP H0713847 A JPH0713847 A JP H0713847A
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- Japan
- Prior art keywords
- ram
- address
- data
- clock signal
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 読み出しアドレスと書き込みアドレスが同一
になっても記憶データの破壊を起こさないようにする。 【構成】 ＲＡＭ８の書き込みアドレスと読み出しアド
レスのアドレスデータが同一になるとそれを比較器１０
が検出し、検出出力をアンド回路９に供給するので、ア
ンド回路９が非能動状態になり、クロック信号がＲＡＭ
８に供給されなくなる。これによりＲＡＭ８は動作を停
止するので、記憶データが破壊されることがない。
になっても記憶データの破壊を起こさないようにする。 【構成】 ＲＡＭ８の書き込みアドレスと読み出しアド
レスのアドレスデータが同一になるとそれを比較器１０
が検出し、検出出力をアンド回路９に供給するので、ア
ンド回路９が非能動状態になり、クロック信号がＲＡＭ
８に供給されなくなる。これによりＲＡＭ８は動作を停
止するので、記憶データが破壊されることがない。
Description
【０００１】
【産業上の利用分野】本発明は、同期式ＲＡＭからなる
半導体記憶装置に利用され、特に任意のアドレスに同一
のデータを書き込み、それと同時に複数のデータを読み
出すことが可能な同期式ＲＡＭからなる半導体記憶装置
に関するものである。
半導体記憶装置に利用され、特に任意のアドレスに同一
のデータを書き込み、それと同時に複数のデータを読み
出すことが可能な同期式ＲＡＭからなる半導体記憶装置
に関するものである。
【０００２】
【従来の技術】一般に、電話の接続は市内回線を利用し
て同一市内で行う接続を基本としており、この接続が最
も要求が多い。しかし、市外回線を使用して異なる都市
への接続も行えるようになっている。図３はこの状態を
模式的に示しており、Ａ市、Ｂ市、Ｃ市は例えば同一市
内回線を使用しており、それぞれ独立した位相でデータ
伝送を行っている。ここで例えばＡ市からＣ市へ接続を
行う場合、各都市間では位相の一致はとれていないの
で、それを一致させる必要がある。図３に示すように、
地域Ａ、地域Ｂ、地域Ｃはそれぞれ独立した位相でデー
タ伝送しており、地域Ａから地域Ｃへデータ伝送を行う
時は位相のずれを生じる。図４は地域Ｂを基準の位相と
したときの地域Ａおよび地域Ｃからの各信号の位相を示
している。この例では地域Ａと地域Ｃとで図に示される
位相差があり、このため各信号の斜線で示したデータの
先頭を示すポインタの位置が異なっている。従ってこの
２つのポインタ位置を読み込みそれが相違している場合
は補正を行えば、位相差は吸収できることになる。
て同一市内で行う接続を基本としており、この接続が最
も要求が多い。しかし、市外回線を使用して異なる都市
への接続も行えるようになっている。図３はこの状態を
模式的に示しており、Ａ市、Ｂ市、Ｃ市は例えば同一市
内回線を使用しており、それぞれ独立した位相でデータ
伝送を行っている。ここで例えばＡ市からＣ市へ接続を
行う場合、各都市間では位相の一致はとれていないの
で、それを一致させる必要がある。図３に示すように、
地域Ａ、地域Ｂ、地域Ｃはそれぞれ独立した位相でデー
タ伝送しており、地域Ａから地域Ｃへデータ伝送を行う
時は位相のずれを生じる。図４は地域Ｂを基準の位相と
したときの地域Ａおよび地域Ｃからの各信号の位相を示
している。この例では地域Ａと地域Ｃとで図に示される
位相差があり、このため各信号の斜線で示したデータの
先頭を示すポインタの位置が異なっている。従ってこの
２つのポインタ位置を読み込みそれが相違している場合
は補正を行えば、位相差は吸収できることになる。
【０００３】このためには両方の信号を一度メモリに書
き込み、それを読み出しながら位相補正を行えばよいこ
とになり、この方法として図５に示す回路が特開平５−
１００９４６号公報に開示されている。これは２個の２
ポートＲＡＭ２１および２２から構成されている。各Ｒ
ＡＭは入力端「ＩＮ」が共通のデータ入力端子１６に接
続され、第２ポートアドレスが共通の書き込みアドレス
端子１８に接続され、第１ポートクロックおよび第２ポ
ートクロックはいずれも共通のクロック入力端子２０に
接続されている。ＲＡＭ２１の第１ポートアドレスは読
み出しアドレス端子１７に接続され、ＲＡＭ２２の第１
ポートアドレスは読み出しアドレス端子１９に接続され
ている。更に、ＲＡＭ２１の端子「ＯＵＴ」はデータ出
力端子２３に接続され、ＲＡＭ２２の端子［ＯＵＴ」は
データ出力端子２４に接続されている。
き込み、それを読み出しながら位相補正を行えばよいこ
とになり、この方法として図５に示す回路が特開平５−
１００９４６号公報に開示されている。これは２個の２
ポートＲＡＭ２１および２２から構成されている。各Ｒ
ＡＭは入力端「ＩＮ」が共通のデータ入力端子１６に接
続され、第２ポートアドレスが共通の書き込みアドレス
端子１８に接続され、第１ポートクロックおよび第２ポ
ートクロックはいずれも共通のクロック入力端子２０に
接続されている。ＲＡＭ２１の第１ポートアドレスは読
み出しアドレス端子１７に接続され、ＲＡＭ２２の第１
ポートアドレスは読み出しアドレス端子１９に接続され
ている。更に、ＲＡＭ２１の端子「ＯＵＴ」はデータ出
力端子２３に接続され、ＲＡＭ２２の端子［ＯＵＴ」は
データ出力端子２４に接続されている。
【０００４】この装置は書き込みアドレス信号および書
き込みデータは共通に供給されるので同一アドレスに同
一データが書き込まれるが、読み出しアドレスは独立に
供給されるので、データ出力端子２３、２４からは独立
のデータを読み出せるようになっている。なお、ＲＡＭ
２１に供給する読み出しアドレス信号と書き込みアドレ
ス信号は常に１タイムスロット異なるタイミングとなっ
ており、アドレスが同一とならないようにしている。
き込みデータは共通に供給されるので同一アドレスに同
一データが書き込まれるが、読み出しアドレスは独立に
供給されるので、データ出力端子２３、２４からは独立
のデータを読み出せるようになっている。なお、ＲＡＭ
２１に供給する読み出しアドレス信号と書き込みアドレ
ス信号は常に１タイムスロット異なるタイミングとなっ
ており、アドレスが同一とならないようにしている。
【０００５】
【発明が解決しようとする課題】しかしながらこのよう
な従来の装置は、ＲＡＭ２２の読み出しアドレスについ
ては制限していないので、書き込みアドレスと読み出し
アドレスが一致することもあり、この場合はＲＡＭに記
憶されたデータを壊してしまうという課題があった。
な従来の装置は、ＲＡＭ２２の読み出しアドレスについ
ては制限していないので、書き込みアドレスと読み出し
アドレスが一致することもあり、この場合はＲＡＭに記
憶されたデータを壊してしまうという課題があった。
【０００６】本発明はこのような状況に鑑みてなされた
もので、読み出しアドレスと書き込みアドレスが同一に
なっても記憶データの破壊を起こさないようにするもの
である。また、この場合も読み出そうとしたデータを得
るようにしたものである。
もので、読み出しアドレスと書き込みアドレスが同一に
なっても記憶データの破壊を起こさないようにするもの
である。また、この場合も読み出そうとしたデータを得
るようにしたものである。
【０００７】
【課題を解決するための手段】請求項１の発明は、クロ
ック信号に同期して動作し書き込みを行っているとき書
き込んでいるデータ以外のデータを読み出すことができ
る第１のＲＡＭと、クロック信号に同期して動作し書き
込みおよび読み出しアドレスが独立に選択できる第２の
ＲＡＭと、第２のＲＡＭの読み出しアドレスと書き込み
アドレスが一致したとき第２のＲＡＭに供給されるクロ
ック信号の供給を停止するクロック信号禁止回路とを備
えたものである。請求項２の発明は、クロック信号に同
期して動作し書き込みを行っているとき書き込んでいる
データ以外のデータを読み出すことができる第１のＲＡ
Ｍと、クロック信号に同期して動作し書き込みおよび読
み出しアドレスが独立に選択できる第２のＲＡＭと、第
２のＲＡＭの読み出しアドレスと書き込みアドレスが一
致したときアドレス一致検出信号を出力する比較器と、
アドレス一致検出信号が発生したとき前記第２のＲＡＭ
に供給されるクロック信号の供給を停止するクロック信
号禁止回路と、アドレス一致検出信号が発生していない
ときは第２のＲＡＭの読出データを出力しアドレス一致
検出信号が発生しているときは第１のＲＡＭの読出デー
タを出力するセレクタ回路を備えたものである。
ック信号に同期して動作し書き込みを行っているとき書
き込んでいるデータ以外のデータを読み出すことができ
る第１のＲＡＭと、クロック信号に同期して動作し書き
込みおよび読み出しアドレスが独立に選択できる第２の
ＲＡＭと、第２のＲＡＭの読み出しアドレスと書き込み
アドレスが一致したとき第２のＲＡＭに供給されるクロ
ック信号の供給を停止するクロック信号禁止回路とを備
えたものである。請求項２の発明は、クロック信号に同
期して動作し書き込みを行っているとき書き込んでいる
データ以外のデータを読み出すことができる第１のＲＡ
Ｍと、クロック信号に同期して動作し書き込みおよび読
み出しアドレスが独立に選択できる第２のＲＡＭと、第
２のＲＡＭの読み出しアドレスと書き込みアドレスが一
致したときアドレス一致検出信号を出力する比較器と、
アドレス一致検出信号が発生したとき前記第２のＲＡＭ
に供給されるクロック信号の供給を停止するクロック信
号禁止回路と、アドレス一致検出信号が発生していない
ときは第２のＲＡＭの読出データを出力しアドレス一致
検出信号が発生しているときは第１のＲＡＭの読出デー
タを出力するセレクタ回路を備えたものである。
【０００８】
【作用】請求項１の発明は、第２のＲＡＭの書き込みア
ドレスと読み出しアドレスのアドレスが同一になるとそ
れを比較器が検出し、検出出力をアンド回路に供給する
ので、アンド回路が非能動状態になり、クロック信号が
第２のＲＡＭに供給されなくなる。請求項２の発明は他
方の２ポートＲＡＭから読み出されたデータが記憶回路
で記憶され、その記憶されたデータが出力される。
ドレスと読み出しアドレスのアドレスが同一になるとそ
れを比較器が検出し、検出出力をアンド回路に供給する
ので、アンド回路が非能動状態になり、クロック信号が
第２のＲＡＭに供給されなくなる。請求項２の発明は他
方の２ポートＲＡＭから読み出されたデータが記憶回路
で記憶され、その記憶されたデータが出力される。
【０００９】
【実施例】図１は本発明の一実施例を示すブロック図で
あり、クロックに同期して動作する２個の２ポートＲＡ
Ｍ７および８、比較器１０、Ｄ形のフリップフロップ回
路１１および１２、セレクタ回路１４を備えている。デ
ータ入力端子１、読み出しアドレス端子２および３、書
き込みアドレス端子の接続方法は従来例と同様に接続さ
れている。
あり、クロックに同期して動作する２個の２ポートＲＡ
Ｍ７および８、比較器１０、Ｄ形のフリップフロップ回
路１１および１２、セレクタ回路１４を備えている。デ
ータ入力端子１、読み出しアドレス端子２および３、書
き込みアドレス端子の接続方法は従来例と同様に接続さ
れている。
【００１０】比較器１０は書き込みアドレス端子３の入
力アドレスと読み出しアドレス端子４の入力アドレスを
比較して一致したとき、論理値「０」を出力するように
なっている。
力アドレスと読み出しアドレス端子４の入力アドレスを
比較して一致したとき、論理値「０」を出力するように
なっている。
【００１１】図２はこの装置の動作を説明するタイミン
グチャートであり、記号＊２で示すようにＲＡＭ７、８
の書き込みアドレスは同一であり、記号＊１で示すよう
にＲＡＭ７の読み出しアドレスは書き込みアドレスより
常に１タイムスロットずれている。しかし、ＲＡＭ８の
読み出しアドレスは任意の値を取ることができるように
なっている。
グチャートであり、記号＊２で示すようにＲＡＭ７、８
の書き込みアドレスは同一であり、記号＊１で示すよう
にＲＡＭ７の読み出しアドレスは書き込みアドレスより
常に１タイムスロットずれている。しかし、ＲＡＭ８の
読み出しアドレスは任意の値を取ることができるように
なっている。
【００１２】このように構成された装置において、ＲＡ
Ｍ８の読み出しアドレスと書き込みアドレスのアドレス
データが異なるとき、比較器１０は論理値「１」を出力
しており、これをＤ形フリップフロップ回路１１が１タ
イムスロット保持するようになっており、保持された結
果はセレクタ１４の制御入力端子（ＳＥＬ）に入力され
る。このときセレクタ１４はＲＡＭ８からの出力信号を
出力端子１５に出力するようになっている。
Ｍ８の読み出しアドレスと書き込みアドレスのアドレス
データが異なるとき、比較器１０は論理値「１」を出力
しており、これをＤ形フリップフロップ回路１１が１タ
イムスロット保持するようになっており、保持された結
果はセレクタ１４の制御入力端子（ＳＥＬ）に入力され
る。このときセレクタ１４はＲＡＭ８からの出力信号を
出力端子１５に出力するようになっている。
【００１３】一方、ＲＡＭ８の読み出しアドレスと書き
込みアドレスのアドレスデータが一致すると、比較器１
０は論理値「０」を出力するので、それがＤ形フリップ
フロップ回路１１で１タイムスロット保持され、セレク
タ１４の制御入力端子（ＳＥＬ）に入力される。
込みアドレスのアドレスデータが一致すると、比較器１
０は論理値「０」を出力するので、それがＤ形フリップ
フロップ回路１１で１タイムスロット保持され、セレク
タ１４の制御入力端子（ＳＥＬ）に入力される。
【００１４】このとき、セレクタ１４はＲＡＭ７の出力
データをＤ形フリップフロップ回路１２で１タイムスロ
ット保持したデータをデータ出力端子１５に出力する。
そして、比較器１０の出力論理値「０」はアンド回路９
に入力され、ＲＡＭの２ポートクロックに入力されるク
ロック信号を止める。なおクロック信号は第１ポートク
ロックと第２ポートクロックの双方に供給されないとＲ
ＡＭは動作を停止するようになっている。
データをＤ形フリップフロップ回路１２で１タイムスロ
ット保持したデータをデータ出力端子１５に出力する。
そして、比較器１０の出力論理値「０」はアンド回路９
に入力され、ＲＡＭの２ポートクロックに入力されるク
ロック信号を止める。なおクロック信号は第１ポートク
ロックと第２ポートクロックの双方に供給されないとＲ
ＡＭは動作を停止するようになっている。
【００１５】図２において、記号＊３で示すＲＡＭ８の
読み出しアドレスと記号＊２で示す書き込みアドレスが
一致するということは＊２で示すデータを読み出そうと
したことであり、このときＲＡＭ８はデータの読み出し
が禁止されているが、何らかの方法でこのデータが得ら
れれば目的を達成したことになる。
読み出しアドレスと記号＊２で示す書き込みアドレスが
一致するということは＊２で示すデータを読み出そうと
したことであり、このときＲＡＭ８はデータの読み出し
が禁止されているが、何らかの方法でこのデータが得ら
れれば目的を達成したことになる。
【００１６】Ｄ形フリップフロップ１２がこのためのも
のであり、このタイミングではＲＡＭ７から図２の＊２
のデータが読み出されているので、それをＤ形フリップ
フロップ１２で１クロック分保持してセレクタ回路１４
を介して出力するようになっている。
のであり、このタイミングではＲＡＭ７から図２の＊２
のデータが読み出されているので、それをＤ形フリップ
フロップ１２で１クロック分保持してセレクタ回路１４
を介して出力するようになっている。
【００１７】このようにすれば、ＲＡＭ８は読み出しア
ドレスと書き込みアドレスが同一になってもデータを破
壊が破壊されず、また出力側には所望のデータが得られ
ることになる。
ドレスと書き込みアドレスが同一になってもデータを破
壊が破壊されず、また出力側には所望のデータが得られ
ることになる。
【００１８】
【発明の効果】以上説明したように請求項１の発明は、
読み出しアドレスと書き込みアドレスが一致したときは
ＲＡＭに供給するクロック信号の供給を停止するように
したので、第２のＲＡＭの読み出しアドレスと書き込み
アドレスが一致してもＲＡＭの記憶データが破壊されな
いという効果を有する。請求項２の発明は、クロック信
号の供給が禁止されていない方のＲＡＭから読み出した
データを記憶させそれを出力することによって読み出そ
うとするデータが得られる。
読み出しアドレスと書き込みアドレスが一致したときは
ＲＡＭに供給するクロック信号の供給を停止するように
したので、第２のＲＡＭの読み出しアドレスと書き込み
アドレスが一致してもＲＡＭの記憶データが破壊されな
いという効果を有する。請求項２の発明は、クロック信
号の供給が禁止されていない方のＲＡＭから読み出した
データを記憶させそれを出力することによって読み出そ
うとするデータが得られる。
【図１】 本発明の一実施例の構成を示す回路図であ
る。
る。
【図２】 図１の装置の動作を説明するためのタイムチ
ャートである。
ャートである。
【図３】 複数の地域を接続している通信網を示す図で
ある。
ある。
【図４】 地域Ｂを基準としたときの地域Ａと地域Ｃの
位相のずれを示す図である。
位相のずれを示す図である。
【図５】 従来の一例の構成を示す回路図である。
７および８…２ポートＲＡＭ、１０…比較器、１１およ
び１２…Ｄ形フリップフロップ、１４…セレクタ
び１２…Ｄ形フリップフロップ、１４…セレクタ
Claims (2)
- 【請求項１】 クロック信号に同期して動作し書き込み
を行っているとき書き込んでいるデータ以外のデータを
読み出すことができる第１のＲＡＭと、 クロック信号に同期して動作し書き込みおよび読み出し
アドレスが独立に選択できる第２のＲＡＭと、 前記第２のＲＡＭの読み出しアドレスと書き込みアドレ
スが一致したとき前記第２のＲＡＭに供給されるクロッ
ク信号の供給を停止するクロック信号禁止回路とを備え
たことを特徴とする半導体記憶装置。 - 【請求項２】 クロック信号に同期して動作し書き込み
を行っているとき書き込んでいるデータ以外のデータを
読み出すことができる第１のＲＡＭと、 クロック信号に同期して動作し書き込みおよび読み出し
アドレスが独立に選択できる第２のＲＡＭと、 前記第２のＲＡＭの読み出しアドレスと書き込みアドレ
スが一致したときアドレス一致検出信号を出力する比較
器と、 前記アドレス一致検出信号が発生したとき前記第２のＲ
ＡＭに供給されるクロック信号の供給を停止するクロッ
ク信号禁止回路と、 前記アドレス一致検出信号が発生していないときは前記
第２のＲＡＭの読出データを出力しアドレス一致検出信
号が発生しているときは前記第１のＲＡＭの読出データ
を出力するセレクタ回路を備えたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6085273A JPH0713847A (ja) | 1993-04-26 | 1994-04-01 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12041893 | 1993-04-26 | ||
| JP5-120418 | 1993-04-26 | ||
| JP6085273A JPH0713847A (ja) | 1993-04-26 | 1994-04-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713847A true JPH0713847A (ja) | 1995-01-17 |
Family
ID=26426288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6085273A Pending JPH0713847A (ja) | 1993-04-26 | 1994-04-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014016892A (ja) * | 2012-07-10 | 2014-01-30 | Nec Corp | 半導体記憶装置およびその制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211554A (ja) * | 1984-04-05 | 1985-10-23 | Fujitsu Ltd | デ−タ処理装置 |
| JPH05100946A (ja) * | 1991-06-27 | 1993-04-23 | Nec Corp | 半導体記憶装置 |
-
1994
- 1994-04-01 JP JP6085273A patent/JPH0713847A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211554A (ja) * | 1984-04-05 | 1985-10-23 | Fujitsu Ltd | デ−タ処理装置 |
| JPH05100946A (ja) * | 1991-06-27 | 1993-04-23 | Nec Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014016892A (ja) * | 2012-07-10 | 2014-01-30 | Nec Corp | 半導体記憶装置およびその制御方法 |
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