JPH023514B2 - - Google Patents
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- Publication number
- JPH023514B2 JPH023514B2 JP55125116A JP12511680A JPH023514B2 JP H023514 B2 JPH023514 B2 JP H023514B2 JP 55125116 A JP55125116 A JP 55125116A JP 12511680 A JP12511680 A JP 12511680A JP H023514 B2 JPH023514 B2 JP H023514B2
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Links
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 10
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 10
- 101150065817 ROM2 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 101000699844 Homo sapiens Retrotransposon Gag-like protein 9 Proteins 0.000 description 1
- 102100029440 Retrotransposon Gag-like protein 9 Human genes 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Description
【発明の詳細な説明】
［技術分野］
本発明は文字パターン信号を発生する文字パタ
ーン発生器に関する。
ーン発生器に関する。
［従来技術］
従来、文字パターン発生器は、連続した文字コ
ードを前提として構成されており、発生すべき文
字パターンを全て格納し得る容量のメモリを有し
ている必要が有つた。しかし必要な文字はそれほ
ど多くなく、その必要な文字は、上記連続した文
字コード中で、当然のことながら離散的に存在し
ているものであつた。
ードを前提として構成されており、発生すべき文
字パターンを全て格納し得る容量のメモリを有し
ている必要が有つた。しかし必要な文字はそれほ
ど多くなく、その必要な文字は、上記連続した文
字コード中で、当然のことながら離散的に存在し
ているものであつた。
［目的］
本発明の目的は上記問題点に鑑み、離散的なコ
ードに対応する文字パターンを集約的に格納して
おき、効率良く該文字パターンをアクセスするこ
とが可能な文字発生器を提供することを目的とし
ている。
ードに対応する文字パターンを集約的に格納して
おき、効率良く該文字パターンをアクセスするこ
とが可能な文字発生器を提供することを目的とし
ている。
本発明の目的は、出力すべき複数の文字パター
ン情報を集約的に記憶した第１記憶手段と、出力
すべき文字パターン情報の前記第１記憶手段上の
位置を表わすアドレス情報を記憶しておく第２記
憶手段を設け、入力されるコード情報に対応する
文字パターン情報が、前記第１記憶手段に記憶さ
れているか否かを判定し、 前記対応する文字パターン情報が、前記第１記
憶手段に記憶されている場合に、前記第２記憶手
段からの前記アドレス情報を保持する第１保持手
段、 前記対応する文字パターン情報が、前記第１記
憶手段に記憶されていないと判定された場合に、
該記憶されていないことを示す情報を保持する第
２保持手段とを設け、 前記第１保持手段に保持される前記アドレス情
報に基づく、前記第１記憶手段からの対応する文
字パターン情報の出力と、前記第２保持手段に保
持される前記記憶されていないことを示す情報に
基づく、前記第１記憶手段からの文字パターン情
報の出力をしないようにすること、を共に制御す
る出力制御手段とを有した文字パターン発生器を
提供することにある。
ン情報を集約的に記憶した第１記憶手段と、出力
すべき文字パターン情報の前記第１記憶手段上の
位置を表わすアドレス情報を記憶しておく第２記
憶手段を設け、入力されるコード情報に対応する
文字パターン情報が、前記第１記憶手段に記憶さ
れているか否かを判定し、 前記対応する文字パターン情報が、前記第１記
憶手段に記憶されている場合に、前記第２記憶手
段からの前記アドレス情報を保持する第１保持手
段、 前記対応する文字パターン情報が、前記第１記
憶手段に記憶されていないと判定された場合に、
該記憶されていないことを示す情報を保持する第
２保持手段とを設け、 前記第１保持手段に保持される前記アドレス情
報に基づく、前記第１記憶手段からの対応する文
字パターン情報の出力と、前記第２保持手段に保
持される前記記憶されていないことを示す情報に
基づく、前記第１記憶手段からの文字パターン情
報の出力をしないようにすること、を共に制御す
る出力制御手段とを有した文字パターン発生器を
提供することにある。
［実施例］
以下本発明による１実施例を図面を参照して説
明する。第１図は本発明による１実施例を示すブ
ロツク図である。
明する。第１図は本発明による１実施例を示すブ
ロツク図である。
１はJIS6226コードから内部コードに変換する
ためのマスクプログラマブルリードオンリーメモ
リ（以下ROMと記す）で、入力条件に対して任
意の出力が得られるようにプログラム可能であ
る。
ためのマスクプログラマブルリードオンリーメモ
リ（以下ROMと記す）で、入力条件に対して任
意の出力が得られるようにプログラム可能であ
る。
２はマスクプログラマブルリードオンリメモリ
（以下ROMと記す）であり、１文字32×32ビツ
トで1024文字分のパターンが集約的に記憶されて
いる。ROM１により変換されたアドレスが
ROM２に印加され、所望の文字パターンが得ら
れる。
（以下ROMと記す）であり、１文字32×32ビツ
トで1024文字分のパターンが集約的に記憶されて
いる。ROM１により変換されたアドレスが
ROM２に印加され、所望の文字パターンが得ら
れる。
３はフアーストインフアーストアウトメモリ
（以下FIFOメモリと記す）である。４は各種の動
作のタイミングを発生するタイミング発生器であ
る。
（以下FIFOメモリと記す）である。４は各種の動
作のタイミングを発生するタイミング発生器であ
る。
５は入力端子で、JIS6226に基づく文字コード
が印加される。６，７はレジスタで、入力端子５
より入力される２バイトの漢字コードを１バイト
ずつ格納する。８はレジスタで、ROM１により
ROM２内の所望の文字パターンをアクセスし、
レジスタ８の内容により文字パターンのマトリク
スのロウををアクセスする。９はメモリアドレス
レジスタで、ROM１の出力、レジスタ８の出力
が記憶される。１０はレジスタで、ROM１に印
加された文字コードに該当する出力がないとき、
ROM１より“０”が発生し、それが記憶され
る。ROM１に印加された文字コードに該当する
出力があつたとき、ROM１より“１”が発生
し、それが記憶される。１１はドライバである。
１２はトライステート出力ドライバで、アンドゲ
ート１３の出力“１”で出力がでて、アンドゲー
ト１３の出力“０”により出力可能となる。
が印加される。６，７はレジスタで、入力端子５
より入力される２バイトの漢字コードを１バイト
ずつ格納する。８はレジスタで、ROM１により
ROM２内の所望の文字パターンをアクセスし、
レジスタ８の内容により文字パターンのマトリク
スのロウををアクセスする。９はメモリアドレス
レジスタで、ROM１の出力、レジスタ８の出力
が記憶される。１０はレジスタで、ROM１に印
加された文字コードに該当する出力がないとき、
ROM１より“０”が発生し、それが記憶され
る。ROM１に印加された文字コードに該当する
出力があつたとき、ROM１より“１”が発生
し、それが記憶される。１１はドライバである。
１２はトライステート出力ドライバで、アンドゲ
ート１３の出力“１”で出力がでて、アンドゲー
ト１３の出力“０”により出力可能となる。
以上の構成から成る実施例の作動を説明する。
JIS6226の漢字コードが１バイトずつ２回に分け
て入力端子５に入力されると、第２図で示される
ごとく信号ADRSTの立上りでレジスタ６に第１
バイト目がセツトされ、信号ADRSTがハイの間
の信号CLOCKの立上りで第２バイト目がレジス
タ７にセツトされる。両レジスタ６，７にセツト
されたJIS6226コードはROM１によりROM２の
実アドレスに変換される。一方文字パターンのロ
ーアドレス即ち１文字パターンの何行目のパター
ンデータを要求するかを決めるアドレスは前記の
レジスタ７のセツトと同じタイミングでレジスタ
８にセツトされる。ROM１及びレジスタ８の出
力は第２図MAR setのタイミングでメモリアド
レスレジスタ９（以下MARと記す）にセツトさ
れ、ROM２のアドレシングを行う。ROM２か
らは32ビツト即ち一文字のパターンの横一行が同
時に出力される。この出力は８ビツトずつ順次
FIFOメモリ３に入力される。FIFOメモリ３に入
力されたパターンデータはタイミング発生器４の
所定のタイミングでトライステート出力ドライバ
１２を介してとり出すことができる。このFIFO
メモリ３により文字パターンを必要としている外
部装置等の任意のタイミングで文字パターンをと
り出すことができる。またMAR９がセツトされ
た後は次の文字コードの入力が可能となり文字パ
ターンのアクセスに於てパイプライン的処理が可
能となる。他方レジスタ７，８内に記憶された文
字コードに対応する文字パターンがROM２中に
ない場合、ROM１はレジスタ１０にＯが記憶さ
れるように、またある場合、１が記憶されるよう
にROM１は構成されておりレジスタ１０を介し
てこの情報もFIFOメモリ３に入力される。従つ
てFIFOメモリ３よりも読み出されるパターンは
文字パターンが無いものである場合はFIFOメモ
リ３の出力が０となるためドライバ１１に０を出
力すると共にアンドゲート１３をを閉じトライス
テート出力ドライバ１２をハイインピーダンスの
状態として、FIFO出力をしないように制御する。
また信号線Ｓ１はアウトプツトイネイブルとする
ためのものである。また信号線Ｓ２はこの文字パ
ターン発生器を動作状態とするための信号であ
り、アンドゲート１３はこれらのアンドを条件と
してFIFOメモリ３の出力をトライステート出力
ドライバ１２にのせるものである。
JIS6226の漢字コードが１バイトずつ２回に分け
て入力端子５に入力されると、第２図で示される
ごとく信号ADRSTの立上りでレジスタ６に第１
バイト目がセツトされ、信号ADRSTがハイの間
の信号CLOCKの立上りで第２バイト目がレジス
タ７にセツトされる。両レジスタ６，７にセツト
されたJIS6226コードはROM１によりROM２の
実アドレスに変換される。一方文字パターンのロ
ーアドレス即ち１文字パターンの何行目のパター
ンデータを要求するかを決めるアドレスは前記の
レジスタ７のセツトと同じタイミングでレジスタ
８にセツトされる。ROM１及びレジスタ８の出
力は第２図MAR setのタイミングでメモリアド
レスレジスタ９（以下MARと記す）にセツトさ
れ、ROM２のアドレシングを行う。ROM２か
らは32ビツト即ち一文字のパターンの横一行が同
時に出力される。この出力は８ビツトずつ順次
FIFOメモリ３に入力される。FIFOメモリ３に入
力されたパターンデータはタイミング発生器４の
所定のタイミングでトライステート出力ドライバ
１２を介してとり出すことができる。このFIFO
メモリ３により文字パターンを必要としている外
部装置等の任意のタイミングで文字パターンをと
り出すことができる。またMAR９がセツトされ
た後は次の文字コードの入力が可能となり文字パ
ターンのアクセスに於てパイプライン的処理が可
能となる。他方レジスタ７，８内に記憶された文
字コードに対応する文字パターンがROM２中に
ない場合、ROM１はレジスタ１０にＯが記憶さ
れるように、またある場合、１が記憶されるよう
にROM１は構成されておりレジスタ１０を介し
てこの情報もFIFOメモリ３に入力される。従つ
てFIFOメモリ３よりも読み出されるパターンは
文字パターンが無いものである場合はFIFOメモ
リ３の出力が０となるためドライバ１１に０を出
力すると共にアンドゲート１３をを閉じトライス
テート出力ドライバ１２をハイインピーダンスの
状態として、FIFO出力をしないように制御する。
また信号線Ｓ１はアウトプツトイネイブルとする
ためのものである。また信号線Ｓ２はこの文字パ
ターン発生器を動作状態とするための信号であ
り、アンドゲート１３はこれらのアンドを条件と
してFIFOメモリ３の出力をトライステート出力
ドライバ１２にのせるものである。
以上説明したように本発明によれば最小限度の
文字パターン、即ち本例ではROM出力は10本で
あり1024文字の任意の文字種をJIS6226コードで
アクセス可能となり、又増設した場合も本発明の
文字パターン発生器を並列に置くことにより任意
の文字パターンの発生が可能となる利点を有す
る。
文字パターン、即ち本例ではROM出力は10本で
あり1024文字の任意の文字種をJIS6226コードで
アクセス可能となり、又増設した場合も本発明の
文字パターン発生器を並列に置くことにより任意
の文字パターンの発生が可能となる利点を有す
る。
尚、本実施例はJISコードを例に説明したが、
これに限る必要はなく、例えば、JIS等の不連続
なコード体系を連続的なコード体系に変換した後
のコード情報の内の、所望の離散的なコードに対
応する文字パターンの発生に適用できることは言
うまでもない。
これに限る必要はなく、例えば、JIS等の不連続
なコード体系を連続的なコード体系に変換した後
のコード情報の内の、所望の離散的なコードに対
応する文字パターンの発生に適用できることは言
うまでもない。
［効果］
以上、詳述した様に本発明により、離散的なコ
ードに対応する文字パターンを集約的に格納して
おき、効率良く該文字パターンをアクセスするこ
とが可能な文字発生器を提供することが可能とな
つた。
ードに対応する文字パターンを集約的に格納して
おき、効率良く該文字パターンをアクセスするこ
とが可能な文字発生器を提供することが可能とな
つた。
以上、詳述した様に本発明により、出力すべき
複数の文字パターン情報を集約的に記憶した第１
記憶手段と、出力すべき文字パターン情報の前記
第１記憶手段上の位置を表わすアドレス情報を記
憶しておく第２記憶手段を設け、入力されるコー
ド情報に対応する文字パターン情報が、前記第１
記憶手段に記憶されているか否かを判定し、 前記対応する文字パターン情報が、前記第１記
憶手段に記憶されている場合に、前記第２記憶手
段からの前記アドレス情報を保持する第１保持手
段、 前記対応する文字パターン情報が、前記第１記
憶手段に記憶されていないと判定された場合に、
該記憶されていないことを示す情報を保持する第
２保持手段とを設け、 前記第１保持手段に保持される前記アドレス情
報に基づく、前記第１記憶手段からの対応する文
字パターン情報の出力と、前記第２保持手段に保
持される前記記憶されていないことを示す情報に
基づく、前記第１記憶手段からの文字パターン情
報の出力をしないようにすること、を共に制御す
る出力制御手段とを有した文字パターン発生器を
提供することが可能となつた。
複数の文字パターン情報を集約的に記憶した第１
記憶手段と、出力すべき文字パターン情報の前記
第１記憶手段上の位置を表わすアドレス情報を記
憶しておく第２記憶手段を設け、入力されるコー
ド情報に対応する文字パターン情報が、前記第１
記憶手段に記憶されているか否かを判定し、 前記対応する文字パターン情報が、前記第１記
憶手段に記憶されている場合に、前記第２記憶手
段からの前記アドレス情報を保持する第１保持手
段、 前記対応する文字パターン情報が、前記第１記
憶手段に記憶されていないと判定された場合に、
該記憶されていないことを示す情報を保持する第
２保持手段とを設け、 前記第１保持手段に保持される前記アドレス情
報に基づく、前記第１記憶手段からの対応する文
字パターン情報の出力と、前記第２保持手段に保
持される前記記憶されていないことを示す情報に
基づく、前記第１記憶手段からの文字パターン情
報の出力をしないようにすること、を共に制御す
る出力制御手段とを有した文字パターン発生器を
提供することが可能となつた。
第１図は本発明による１実施例を示すブロツク
図、第２図はタイミングを示す図である。 １……ROM、２……ROM。
図、第２図はタイミングを示す図である。 １……ROM、２……ROM。
Claims (1)
- 【特許請求の範囲】 １ 出力すべき複数の文字パターン情報を集約的
に記憶した第１記憶手段、 コード情報をアドレス情報とし、それに対応す
る文字パターン情報の前記第１記憶手段上の位置
を表わすアドレス情報を記憶した第２記憶手段、 入力されるコード情報に対応する文字パターン
情報が、前記第１記憶手段に記憶されているか否
かを判定する判定手段、 前記判定手段からの判定結果に基づいて、前記
対応する文字パターン情報が、前記第１記憶手段
に記憶されていると判定された場合に、前記第２
記憶手段からの前記アドレス情報を保持する第１
保持手段、 前記判定手段からの判定結果に基づいて、前記
対応する文字パターン情報が、前記第１記憶手段
に記憶されていないと判定された場合に、該記憶
されていないことを示す情報を保持する第２保持
手段、 前記第１保持手段に保持される前記アドレス情
報に基づく、前記第１記憶手段からの対応する文
字パターン情報の出力と、前記第２保持手段に保
持される前記記憶されていないことを示す情報に
基づく、前記第１記憶手段からの文字パターン情
報の出力をしないようにすること、を共に制御す
る出力制御手段とを有したことを特徴とする文字
パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125116A JPS5748777A (en) | 1980-09-08 | 1980-09-08 | Character pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125116A JPS5748777A (en) | 1980-09-08 | 1980-09-08 | Character pattern generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5748777A JPS5748777A (en) | 1982-03-20 |
| JPH023514B2 true JPH023514B2 (ja) | 1990-01-23 |
Family
ID=14902236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55125116A Granted JPS5748777A (en) | 1980-09-08 | 1980-09-08 | Character pattern generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5748777A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135956A (ja) * | 2009-01-29 | 2009-06-18 | Victor Co Of Japan Ltd | ヘッドホン |
-
1980
- 1980-09-08 JP JP55125116A patent/JPS5748777A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5748777A (en) | 1982-03-20 |
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